JP2022191973A - 半導体記憶装置 - Google Patents

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Abstract

【課題】メモリセルのプログラムばらつきを抑制すること。【解決手段】半導体記憶装置は、第１方向に沿って配置される第１メモリセル群から第８メモリセル群と第１方向に延伸する第１ワード線と第１メモリセル群から第８メモリセル群にそれぞれ電圧を供給可能な第１センスアンプ群から第８センスアンプ群とを有し、第１メモリセル群から第８メモリセル群のそれぞれは、複数のメモリセルと、複数のメモリセルにそれぞれ接続される複数のビット線とを有し、書き込み動作にいて前記第１ワード線にプログラム電圧を供給するとき、第１センスアンプ群は、第１メモリセル群の複数のメモリセルのうち、書き込み対象のメモリセルに接続されるビット線に第１電圧を供給し、前記第２センスアンプ群は、第２メモリセル群の複数のメモリセルのうち、書き込み対象のメモリセルに接続されるビット線に第１電圧と異なる第２電圧を供給する。【選択図】図１３

Description

本開示の実施形態は半導体記憶装置に関する。
不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。
特開２０１８－１６４０７０号公報 特開２０１７－１６８１６３号公報 特開２０１９－０５３７９７号公報 特願２００１－３９７４４６号公報
メモリセルのプログラムばらつきを抑制することを可能にする半導体記憶装置を提供する。
一実施形態に係る半導体記憶装置は、第１方向に沿って配置される第１メモリセル群から第８メモリセル群と、前記第１メモリセル群から前記第８メモリセル群に共通に設けられ、前記第１方向に延伸する第１ワード線と、前記第１メモリセル群から前記第８メモリセル群に、それぞれ電圧を供給可能な第１センスアンプ群から第８センスアンプ群と、を有し、前記第１メモリセル群から前記第８メモリセル群のそれぞれは、複数のメモリセルと、前記複数のメモリセルにそれぞれ接続される複数のビット線と、を有し、書き込み動作において前記第１ワード線にプログラム電圧を供給するとき、前記第１センスアンプ群は、前記第１メモリセル群の前記複数のメモリセルのうち、書き込み対象のメモリセルに接続される前記ビット線に、第１電圧を供給し、前記第２センスアンプ群は、前記第２メモリセル群の前記複数のメモリセルのうち、書き込み対象のメモリセルに接続される前記ビット線に、前記第１電圧と異なる第２電圧を供給し、前記第３センスアンプ群は、前記第３メモリセル群の前記複数のメモリセルのうち、書き込み対象のメモリセルに接続される前記ビット線に、前記第２電圧を供給し、前記第４センスアンプ群は、前記第４メモリセル群の前記複数のメモリセルのうち、書き込み対象のメモリセルに接続される前記ビット線に、前記第１電圧を供給し、前記第５センスアンプ群は、前記第５メモリセル群の前記複数のメモリセルのうち、書き込み対象のメモリセルに接続される前記ビット線に、前記第１電圧を供給し、前記第６センスアンプ群は、前記第６メモリセル群の前記複数のメモリセルのうち、書き込み対象のメモリセルに接続される前記ビット線に、前記第２電圧を供給し、前記第７センスアンプ群は、前記第７メモリセル群の前記複数のメモリセルのうち、書き込み対象のメモリセルに接続される前記ビット線に、前記第２電圧を供給し、前記第８センスアンプ群は、前記第８メモリセル群の前記複数のメモリセルのうち、書き込み対象のメモリセルに接続される前記ビット線に、前記第１電圧を供給する。
第１実施形態に係る半導体記憶装置を含むメモリシステムの構成を示すブロック図である。 第１実施形態に係る半導体記憶装置中のメモリセルアレイの回路構成を示す図である。 第１実施形態に係るセレクトゲート線、ビット線、及びメモリピラーの平面レイアウトを示す図である。 第１実施形態に係るワード線及びメモリピラーの平面レイアウトを示す図である。 図４に示す半導体記憶装置のＡ１－Ａ２切断部端面図である。 図４に示す半導体記憶装置のＢ１－Ｂ２切断部端面図である。 第１実施形態に係る電圧生成回路、ドライバセット、セレクトゲート線又はワード線の電気的接続を説明するための図である。 第１の例において、図５に示すメモリセルトランジスタのＣ１－Ｃ２線に沿った切断部端面図である。 図８に示すメモリセルトランジスタのＤ１－Ｄ２線に沿った切断部端面図である。 第２の例において、図５に示すメモリセルトランジスタのＣ１－Ｃ２線に沿った切断部端面図である。 図１０に示すメモリセルトランジスタのＥ１－Ｅ２線に沿った切断部端面図である。 第１実施形態に係る半導体記憶装置において、隣接するストリングの等価回路を示す図である。 第１実施形態に係るワード線、メモリピラー、及びリプレイスホールの配置を示す図である。 第１実施形態に係るワード線、メモリピラー、及びリプレイスホールの配置を示す図である。 第１実施形態に係るワード線、メモリピラー、及びリプレイスホールの配置を示す図である。 第１実施形態に係るセンスアンプの構成の一例を示すブロック図である。 第１実施形態に係るセンスアンプの構成の一例を示すブロック図である。 第１実施形態に係るドライバセットの構成の一例を示すブロック図である。 第１実施形態に係るセンスアンプユニットの回路構成の一例を示す回路図である。 第１実施形態に係る不揮発性半導体記憶装置のプログラム動作時における、各種信号のタイミングチャートを示す図である。 第１実施形態に係る不揮発性半導体記憶装置のプログラム動作時における、各種信号のタイミングチャートを示す図である。 第１実施形態に係る不揮発性半導体記憶装置のプログラム動作時における、各種信号のタイミングチャートを示す図である。 第１実施形態に係る半導体記憶装置のプログラム動作時におけるセンスアンプユニットＳＡＵの動作を説明するための概略的な回路図である。 第１実施形態に係る半導体記憶装置のプログラム動作時におけるセンスアンプユニットＳＡＵの動作を説明するための概略的な回路図である。 第１実施形態に係る半導体記憶装置のプログラム動作時におけるセンスアンプユニットＳＡＵの動作を説明するための概略的な回路図である。 第１実施形態に係る半導体記憶装置に含まれるセンスアンプモジュールの構成の第１変形例を示すブロック図である。 第１実施形態に係る半導体記憶装置に含まれるドライバセットの構成の第１変形例を示すブロック図である。 第１実施形態に係る半導体記憶装置に含まれるドライバセットの構成の第２変形例を示すブロック図である。 第２実施形態に係るドライバセットの構成の一例を示すブロック図である。 第２実施形態に係る不揮発性半導体記憶装置のプログラム動作時における、各種信号のタイミングチャートを示す図である。 第２実施形態に係る不揮発性半導体記憶装置のプログラム動作時における、各種信号のタイミングチャートを示す図である。 第２実施形態に係る半導体記憶装置のプログラム動作時におけるセンスアンプユニットＳＡＵの動作を説明するための概略的な回路図である。 第２実施形態に係る半導体記憶装置に含まれるドライバセットの構成の第１変形例を示すブロック図である。 第２実施形態に係る半導体記憶装置に含まれるドライバセットの構成の第２変形例を示すブロック図である。 第３実施形態に係る不揮発性半導体記憶装置のプログラム動作時における、各種信号のタイミングチャートを示す図である。 第３実施形態に係る不揮発性半導体記憶装置のプログラム動作時における、各種信号のタイミングチャートを示す図である。
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一、又は類似する機能及び構成を有する構成要素については、共通する参照符号を付す。共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字（、例えば、アルファベットの大文字、アルファベットの大文字、数字、ハイフンとアルファベットの大文字と数字など）を付して区別する。
以下の説明では、信号Ｘ＜ｎ：０＞（ｎは自然数）とは、（ｎ＋１）ビットの信号であり、各々が１ビットの信号である信号Ｘ＜０＞、Ｘ＜１＞、・・・、及びＸ＜ｎ＞の集合を意味する。構成要素Ｙ＜ｎ：０＞とは、信号Ｘ＜ｎ：０＞の入力又は出力に１対１に対応する構成要素Ｙ＜０＞、Ｙ＜１＞、・・・、及びＹ＜ｎ＞の集合を意味する。
＜第１実施形態＞
以下に、第１実施形態に係る半導体記憶装置１について説明する。
＜１．構成例＞
＜１－１．メモリシステム＞
図１は、第１実施形態に係る半導体記憶装置１を含むメモリシステム３の構成の一例を示すブロック図である。第１実施形態に係る半導体記憶装置１を含むメモリシステム３の構成は図１に示す構成に限定されない。
図１に示すように、メモリシステム３は、半導体記憶装置１及びメモリコントローラ２を含む。メモリシステム３は、例えば、ＳＳＤ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）、ＳＤＴＭカードのようなメモリカード等である。メモリシステム３は、ホストデバイス（図示は省略）を含んでもよい。
半導体記憶装置１は、例えば、メモリコントローラ２に接続し、メモリコントローラ２を用いて制御される。メモリコントローラ２は、例えば、ホストデバイスから半導体記憶装置１の動作に必要な命令を受信し、当該命令を半導体記憶装置１に送信する。メモリコントローラ２は、当該命令を半導体記憶装置１に送信し、半導体記憶装置１からのデータの読み出し、半導体記憶装置１へのデータの書込み、又は半導体記憶装置１のデータの消去を制御する。第１実施形態において、半導体記憶装置１は、例えば、ＮＡＮＤ型フラッシュメモリである。
＜１－２．半導体記憶装置の構成＞
図１に示すように、半導体記憶装置１は、メモリセルアレイ（ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ）２１、入出力回路（ｉｎｐｕｔ／ｏｕｔｐｕｔ）２２、ロジック制御回路（ｌｏｇｉｃ ｃｏｎｔｒｏｌ）２３、シーケンサ（ｓｅｑｕｅｎｃｅｒ）２４、レジスタ（ｒｅｇｉｓｔｅｒ）２５、レディ／ビジー制御回路（ｒｅａｄｙ／ｂｕｓｙ ｃｉｒｃｕｉｔ）２６、電圧生成回路（ｖｏｌｔａｇｅ ｇｅｎｅｒａｔｉｏｎ）２７、ドライバセット（ｄｒｉｖｅｒ ｓｅｔ）２８、ロウデコーダ（ｒｏｗ ｄｅｃｏｄｅｒ）２９、センスアンプモジュール（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）７０、入出力用パッド群７１、及びロジック制御用パッド群７２を含む。半導体記憶装置１では、書き込みデータＤＡＴをメモリセルアレイ２１に記憶させる書き込み動作、読み出しデータＤＡＴをメモリセルアレイ２１から読み出す読み出し動作等の、各種動作が実行される。第１実施形態に係る半導体記憶装置１の構成は図１に示す構成に限定されない。
メモリセルアレイ２１は、例えば、センスアンプモジュール７０、ロウデコーダ２９、及びドライバセット２８と接続される。メモリセルアレイ２１は、ブロックＢＬＫＯ、ＢＬＫ１、・・・、ＢＬＫｎ（ｎは１以上の整数）を含む。詳細は後述するが、ブロックＢＬＫの各々は、複数のメモリグループＭＧ（ＭＧ０、ＭＧ１、ＭＧ２、・・・）を含む。メモリグループＭＧの各々は、ビット線及びワード線に関連付けられた複数の不揮発性メモリセルを含む。ブロックＢＬＫは、例えばデータの消去単位となる。同一ブロックＢＬＫ内に含まれるメモリセルトランジスタＭＴ（図２）の保持するデータは、一括して消去される。
半導体記憶装置１では、例えば、ＴＬＣ（Ｔｒｉｐｌｅ－Ｌｅｖｅｌ Ｃｅｌｌ）方式又はＱＬＣ（Ｑｕａｄｒｕｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）方式を適用可能である。ＴＬＣ方式では、各メモリセルに３ビットのデータが保持され、ＱＬＣ方式では、各メモリセルに４ビットのデータが保持される。なお、各メモリセルに２ビット以下のデータが保持されてもよく、５ビット以上のデータが保持されてもよい。
入出力回路２２は、例えば、レジスタ２５、ロジック制御回路２３、及びセンスアンプモジュール７０に接続される。入出力回路２２は、メモリコントローラ２と半導体記憶装置１との間で、データ信号ＤＱ＜７：０＞の送受信を制御する。
データ信号ＤＱ＜７：０＞は、８ビットの信号である。データ信号ＤＱ＜７：０＞は、半導体記憶装置１とメモリコントローラ２との間で送受信されるデータの実体であり、コマンドＣＭＤ、データＤＡＴ、アドレス情報ＡＤＤ、及びステータス情報ＳＴＳ等を含む。コマンドＣＭＤは、例えば、ホストデバイス（メモリコントローラ２）から半導体記憶装置１に送信される命令を実行するための命令を含む。データＤＡＴは、半導体記憶装置１への書き込みデータＤＡＴ又は半導体記憶装置１からの読み出しデータＤＡＴを含む。アドレス情報ＡＤＤは、例えば、ビット線及びワード線に関連付けられた複数の不揮発性メモリセルを選択するためのカラムアドレス及びロウアドレスを含む。ステータス情報ＳＴＳは、例えば、書き込み動作及び読み出し動作に関する半導体記憶装置１のステータスに関する情報を含む。
より具体的には、入出力回路２２は、入力回路及び出力回路を備え、入力回路及び出力回路が次に述べる処理を行う。入力回路は、メモリコントローラ２から、書き込みデータＤＡＴ、アドレス情報ＡＤＤ、及びコマンドＣＭＤを受信する。入力回路は、受信した書き込みデータＤＡＴをセンスアンプモジュール７０に送信し、受信したアドレス情報ＡＤＤ及びコマンドＣＭＤをレジスタ２５に送信する。一方、出力回路は、レジスタ２５からステータス情報ＳＴＳを受け取り、センスアンプモジュール７０から読み出しデータＤＡＴを受け取る。出力回路は、受け取ったステータス情報ＳＴＳ及び読み出しデータＤＡＴを、メモリコントローラ２に送信する。
ロジック制御回路２３は、例えば、メモリコントローラ２及びシーケンサ２４に接続される。ロジック制御回路２３は、メモリコントローラ２から、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、及びライトプロテクト信号ＷＰｎを受信する。ロジック制御回路２３は、受信される信号に基づいて、入出力回路２２及びシーケンサ２４を制御する。
チップイネーブル信号ＣＥｎは、半導体記憶装置１をイネーブル（有効）にするための信号である。コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置１に入力される信号ＤＱがコマンドＣＭＤであることを入出力回路２２に通知するための信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置１に入力される信号ＤＱがアドレス情報ＡＤＤであることを入出力回路２２に通知するための信号である。ライトイネーブル信号ＷＥｎ及びリードイネーブル信号ＲＥｎはそれぞれ、例えばデータ信号ＤＱの入力及び出力を入出力回路２２に対して命令するための信号である。ライトプロテクト信号ＷＰｎは、データの書き込み及び消去の禁止を半導体記憶装置１に指示するための信号である。
シーケンサ２４は、例えば、レディ／ビジー制御回路２６、センスアンプモジュール７０、及びドライバセット２８に接続される。シーケンサ２４は、コマンドレジスタに保持されるコマンドＣＭＤに基づいて、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ２４は、センスアンプモジュール７０、ロウデコーダ２９、電圧生成回路２７、及びドライバセット２８等を制御して、書き込み動作及び読み出し動作等の各種動作を実行する。
レジスタ２５は、例えば、ステータスレジスタ（図示は省略）、アドレスレジスタ（図示は省略）、コマンドレジスタ（図示は省略）などを含む。ステータスレジスタは、シーケンサ２４からステータス情報ＳＴＳを受信し、保持し、当該ステータス情報ＳＴＳを、シーケンサ２４の指示に基づいて入出力回路２２に送信する。アドレスレジスタは、入出力回路２２からアドレス情報ＡＤＤを受信し、保持する。アドレスレジスタは、アドレス情報ＡＤＤ中のカラムアドレスをセンスアンプモジュール７０に送信し、アドレス情報ＡＤＤ中のロウアドレスをロウデコーダ２９に送信する。コマンドレジスタは、入出力回路２２からコマンドＣＭＤを受信し、保持し、コマンドＣＭＤをシーケンサ２４に送信する。
レディ／ビジー制御回路２６は、シーケンサ２４による制御に従ってレディ／ビジー信号Ｒ／Ｂｎを生成し、生成したレディ／ビジー信号Ｒ／Ｂｎをメモリコントローラ２に送信する。レディ／ビジー信号Ｒ／Ｂｎは、半導体記憶装置１がメモリコントローラ２からの命令を受け付けるレディ状態にあるか、又は命令を受け付けないビジー状態にあるかを通知するための信号である。
電圧生成回路２７は、例えば、ドライバセット２８等に接続される。電圧生成回路２７は、シーケンサ２４による制御に基づいて、書き込み動作及び読み出し動作等に使用される電圧を生成し、生成した電圧をドライバセット２８に供給する。
ドライバセット２８は、例えば、偶数ワード線ドライバ（Ｅｖｅｎ ｗｏｒｄ ｌｉｎｅ ｄｒｉｖｅｒ）２８Ａ（図７）、奇数ワード線ドライバ（Ｏｄｄ ｗｏｒｄ ｌｉｎｅ ｄｒｉｖｅｒ）２８Ｂ（図７）、ソースグランド制御ドライバ（ＳＲＣＧＮＤ ｄｒｉｖｅｒ）２８Ｃ（図１８）、及びビット線制御ドライバ（ＢＬＣ ｄｒｉｖｅｒ）２８Ｄ（図２９）を含む。ドライバセット２８は、メモリセルアレイ２１、センスアンプモジュール７０、及びロウデコーダ２９に接続される。ドライバセット２８は、電圧生成回路２７から供給される電圧、又はシーケンサ２４から供給される制御信号に基づいて、例えば、読み出し動作及び書き込み動作等の各種動作でセレクトゲート線ＳＧＤ（図２）、ワード線ＷＬ（図２）、ソース線ＳＬ（図２）、及びビット線ＢＬ（図２）等に供給する各種電圧又は各種制御信号を生成する。ドライバセット２８は、生成した電圧又は制御信号を、センスアンプモジュール７０、ロウデコーダ２９、ソース線ＳＬなどに供給する。
ロウデコーダ２９は、アドレスレジスタからロウアドレスを受け取り、受け取ったロウアドレスをデコードする。ロウデコーダ２９は、当該デコードの結果に基づいて、読み出し動作及び書き込み動作等の各種動作を実行する対象のブロックＢＬＫを選択する。ロウデコーダ２９は、当該選択したブロックＢＬＫに、ドライバセット２８から供給される電圧を供給可能である。
センスアンプモジュール７０は、例えば、アドレスレジスタからカラムアドレスを受信し、受信したカラムアドレスをデコードする。また、センスアンプモジュール７０は、当該デコードの結果に基づいて、メモリコントローラ２とメモリセルアレイ２１との間でのデータＤＡＴの送受信動作を実行する。センスアンプモジュール７０は、例えば、ビット線ＢＬ（ＢＬ０～ＢＬ（Ｌ－１）、但し（Ｌ－１）は２以上の自然数）毎に設けられたセンスアンプユニットＳＡＵ（図１９）を含む。センスアンプユニットＳＡＵはビット線ＢＬに電気的に接続され、ビット線ＢＬに電圧を供給することを可能にする。例えば、センスアンプモジュール７０は、センスアンプユニットＳＡＵを用いて、ビット線に電圧を供給することができる。また、センスアンプモジュール７０は、メモリセルアレイ２１から読み出されたデータをセンスし、読み出しデータＤＡＴを生成し、生成した読み出しデータＤＡＴを、入出力回路２２を介してメモリコントローラ２に送信する。また、センスアンプモジュール７０は、メモリコントローラ２から入出力回路２２を介して書き込みデータＤＡＴを受信し、受信した書き込みデータＤＡＴを、メモリセルアレイ２１に送信する。
入出力用パッド群７１は、メモリコントローラ２から受信するデータ信号ＤＱ＜７：０＞を入出力回路２２に送信する。入出力用パッド群７１は、入出力回路２２から受信するデータ信号ＤＱ＜７：０＞をメモリコントローラ２に送信する。
ロジック制御用パッド群７２は、メモリコントローラ２から受信するチップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎをロジック制御回路２３に転送する。ロジック制御用パッド群７２は、レディ／ビジー制御回路２６から受信するレディ／ビジー信号Ｒ／Ｂｎをメモリコントローラ２に転送する。
＜１－３．メモリセルアレイ＞
図２は、図１に示したメモリセルアレイ２１の回路構成の一例である。図２は、メモリセルアレイ２１に含まれる複数のブロックＢＬＫのうち１つのブロックＢＬＫの回路構成を示す図である。例えば、メモリセルアレイ２１に含まれる複数のブロックＢＬＫの各々は、図２に示す回路構成を有する。第１実施形態に係るメモリセルアレイ２１の構成は図２に示す構成に限定されない。図２の説明において、図１と同一、又は類似する構成の説明は省略されることがある。
図２に示すように、ブロックＢＬＫは、複数のメモリグループＭＧ（ＭＧ０、ＭＧ１、ＭＧ２、ＭＧ３）を含む。本実施形態において、メモリグループＭＧの各々は、複数のＮＡＮＤストリング５０を含む。例えば、メモリグループＭＧ０及びＭＧ２は、複数のＮＡＮＤストリング５０ｅを含み、メモリグループＭＧ１及びＭＧ３は、複数のＮＡＮＤストリング５０ｏを含む。
ＮＡＮＤストリング５０の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）及び選択トランジスタＳＴ１、ＳＴ２を含む。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。メモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続される。
メモリグループＭＧの各々における選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ（ＳＧＤ０、ＳＧＤ１、…）に接続される。セレクトゲート線ＳＧＤは、ロウデコーダ２９によって独立に制御される。また、偶数番目のメモリグループＭＧｅ（ＭＧ０、ＭＧ２、…）の各々における選択トランジスタＳＴ２のゲートは、例えば、偶数セレクトゲート線ＳＧＳｅに接続され、奇数番目のメモリグループＭＧｏ（ＭＧ１、ＭＧ３、…）の各々における選択トランジスタＳＴ２のゲートは、例えば奇数セレクトゲート線ＳＧＳｏに接続される。偶数セレクトゲート線ＳＧＳｅ及び奇数セレクトゲート線ＳＧＳｏは、例えば、互いに接続され、同様に制御されて良く、それぞれ独立に設けられ、独立に制御可能であっても良い。
同一のブロックＢＬＫ内のメモリグループＭＧｅに含まれるメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）の制御ゲートは、それぞれワード線ＷＬｅ（ＷＬｅ０～ＷＬｅ７）に共通に接続される。同一のブロックＢＬＫ内のメモリグループＭＧｏに含まれるメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）の制御ゲートは、それぞれワード線ＷＬｏ（ＷＬｏ０～ＷＬｏ７）に共通に接続される。ワード線ＷＬｅ及びワード線ＷＬｏは、ロウデコーダ２９によって独立に制御される。
各メモリグループＭＧは、複数のワード線ＷＬにそれぞれ対応する複数のページを含む。例えば、メモリグループＭＧ０又はメモリグループＭＧ２においては、ワード線ＷＬｅ０～ＷＬｅ７のいずれかに制御ゲートが共通に接続された複数のメモリセルトランジスタＭＴがページに対応する。また、メモリグループＭＧ１又はメモリグループＭＧ３においては、ワード線ＷＬｏ０～ＷＬｏ７のいずれかに制御ゲートが共通に接続された複数のメモリセルトランジスタＭＴがページに対応する。書き込み動作及び読み出し動作は、ページを単位として実行される。
メモリセルアレイ２１内において同一列にあるＮＡＮＤストリング５０の選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ０～ＢＬ（Ｌ－１）、但し（Ｌ－１）は２以上の自然数）に共通に接続される。すなわち、ビット線ＢＬは、複数のメモリグループＭＧ間でＮＡＮＤストリング５０を共通に接続される。複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続される。ソース線ＳＬは、例えば、ドライバセット２８に電気的に接続され、シーケンサ２４を用いた電圧生成回路２７及びドライバセット２８の制御により、電圧生成回路２７又はドライバセット２８から電圧を供給される。また、第１実施形態に係る半導体記憶装置１は、複数のソース線ＳＬを備えてもよい。例えば、複数のソース線ＳＬのそれぞれは、ドライバセット２８に電気的に接続され、複数のソース線ＳＬのそれぞれは、シーケンサ２４を用いた電圧生成回路２７及びドライバセット２８の制御により、電圧生成回路２７又はドライバセット２８から互いに異なる電圧を供給されてもよい。
メモリグループＭＧは、異なるビット線ＢＬに接続され、かつ、同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリング５０を複数含む。ブロックＢＬＫは、ワード線ＷＬを共通にする複数のメモリグループＭＧを複数含む。メモリセルアレイ２１は、ビット線ＢＬを共通にする複数のブロックＢＬＫを含む。メモリセルアレイ２１内において、上述したセレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤがソース線層の上方に積層され、メモリセルトランジスタＭＴが三次元に積層される。
＜１－４．メモリセルアレイの平面レイアウト＞
図３は、あるブロックＢＬＫのソース線層に平行な面内（ＸＹ平面）における、セレクトゲート線ＳＧＤの平面レイアウトを示す図である。図３に示すように、第１実施形態に係る半導体記憶装置１では、例えば、１つのブロックＢＬＫ内にセレクトゲート線ＳＧＤが４つ含まれる。第１実施形態に係るセレクトゲート線ＳＧＤの平面レイアウトは図３に示すレイアウトに限定されない。図３の説明において、図１及び図２と同一、又は類似する構成の説明は省略されることがある。
図３に示すように、第１実施形態に係る半導体記憶装置１では、例えば、Ｘ方向に延びる３つの配線層１０－０ａ、１０－０ｂ、１０－０ｃは、Ｙ方向に延びる第１接続部（１ｓｔ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）１０－０ｄを用いて接続される。配線層１０－０ａ、１０－０ｃはＹ方向の両端に位置する。配線層１０－０ａと配線層１０－０ｂとは、他の１つの配線層（配線層１０－１ａ）を挟んでＹ方向に隣接している。第１接続部１０－０ｄはＸ方向の一端に位置する。３つの配線層１０－０ａ、１０－０ｂ、１０－０ｃがセレクトゲート線ＳＧＤ０として機能する。第１実施形態では、例えば、Ｙ方向はＸ方向に直交、又は略直交する方向である。
Ｘ方向に延びる配線層１０－１ａ、１０－１ｂは、Ｙ方向に延びる第２接続部（２ｎｄ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）１０－１ｄを用いて接続される。配線層１０－１ａは、配線層１０－０ａ、１０－０ｂの間に位置する。配線層１０－１ｂは、配線層１０－０ｂと他の１つの配線層（配線層１０－２ａ）との間に位置する。第２接続部１０－１ｄは、Ｘ方向において第１接続部１０－０ｄの反対側の他端に位置する。２つの配線層１０－１ａ、１０－１ｂがセレクトゲート線ＳＧＤ１として機能する。
Ｘ方向に延びる配線層１０－２ａ、１０－２ｂは、Ｙ方向に延びる第１接続部１０－２ｄによって接続される。同様に、Ｘ方向に延びる配線層１０－３ａ、１０－３ｂは、Ｙ方向に延びる第２接続部１０－３ｄによって接続される。配線層１０－２ａは、配線層１０－１ｂと配線層１０－３ａとの間に位置する。配線層１０－３ａは、配線層１０－２ａと配線層１０－２ｂとの間に位置する。配線層１０－２ｂは、配線層１０－３ａと配線層１０－３ｂとの間に位置する。配線層１０－３ｂは、配線層１０－２ｂと配線層１０－０ｃとの間に位置する。第１接続部１０－２ｄは、Ｘ方向において第１接続部１０－０ｄと同じ側の一端に位置する。第２接続部１０－３ｄは、Ｘ方向において第１接続部１０－０ｄの反対側の他端に位置する。２つの配線層１０－２ａ、１０－２ｂがセレクトゲート線ＳＧＤ２として機能する。２つの配線層１０－３ａ、１０－３ｂがセレクトゲート線ＳＧＤ３として機能する。
第１実施形態は、各々の配線層が第１接続部１０－０ｄ、１０－２ｄ、又は第２接続部１０－１ｄ、１０－３ｄを用いて接続された構成を例示するが、この構成に限定されない。例えば、各々の配線層が独立しており、配線層１０－０ａ、１０－０ｂ、１０－０ｃに同じ電圧が供給され、配線層１０－１ａ、１０－１ｂに同じ電圧が供給され、配線層１０－２ａ、１０－２ｂに同じ電圧が供給され、配線層１０－３ａ、１０－３ｂに同じ電圧が供給されるように制御される。
配線層１０－０ａ、１０－０ｂ、１０－０ｃに対応するメモリグループＭＧをＭＧ０と呼ぶ。配線層１０－１ａ、１０－１ｂに対応するメモリグループＭＧをＭＧ１と呼ぶ。配線層１０－２ａ、１０－２ｂに対応するメモリグループＭＧをＭＧ２と呼ぶ。配線層１０－３ａ、１０－３ｂに対応するメモリグループＭＧをＭＧ３と呼ぶ。
ブロックＢＬＫ内においてＹ方向で隣り合う配線層１０は絶縁される。隣り合う配線層１０を絶縁する領域を、スリットＳＬＴ２と呼ぶ。スリットＳＬＴ２では、例えばソース線層に平行な面から、少なくとも配線層１０が設けられるレイヤまでの領域が絶縁膜（図示は省略）を用いて埋め込まれている。また、メモリセルアレイ２１内には、例えば、図３に示すブロックＢＬＫがＹ方向に複数配置される。ブロックＢＬＫ内においてＹ方向で隣り合う配線層１０と同様に、Ｙ方向で隣り合うブロックＢＬＫの間は、絶縁膜（図示は省略）を用いて埋め込まれており、Ｙ方向で隣り合うブロックＢＬＫ間も絶縁される。隣り合うブロックＢＬＫを絶縁する領域を、スリットＳＬＴ１と呼ぶ。スリットＳＬＴ２と同様に、スリットＳＬＴ１では、絶縁膜が、ソース線層に平行な面から、少なくとも配線層１０が設けられるレイヤまでの領域を、埋め込んでいる。
Ｙ方向で隣り合う配線層１０間には、複数のメモリピラーＭＰ（ＭＰ０～ＭＰ１５）が設けられる。複数のメモリピラーＭＰはメモリセル部（ｍｅｍｏｒｙ ｃｅｌｌ）に設けられる。複数のメモリピラーＭＰの各々はＺ方向に沿って設けられる。第１実施形態では、例えば、Ｚ方向は、ＸＹ方向に直交、又は略直交する方向であり、ソース線層に平行なに対して垂直、又は略垂直な方向である。なお、一実施形態において、Ｘ方向は「第１方向」と呼ばれる場合があり、Ｙ方向は「第２方向」と呼ばれる場合があり、Ｚ方向は「第３方向」と呼ばれる場合がある。
具体的には、配線層１０－０ａ、１０－１ａの間にはメモリピラーＭＰ４、ＭＰ１２が設けられる。配線層１０－１ａ、１０－０ｂの間にはメモリピラーＭＰ０、ＭＰ８が設けられる。配線層１０－０ｂ、１０－１ｂの間にはメモリピラーＭＰ５、ＭＰ１３が設けられる。配線層１０－１ｂ、１０－２ａの間にはメモリピラーＭＰ１、ＭＰ９が設けられる。配線層１０－２ａ、１０－３ａの間にはメモリピラーＭＰ６、ＭＰ１４が設けられる。配線層１０－３ａ、１０－２ｂの間にはメモリピラーＭＰ２、ＭＰ１０が設けられる。配線層１０－２ｂ、１０－３ｂの間にはメモリピラーＭＰ７、ＭＰ１５が設けられる。配線層１０－３ｂ、１０－０ｃの間にはメモリピラーＭＰ３、ＭＰ１１が設けられる。
メモリピラーＭＰは、選択トランジスタＳＴ１、ＳＴ２及びメモリセルトランジスタＭＴを形成する構造体である。メモリピラーＭＰの詳細な構造は後述する。
メモリピラーＭＰ０～ＭＰ３は、Ｙ方向に沿って配置される。メモリピラーＭＰ８～ＭＰ１１は、メモリピラーＭＰ０～ＭＰ３にＸ方向で隣り合う位置において、Ｙ方向に沿って配置される。すなわち、メモリピラーＭＰ０～ＭＰ３と、メモリピラーＭＰ８～ＭＰ１１とが並行に配置される。
メモリピラーＭＰ４～ＭＰ７及びメモリピラーＭＰ１２～ＭＰ１５は、それぞれＹ方向に沿って配置される。メモリピラーＭＰ４～ＭＰ７は、Ｘ方向において、メモリピラーＭＰ０～ＭＰ３とメモリピラーＭＰ８～ＭＰ１１との間に位置する。メモリピラーＭＰ１２～ＭＰ１５は、Ｘ方向において、メモリピラーＭＰ４～ＭＰ７と共にメモリピラーＭＰ８～ＭＰ１１を挟むように位置する。すなわち、メモリピラーＭＰ４～ＭＰ７と、メモリピラーＭＰ１２～ＭＰ１５とが並行に配置される。
メモリピラーＭＰ０～ＭＰ３の上方には、２つのビット線ＢＬ０及びＢＬ１が設けられる。ビット線ＢＬ０はメモリピラーＭＰ１及びＭＰ２に共通に接続される。ビット線ＢＬ１はメモリピラーＭＰ０及びＭＰ３に共通に接続される。メモリピラーＭＰ４～ＭＰ７の上方には、２つのビット線ＢＬ２及びＢＬ３が設けられる。ビット線ＢＬ２はメモリピラーＭＰ４及びＭＰ５に共通に接続される。ビット線ＢＬ３はメモリピラーＭＰ６及びＭＰ７に共通に接続される。
メモリピラーＭＰ８～ＭＰ１１の上方には、２つのビット線ＢＬ４及びＢＬ５が設けられる。ビット線ＢＬ４はメモリピラーＭＰ９及びＭＰ１０に共通に接続される。メモリピラーＭＰ１２～ＭＰ１５の上方には、２つのビット線ＢＬ６及びＢＬ７が設けられる。ビット線ＢＬ６はメモリピラーＭＰ１２及びＭＰ１３に共通に接続される。ビット線ＢＬ７はメモリピラーＭＰ１４及びＭＰ１５に共通に接続される。
上述のように、メモリピラーＭＰは、Ｙ方向において２つの配線層１０を跨ぐ位置に設けられ、複数のスリットＳＬ２のうち、いずれかのスリットＳＬＴ２の一部に埋め込まれるように設けられる。また、Ｙ方向で隣り合うメモリピラーＭＰ間には１つのスリットＳＬＴ２が設けられる。
なお、スリットＳＬＴ１を挟んで隣り合う配線層１０－０ａと配線層１０－０ｂとの間には、メモリピラーＭＰは設けられない。
図４は、ＸＹ平面におけるワード線ＷＬの平面レイアウトを示す図である。図４に示すレイアウトは、図３の１ブロック分の領域のレイアウトに対応し、図３に示す配線層１０よりも下層に設けられる配線層１１のレイアウトである。図３及び図４に示す平面レイアウトの例では、８本のビット線（ビット線ＢＬ０～ＢＬ７）のみを示しているが、例えば、４ｋＢｙｔｅ、８ｋＢｙｔｅ、又は１６ｋＢｙｔｅのデータ長に相当する本数のビット線が設けられてもよく、ビット線の本数は特に限定されない。また、第１実施形態に係るワード線ＷＬの平面レイアウトは図４に示すレイアウトに限定されない。図４の説明において、図１～図３と同一、又は類似する構成の説明は省略されることがある。
図４に示すように、Ｘ方向に延びる９個の配線層１１（配線層１１－０～１１－７、但し配線層１１－０は配線層１１－０ａと配線層１１－０ｂとを含む）が、Ｙ方向に沿って配置される。各配線層１１－０～１１－７は、Ｚ方向に対して各配線層１０－０～１０－７の下層に配置される。配線層１１－０～１１－７と配線層１０－０～１０－７との間には、絶縁膜が設けられ、配線層１１－０～１１－７と配線層１０－０～１０－７とは互いに絶縁される。
各配線層１１は、ワード線ＷＬ７として機能する。その他のワード線ＷＬ０～ＷＬ６もワード線ＷＬ７と同様の構成及び機能を有する。図４に示す例では、配線層１１－０ａ、１１－２、１１－４、１１－６、及び１１－０ｂがワード線ＷＬｅ７として機能する。配線層１１－０ａ、１１－２、１１－４、１１－６、及び１１－０ｂは、Ｙ方向に延びる第１接続部１１－８を用いて接続される。第１接続部（１ｓｔ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）１１－８はＸ方向の一端に設けられる。第１接続部１１－８において、配線層１１－０ａ、１１－２、１１－４、１１－６、及び１１－０ｂは、ロウデコーダ２９に接続される。第１実施形態では、第１接続部１１－８及び配線層１１－０ａ、１１－２、１１－４、１１－６、１１－０ｂをまとめて配線層１１ｅと呼ぶ場合がある。
また、配線層１１－１、１１－３、１１－５、及び１１－７が、ワード線ＷＬｏ７として機能する。配線層１１－１、１１－３、１１－５、及び配線層１１－７は、Ｙ方向に延びる第２接続部（２ｎｄ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）１１－９を用いて接続される。第２接続部１１－９は、Ｘ方向において第１接続部１１－８の反対側の他端に設けられる。第２接続部１１－９において、配線層１１－１、１１－３、１１－５、１１－７は、ロウデコーダ２９に接続される。第１実施形態では、第２接続部１１－９及び配線層１１－１、１１－３、１１－５、１１－７をまとめて配線層１１ｏと呼ぶ場合がある。
メモリセル部が第１接続部１１－８と第２接続部１１－９との間に設けられる。メモリセル部（ｍｅｍｏｒｙ ｃｅｌｌ）では、Ｙ方向で隣り合う配線層１１は、図３に示すスリットＳＬＴ２によって離隔される。また、Ｙ方向で隣り合うブロックＢＬＫ間の配線層１１は、スリットＳＬＴ２と同様に、スリットＳＬＴ１によって離隔される。メモリセル部は、図３と同様に、メモリピラーＭＰ０～ＭＰ１５を含む。
セレクトゲート線ＳＧＳ及びワード線ＷＬ０～ＷＬ６は、図４に示すワード線ＷＬ７と同様の構成を有する。
＜１－５．メモリセルアレイの切断部端面構造＞
図５は、図４に示すＡ１－Ａ２切断部端面を示す図である。第１実施形態に係るブロックＢＬＫの切断部端面は図５に示す切断部端面に限定されない。図５の説明において、図１～図４と同一、又は類似する構成の説明は省略されることがある。
図５に示すように、配線層１２が、Ｚ方向に沿ってソース線層１３の上方に設けられる。ソース線層１３はソース線ＳＬとして機能する。なお、配線層１２は、図５に示すソース線層１３の代わりに、半導体基板におけるｐ型ウェル（ｐ－ｗｅｌｌ）領域上に設けられてもよい。この場合、ソース線ＳＬは、半導体基板におけるｐ型ウェル領域と電気的に接続される。配線層１２はセレクトゲート線ＳＧＳとして機能する。８層の配線層１１が、Ｚ方向に沿って配線層１２の上方に積層される。配線層１１は、ワード線ＷＬとして機能する。また、８層の配線層１１は、ワード線ＷＬ０～ＷＬ７に１対１で対応する。図４がワード線ＷＬとして機能する配線層１１の平面レイアウトを示す図であり、図３がセレクトゲート線ＳＧＤとして機能する配線層１０の平面レイアウトを示す図である。セレクトゲート線ＳＧＳとして機能する配線層１２の平面レイアウトは、例えば、図４に示すセレクトゲート線ＳＧＤとして機能する配線層１０を、セレクトゲート線ＳＧＳとして機能する配線層１２に置き換えたレイアウトである。
配線層１２は、偶数セレクトゲート線ＳＧＳｅ又は奇数セレクトゲート線ＳＧＳｏとして機能する。偶数セレクトゲート線ＳＧＳｅと奇数セレクトゲート線ＳＧＳｏとは、スリットＳＬＴ２を介して、Ｙ方向に交互に配置される。Ｙ方向に隣接する偶数セレクトゲート線ＳＧＳｅと奇数セレクトゲート線ＳＧＳｏとの間にはメモリピラーＭＰが設けられる。なお、偶数セレクトゲート線ＳＧＳｅ及び奇数セレクトゲート線ＳＧＳｏは、電気的に独立に駆動される必要はない。偶数セレクトゲート線ＳＧＳｅ及び奇数セレクトゲート線ＳＧＳｏは、電気的に接続されてもよい。
配線層１１は、偶数ワード線ＷＬｅ又は奇数ワード線ＷＬｏとして機能する。偶数ワード線ＷＬｅ、奇数ＷＬｏは、スリットＳＬＴ２を介して、Ｙ方向に交互に配置される。Ｙ方向に隣接するワード線ＷＬｅ、ＷＬｏの間にはメモリピラーＭＰが設けられる。メモリピラーＭＰとワード線ＷＬｅとの間、及びメモリピラーＭＰとワード線ＷＬｏとの間には後述するメモリセルが設けられる。
Ｙ方向で隣り合うブロックＢＬＫ間にはスリットＳＬＴ１が設けられる。スリットＳＬＴ１には、例えば、絶縁層が設けられる。スリットＳＬＴ１のＹ方向に沿った幅は、スリットＳＬＴ２のＹ方向に沿った幅と略同じ大きさである。
図３及び図４に示すように、メモリピラーＭＰは、ビット線ＢＬと電気的に接続される。例えば、メモリピラーＭＰ０とビット線ＢＬ１は、コンタクトプラグ１６を介して接続される。また、メモリピラーＭＰ１とビット線ＢＬ０が、コンタクトプラグ１６を介して接続され、メモリピラーＭＰ２とビット線ＢＬ１が、コンタクトプラグ１６を介して接続され、メモリピラーＭＰ３とビット線ＢＬ０が、コンタクトプラグ１６を介して接続される。同様に、メモリピラーＭＰ４～ＭＰ７の各々はビット線ＢＬ２又はＢＬ３と接続され、メモリピラーＭＰ８～ＭＰ１１はビット線ＢＬ４又はＢＬ５と接続され、メモリピラーＭＰ１２～ＭＰ１５はビット線ＢＬ６又はＢＬ７と接続される。
図６は、図４に示す半導体記憶装置のＢ１－Ｂ２切断部端面を示す図である。第１実施形態に係るブロックＢＬＫの切断部端面は図６に示す切断部端面に限定されない。図６の説明において、図１～図５と同一、又は類似する構成の説明は省略されることがある。ソース線層１３、配線層１２、配線層１１、及び配線層１０の積層構造、メモリセル部の構成は図５を用いて説明した通りであるため、ここでの説明は省略する。なお、図６では、Ｂ１－Ｂ２切断部端面の奥行き方向に存在する構成が点線で描かれている。
図６に示すように、第１接続部（１ｓｔ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）１７ｄでは、配線層１０、配線層１１、及び配線層１２が、例えば、階段状に設けられ、ソース線層１３から引き出されている。すなわち、ＸＹ平面で見た場合、配線層１０、８層の配線層１１及び配線層１２のそれぞれの端部の上面が第１接続部１７ｄにおいて露出される。第１接続部１７ｄにおいて露出された配線層１０、８層の配線層１１及び配線層１２のそれぞれの端部の上面に、コンタクトプラグ１７が設けられる。コンタクトプラグ１７は金属配線層１８に接続される。例えば、金属配線層１８を用いて、偶数番目のセレクトゲート線ＳＧＤ０及びＳＧＤ２として機能する配線層１０、偶数ワード線ＷＬｅとして機能する配線層１１、及び偶数セレクトゲート線ＳＧＳｅとして機能する配線層１２が、ロウデコーダ２９（図１）を介して、偶数ワード線ドライバ２８Ａ及びに電気的に接続される。
第１接続部１７ｄと同様に、第２接続部（２ｎｄ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）１９ｄでは、配線層１０、配線層１１、及び配線層１２が、例えば、階段状に設けられ、ソース線層１３から引き出されている。ＸＹ平面で見た場合、配線層１０、８層の配線層１１及び配線層１２のそれぞれの端部の上面が第２接続部１９ｄにおいて露出される。第２接続部１９ｄにおいて露出された配線層１０の端部の上面、８層の配線層１１及び配線層１２のそれぞれの端部上面上に、コンタクトプラグ１９が設けられ、コンタクトプラグ１９は金属配線層２０に接続される。例えば、金属配線層２０を用いて、奇数番目のセレクトゲート線ＳＧＤ１及びＳＧＤ３、奇数ワード線ＷＬｏとして機能する配線層１１、及び奇数セレクトゲート線ＳＧＳｏとして機能する配線層１２が、ロウデコーダ２９（図１を介して、奇数ワード線ドライバ２８Ｂに電気的に接続される。
配線層１０は、第１接続部１７ｄの代わりに第２接続部１９ｄを介してロウデコーダ２９、又は、偶数ワード線ドライバ２８Ａ及び奇数ワード線ドライバ２８Ｂに電気的に接続されても良く、第１接続部１７ｄ及び第２接続部１９ｄの両方を介してロウデコーダ２９、又は、偶数ワード線ドライバ２８Ａ及び奇数ワード線ドライバ２８Ｂに電気的に接続されても良い。
図７は、第１実施形態に係る電圧生成回路２７、ドライバセット２８、セレクトゲート線ＳＧＤ又はワード線ＷＬの電気的接続を説明するための図である。第１実施形態に係る電圧生成回路２７、ドライバセット２８、セレクトゲート線ＳＧＤ又はワード線ＷＬの電気的接続は図７に示す面に限定されない。図７の説明において、図１～図６と同一、又は類似する構成の説明は省略されることがある。
図７に示すように、偶数ワード線ＷＬｅとして機能する配線層１１は偶数ワード線ドライバ２８Ａに接続され、奇数ワード線ＷＬｏとして機能する配線層１１は奇数ワード線ドライバ２８Ｂに電気的に接続されてもよい。上述の通り、偶数ワード線ドライバ２８Ａ、及び奇数ワード線ドライバ２８Ｂは、ドライバセット２８に含まれる。ドライバセット２８は、電圧生成回路２７に電気的に接続される。偶数ワード線ドライバ２８Ａ、及び奇数ワード線ドライバ２８Ｂは、電圧生成回路２７から供給される電圧を用いて各種電圧を生成し、偶数ワード線ドライバ２８Ａは生成した電圧を偶数ワード線ＷＬｅに供給し、奇数ワード線ドライバ２８Ｂは、生成した電圧を奇数ワード線ＷＬｏに供給してもよい。
＜１－６．メモリピラーＭＰ及びメモリセルトランジスタＭＴの切断部端面構造＞
＜１－６－１．第１の例＞
第１実施形態に係るメモリセルトランジスタＭＴの構造では、図８及び図９に示される第１の例の構造が用いられる。図８は図５のＣ１－Ｃ２線に沿った切断部端面を示す図であり、図９は図８に示すメモリセルトランジスタＭＴのＤ１－Ｄ２線に沿った切断部端面を示す図である。図８及び図９は、２つのメモリセルトランジスタＭＴを含む領域を示す切断部端面図である。第１の例では、メモリセルトランジスタＭＴに含まれる電荷蓄積層が、導電膜である。第１の例では、メモリセルトランジスタＭＴがフローティングゲート型のメモリセルトランジスタＭＴである。第１の例に示されるメモリセルトランジスタＭＴの構造は、図８及び図９に示す構造に限定されない。図８及び図９の説明において、図１～図７と同一、又は類似する構成の説明は省略されることがある。
図８及び図９に示すように、メモリピラーＭＰは、Ｚ方向に沿って設けられた絶縁層４８及び絶縁層４３、半導体層４０、絶縁層４１、導電層４２、及び絶縁層４６ａ～４６ｃを含む。絶縁層４８は、例えばシリコン酸化膜を用いて形成される。半導体層４０は、絶縁層４８の周囲を取り囲むようにして設けられる。半導体層４０はメモリセルトランジスタＭＴのチャネルが形成される領域として機能する。半導体層４０は、例えば多結晶シリコン層を用いて形成される。半導体層４０は、同一のメモリピラーＭＰ内にあるメモリセルトランジスタＭＴ間で連続して設けられ、モリセルトランジスタＭＴ間で分離されない。したがって、２つのメモリセルトランジスタＭＴの各々において形成されるチャネルは、メモリピラーＭＰの一部を共有する。
半導体層４０は、対向する２つのメモリセルトランジスタＭＴ間で連続している。したがって、対向する２つのメモリセルトランジスタＭＴの各々において形成されるチャネルは、メモリピラーＭＰの一部を共有する。具体的には、図８及び図９において、互いに対向する左側のメモリセルトランジスタＭＴ（第１メモリセル）及び右側のメモリセルトランジスタＭＴ（第３メモリセル）において、第１メモリセルで形成されるチャネル（第１チャネル）及び第３メモリセルで形成されるチャネル（第２チャネル）は、メモリピラーＭＰの一部を共有する。ここで、２つのチャネルがメモリピラーＭＰの一部を共有するとは、２つのチャネルが同一のメモリピラーＭＰに形成され、且つ、２つのチャネルが一部重なっていることを意味する。第１実施形態では、上記の構成を、２つのメモリセルトランジスタＭＴがチャネル共有する、又は２つのメモリセルトランジスタＭＴが対向する、という場合がある。
絶縁層４１は、半導体層４０の周囲に設けられ、各メモリセルトランジスタＭＴのゲート絶縁膜として機能する。絶縁層４１は、図８に示すＸＹ平面内において、２つの領域に分離されている。２つの領域に分離された絶縁層４１のそれぞれが、同一メモリピラーＭＰ内の２つのメモリセルトランジスタＭＴのゲート絶縁膜として機能する。絶縁層４１は、例えばシリコン酸化膜とシリコン窒化膜の積層構造を用いて形成される。
導電層４２は、絶縁層４１の周囲に設けられ、かつ、絶縁層４３によって、Ｙ方向に沿って２つの領域に分離されている。２つの領域に分離された導電層４２のそれぞれは、上記２つのメモリセルトランジスタＭＴの各々の電荷蓄積層として機能する。導電層４２は、例えば多結晶シリコン層を用いて形成される。
絶縁層４３は例えばシリコン酸化膜を用いて形成される。導電層４２の周囲には、絶縁層４６ａ、絶縁層４６ｂ、及び絶縁層４６ｃが導電層４２に近い側から順次設けられる。絶縁層４６ａ及び絶縁層４６ｃは例えばシリコン酸化膜を用いて形成され、絶縁層４６ｂは例えばシリコン窒化膜を用いて形成される。絶縁層４６ａ、絶縁層４６ｂ、及び絶縁層４６ｃはメモリセルトランジスタＭＴのブロック絶縁膜として機能する。絶縁層４６ａ、絶縁層４６ｂ、及び絶縁層４６ｃは、Ｙ方向に沿って２つの領域に分離されている。２つの領域に分離された絶縁層４６ｃの間には絶縁層４３が設けられる。また、スリットＳＬＴ２内には絶縁層４３が埋め込まれる。絶縁層４３は、例えばシリコン酸化膜を用いて形成される。
第１実施形態に係るメモリピラーＭＰの第１の例の周囲には、例えばＡｌＯ層４５が設けられる。ＡｌＯ層４５の周囲には、例えばバリアメタル層４７が設けられる。バリアメタル層４７は、例えばＴｉＮ膜を用いて形成される。バリアメタル層４７の周囲には、ワード線ＷＬとして機能する配線層１１が設けられる。第１実施形態に係るメモリピラーＭＰの配線層１１は、例えばタングステンを材料とした膜を用いて形成される。
図８及び図９に示すメモリセルトランジスタＭＴの構成では、１つのメモリピラーＭＰ内には、Ｙ方向に沿って２つのメモリセルトランジスタＭＴが設けられている。選択トランジスタＳＴ１及びＳＴ２はメモリセルトランジスタＭＴと同様の構成を有している。Ｚ方向に隣接するメモリセルトランジスタＭＴ間には図示されていない絶縁層が設けられ、この絶縁層と絶縁層４３、絶縁層４６によって、導電層４２は個々のメモリセルトランジスタＭＴ毎に絶縁されている。
＜１－６－２．第２の例＞
第１実施形態に係るメモリセルトランジスタＭＴでは、図１０及び図１１に示される第２の例の構造が用いられてもよい。図１０は図５のＣ１－Ｃ２線に沿った切断部端面を示す図であり、図１１は図１０に示すメモリセルトランジスタＭＴのＥ１－Ｅ２切断部端面を示す図である。図１０及び図１１は、２つのメモリセルトランジスタＭＴを含む領域を示す切断部端面図である。第２の例では、メモリセルトランジスタＭＴに含まれる電荷蓄積層が、絶縁膜である。第２の例では、メモリセルトランジスタＭＴがＭＯＮＯＳ型のメモリセルトランジスタＭＴである。第２の例に示されるメモリセルトランジスタＭＴの構造は、図１０及び図１１に示す構造に限定されない。図１０及び図１１の説明において、図１～図７と同一、又は類似する構成の説明は省略されることがある。
図１０及び図１１に示すように、メモリピラーＭＰは、Ｚ方向に沿って設けられた絶縁層３０、半導体層３１、及び絶縁層３２～３４を含む。絶縁層３０は、例えばシリコン酸化膜を用いて形成される。半導体層３１は、絶縁層３０の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのチャネルが形成される領域として機能する。半導体層３１は、例えば多結晶シリコン層を用いて形成される。半導体層３１は、同一のメモリピラーＭＰ内にあるメモリセルトランジスタＭＴ間で分離されず、連続して設けられる。したがって、２つのメモリセルトランジスタＭＴの各々において形成されるチャネルは、メモリピラーＭＰの一部を共有する。
絶縁層３２は、半導体層３１の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのゲート絶縁膜として機能する。絶縁層３２は、例えばシリコン酸化膜とシリコン窒化膜の積層構造を用いて形成される。絶縁層３３は、半導体層３１の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴの電荷蓄積層として機能する。絶縁層３３は、例えばシリコン窒化膜を用いて形成される。絶縁層３４は、絶縁層３３の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのブロック絶縁膜として機能する。絶縁層３４は、例えばシリコン酸化膜を用いて形成される。メモリピラーＭＰ部を除くスリットＳＬＴ２内には、絶縁層３７が埋め込まれる。絶縁層３７は、例えばシリコン酸化膜を用いて形成される。
第２の例に係るメモリピラーＭＰの周囲には、例えばＡｌＯ層３５が設けられる。ＡｌＯ層３５の周囲には、例えばバリアメタル層３６が設けられる。バリアメタル層３６は、例えばＴｉＮ膜を用いて形成される。バリアメタル層３６の周囲には、ワード線ＷＬとして機能する配線層１１が設けられる。配線層１１は、例えばタングステンを材料とした膜を用いて形成される。
第１の例と同様に、第２の例に係る１つのメモリピラーＭＰは、Ｙ方向に沿って２つのメモリセルトランジスタＭＴを含む。１つのメモリピラーＭＰと同様に、選択トランジスタＳＴ１及びＳＴ２はＹ方向に沿って２つのトランジスタを含む。
＜１－７．ストリングの等価回路＞
図１２は、第１実施形態に係る半導体記憶装置１において隣接するストリングの等価回路図である。第１実施形態に係るストリングの等価回路図は図１２に示す等価回路図に限定されない。図１２の説明において、図１～図１１と同一、又は類似する構成の説明は省略されることがある。
図１２に示すように、１つのメモリピラーＭＰに、２つのＮＡＮＤストリング５０ｅ、５０ｏが形成されている。ＮＡＮＤストリング５０ｅ、５０ｏの各々は、直列に電気的に接続された選択トランジスタＳＴ１、メモリセルトランジスタＭＴ０～ＭＴ７、及び選択トランジスタＳＴ２を有する。ＮＡＮＤストリング５０ｅとＮＡＮＤストリング５０ｏとは互いに向かい合う（対向する）ように設けられる。よって、ＮＡＮＤストリング５０ｅに含まれる選択トランジスタＳＴ１、メモリセルトランジスタＭＴ０～ＭＴ７、及び選択トランジスタＳＴ２と、ＮＡＮＤストリング５０ｏに含まれる選択トランジスタＳＴ１、メモリセルトランジスタＭＴ０～ＭＴ７、及び選択トランジスタＳＴ２とは、１対１で互いに向かい合う（対向する）ように設けられる。具体的には、ＮＡＮＤストリング５０ｅに含まれる選択トランジスタＳＴ１と、ＮＡＮＤストリング５０ｏに含まれる選択トランジスタＳＴ１とは対向するように設けられ、ＮＡＮＤストリング５０ｅに含まれるメモリセルトランジスタＭＴ０～ＭＴ７と、ＮＡＮＤストリング５０ｏに含まれるメモリセルトランジスタＭＴ０～ＭＴ７とは、それぞれ１対１で対向するように設けられ、ＮＡＮＤストリング５０ｅに含まれる選択トランジスタＳＴ２と、ＮＡＮＤストリング５０ｏに含まれる選択トランジスタＳＴ２とは対向するように設けられる。
以下の説明では、主に、第１メモリピラーＭＰ（例えば、図４のＭＰ４）及び第１メモリピラーＭＰに隣接する第２メモリピラーＭＰ（例えば、図４のＭＰ０）の２つのメモリピラーＭＰを含む例を説明する。第１メモリピラーＭＰは「第１半導体ピラー」と呼ばれる場合があり、第１メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｅは「第１ストリング」と呼ばれる場合があり、第１ストリングに含まれるメモリセルトランジスタＭＴ０～ＭＴ７は「第１メモリセル」と呼ばれる場合があり、第１ストリングが設けられた側は「第１側」と呼ばれる場合があり、第１メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｏは「第３ストリング」と呼ばれる場合があり、第３ストリングに含まれるメモリセルトランジスタＭＴ０～ＭＴ７は「第３メモリセル」と呼ばれる場合があり、第３ストリングが設けられた側は「第２側」と呼ばれる場合がある。第１メモリピラーＭＰと同様に、第２メモリピラーＭＰは「第２半導体ピラー」と呼ばれる場合があり、第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｅは「第２ストリング」と呼ばれる場合があり、第２ストリングに含まれるメモリセルトランジスタＭＴ０～ＭＴ７は「第２メモリセル」と呼ばれる場合があり、第２ストリングが設けられた側は「第１側」と呼ばれる場合があり、第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｏは「第４ストリング」と呼ばれる場合があり、第４ストリングに含まれるメモリセルトランジスタＭＴ０は「第４メモリセル」と呼ばれる場合があり、第４ストリングが設けられた側は「第２側」と呼ばれる場合がある。なお、第２側はメモリピラーＭＰに対して第１側の反対側である。
第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｅの選択トランジスタＳＴ１は、例えば、それぞれ共通のセレクトゲート線ＳＧＤ０に接続される。第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｏの選択トランジスタＳＴ１は、例えば、それぞれ共通のセレクトゲート線ＳＧＤ１に接続される。第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｅのメモリセルトランジスタＭＴ０～ＭＴ７は、それぞれ共通のワード線ＷＬｅ０～ＷＬｅ７に接続される。第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｏのメモリセルトランジスタＭＴ０～ＭＴ７は、それぞれ共通のワード線ＷＬｏ０～ＷＬｏ７に接続される。第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｅの選択トランジスタＳＴ２は、例えば、それぞれ共通の偶数セレクトゲート線ＳＧＳｅに接続される。第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｏの選択トランジスタＳＴ２は、例えば、それぞれ共通の奇数セレクトゲート線ＳＧＳｏに接続される。
第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｅ（第１ストリング及び第２ストリング）に含まれるメモリセルトランジスタＭＴ０～ＭＴ７（第１メモリセル及び第２メモリセル）に接続された共通のワード線ＷＬｅ０～ＷＬｅ７は「第１ワード線」と呼ばれる場合があり、第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｏ（第３ストリング及び第４ストリング）に含まれるメモリセルトランジスタＭＴ０～ＭＴ７（第３メモリセル及び第４メモリセル）に接続されたワード線ＷＬｏ０～ＷＬｏ７は「第２ワード線」と呼ばれる場合がある。
また、第１メモリセルのゲート電極と第１ワード線とが接続される部分は第１部分と呼ばれ、第２メモリセルのゲート電極と第１ワード線とが接続される部分は第２部分と呼ばれ、第３メモリセルのゲート電極と第２ワード線とが接続される部分は第３部分と呼ばれ、第４メモリセルのゲート電極と第２ワード線ＷＬとが接続される部分は第４部分と呼ばれる場合がある。第１ワード線の第１部分と第２部分とは共にメモリストリングの第１側に設けられ、第２ワード線の第３部分と第４部分とは共にメモリストリングの第２側に設けられる。第１部分～第４部分のそれぞれはワード線とメモリセルとを接続する部分を示し、ワード線に設けられてよく、メモリセルに設けられてよく、ワード線とメモリセルの両方に設けられてもよい。なお、本開示において、ゲート電極は単にゲートと呼ばれる場合がある。
ＮＡＮＤストリング５０ｅ、５０ｏにおいて、対向する選択トランジスタＳＴ１のソース同士及びドレイン同士は電気的に接続され、それぞれ対向するメモリセルトランジスタＭＴ０～７のソース同士及びドレイン同士は電気的に接続され、対向する選択トランジスタＳＴ２のソース同士及びドレイン同士は電気的に接続される。上述した電気的な接続は、対向するトランジスタにおいて形成されるチャネルがメモリピラーＭＰの一部を共有することに起因する。
同一のメモリピラーＭＰ内の２つのＮＡＮＤストリング５０ｅ、５０ｏは、同一のビット線ＢＬ及び同一のソース線ＳＬに接続される。
＜１－８．メモリセルアレイの配置＞
主に図１３～図１５を用いて、第１実施形態に係るメモリセルアレイの配置、及び、ワード線ＷＬの形成方法を説明する。図１３～図１５は第１実施形態に係るワード線ＷＬ、メモリピラーＭＰ、及びリプレイスホールＳＴＨの配置を示す図である。第１実施形態に係るメモリセルアレイ２１の構成は図１３～図１５に示す構成に限定されない。図１３～図１５の説明において、図１～図１２と同一、又は類似する構成の説明は省略されることがある。
図１３、図１４又は図１５に示すように、メモリセル部（ｍｅｍｏｒｙ ｃｅｌｌ）は、例えば、メモリセル部ＭＣ１及びメモリセル部ＭＣ２を含む。図１３に示されるメモリセル部ＭＣ１は、Ｘ方向に平行又は略平行に、図１４に示されるメモリセル部ＭＣ２に隣接して配置される。また、メモリセル部ＭＣ１とメモリセル部ＭＣ２とは、リプレイスホール部ＳＴＨＡＲ１に対して、Ｘ方向に対称又は略対称に配置される。すなわち、メモリセル部ＭＣ２は、メモリセル部ＭＣ１に対して、Ｘ方向に引いた線の延長上に配置される。
また、メモリセル部ＭＣ１に対してリプレイスホール部ＳＴＨＡＲ１が配置される側のＸ方向に平行に反対側には、リプレイスホール部ＳＴＨＡＲ２が配置される。メモリセル部ＭＣ２に対してリプレイスホール部ＳＴＨＡＲ１が配置される側のＸ方向に平行に反対側には、リプレイスホール部ＳＴＨＡＲ２が配置される。すなわち、メモリセル部ＭＣ１はリプレイスホール部ＳＴＨＡＲ１とリプレイスホール部ＳＴＨＡＲ２との間に配置され、メモリセル部ＭＣ２はリプレイスホール部ＳＴＨＡＲ１とリプレイスホール部ＳＴＨＡＲ３との間に配置される。リプレイスホール部ＳＴＨＡＲ１、リプレイスホール部ＳＴＨＡＲ２、及びリプレイスホール部ＳＴＨＡＲ３は、複数のリプレイスホールＳＴＨを含む。
なお、メモリセル部（ｍｅｍｏｒｙ ｃｅｌｌ）は、第１接続部１７ｄ（図１３）、第２接続部１９ｄ（図１４）、リプレイスホール部ＳＴＨＡＲ１（図１３、図１４）、及びリプレイスホール部ＳＴＨＡＲ２（図１３、図１４）を含んでもよい。
図４では、８本の共通のビット線ＢＬ（ビット線ＢＬ０～ＢＬ７）のみが例示され、図１５では、１６本の共通のビット線ＢＬ（ビット線ＢＬ０～ＢＬ１５）が例示される。例えば、４ｋＢｙｔｅ、８ｋＢｙｔｅ、又は１６ｋＢｙｔｅのデータ長に相当する本数のビット線が設けられてもよく、ビット線の本数は特に限定されない。なお、ビット線ＢＬ８～ＢＬ１５に接続されるメモリピラーＭＰ１６～ＭＰ３１は、ビット線ＢＬ０～ＢＬ７に接続されるメモリピラーＭＰ０～ＭＰ１５と同様の構成及び機能を有する。メモリピラーＭＰ１６～ＭＰ３１の各メモリピラー設けられるメモリセルトランジスタＭＴ７は、対応するワード線ＷＬ７（ＷＬｏ７及びＷＬｅ７）として機能する配線層１１－１～１１－７に電気的に接続される。図１５に示すビット線ＢＬ８～ＢＬ１５に接続されるメモリピラーＭＰ１６～ＭＰ３１に関連する構成及び機能等は、図３及び図４等を用いて説明したビット線ＢＬ０～ＢＬ７に接続されるメモリピラーＭＰ０～ＭＰ１５に関連する構成及び機能等と同様である。ここでは、図１５に示すビット線ＢＬ８～ＢＬ１５に接続されるメモリピラーＭＰ１６～ＭＰ３１の詳細な説明を省略する。
図１３に戻って、メモリセル部ＭＣ１におけるワード線、メモリピラー、及びリプレイスホールの配置を説明する。図１３に示されるメモリセル部ＭＣ１は、ブロックＢＬＫの一部に相当する。図１３に示されるメモリセル部ＭＣ１は、８個のゾーンＺＯＮＥを含む。各ゾーンＺＯＮＥは、図１５に示すような１６本のビット線ＢＬを含む領域である。すなわち、図１３に示すメモリセル部ＭＣ１の各ゾーンＺＯＮＥは、図１５に示すように１６本のビット線ＢＬに接続された３２個のメモリピラーＭＰを含む。従って、図１３に示すメモリセル部ＭＣ１は、１２８本のビット線ＢＬに接続された２５６個のメモリピラーＭＰを含む。１６本のビット線ＢＬを有するゾーンは、ゾーン１６ＢＬと呼ばれる場合があり、各ゾーンＺＯＮＥは、複数のメモリセルを含むため、メモリセル群と呼ばれる場合があり、それぞれ、第１メモリセル群、第２メモリセル群、第３メモリセル群、第４メモリセル群、・・・と呼ばれて区別される場合がある。なお、メモリセル部ＭＣ１は８個よりも多くのゾーンＺＯＮＥを含んでいてもよく、各ゾーンＺＯＮＥは１６本より多くのビット線ＢＬを含んでいてもよい。
図１４に示されるメモリセル部ＭＣ２は、図１３に示されるメモリセル部ＭＣ１と同様の構成及び機能を有し、ブロックＢＬＫの他の一部に相当する。メモリセル部ＭＣ２はメモリセル部ＭＣ１と同様の構成及び機能を有するため、以降の説明では、主に、メモリセル部ＭＣ１の構成及び機能を説明する。また、ブロックＢＬＫには、メモリセル部ＭＣ１及びメモリセル部ＭＣ２の他に、さらに多くのメモリセル部が含まれていてもよい。
リプレイスホールＳＴＨは、ワード線ＷＬ７（ＷＬｏ７及びＷＬｅ７）を含むワード線ＷＬを形成するための孔である。図１３及び図１４に示すメモリセル部では、リプレイスホールＳＴＨは、ワード線ＷＬの延伸する方向に（Ｘ方向に平行又は略平行に）一定の間隔で設けられる。例えば、図１３及び図１４に示すメモリセル部では、リプレイスホールＳＴＨは、１２８本のビット線ＢＬに接続された６４個のメモリピラーＭＰおきに設けられる。リプレイスホールＳＴＨは「第１孔」又は「第２孔」と呼ばれる場合がある。
ここで、主に、図９を用いて、ワード線ＷＬ７（ＷＬｏ７及びＷＬｅ７）を含むワード線ＷＬを形成する方法の一例を簡単に説明する。ワード線ＷＬを形成する前の段階では、図９に示すＡｌＯ層４５、バリアメタル層４７、及び配線層１１の設けられている場所には、例えば、窒化物の積層膜が設けられている。リプレイスホールＳＴＨを利用し、窒化物の積層膜を取り除いた後に、ＡｌＯ層４５、バリアメタル層４７、及び配線層１１を形成する。すなわち、窒化物の積層膜は、ＡｌＯ層４５、バリアメタル層４７、及び配線層１１に置換される（リプレイスされる）。ここで説明したワード線ＷＬを形成する方法は、半導体記憶装置の技術分野で使用される公知技術を適用することができる。
ワード線ＷＬの形成では、窒化物の積層膜を取り除く際に、絶縁層４６ｃの厚さ（Ｙ方向の厚み）が、リプレイスホールＳＴＨから近いほど薄くなると考えられる。すなわち、絶縁層４６ｃの厚さは、メモリセルトランジスタＭＴごとに異なっていると考えられる。具体的には、リプレイスホールＳＴＨから近いメモリセルトランジスタＭＴほど、絶縁層４６ｃの厚さは薄く、リプレイスホールＳＴＨから遠いメモリセルトランジスタＭＴほど、絶縁層４６ｃの厚さは厚くなっていると考えられる。その結果、同一のワード線ＷＬであっても、リプレイスホールＳＴＨから遠いほど供給される電圧は低くなり、リプレイスホールＳＴＨから遠いメモリセルトランジスタＭＴほど、ワード線ＷＬによって供給される電圧は低くなると考えられる。換言すると、リプレイスホールＳＴＨからの距離によってメモリセルトランジスタＭＴに供給される電圧が変わり、リプレイスホールＳＴＨからの距離によってメモリセルトランジスタＭＴに供給される電圧がばらつくことになる。
例えば、プログラム動作においては、リプレイスホールＳＴＨから遠いメモリセルトランジスタＭＴほど、プログラムするための電圧（プログラム電圧）が実効的に低い電圧となる。リプレイスホールＳＴＨからの距離によってメモリセルトランジスタＭＴに供給される電圧が変わるということは、換言すると、メモリセルトランジスタＭＴごとに、プログラム電圧が変わるということである。その結果、メモリセルトランジスタＭＴへのプログラム動作にばらつきが生じるという問題が生じる。また、メモリセルトランジスタＭＴに供給される電圧が低くなると、プログラム動作の時間の増加という問題が生じる。
本開示の半導体記憶装置１では、図１３に示すように、リプレイスホールＳＴＨから遠い順に、ゾーン１６ＢＬごとに、ゾーンＺＯＮＥ３（Ｚ３）、ゾーンＺＯＮＥ２（Ｚ２）、ゾーンＺＯＮＥ１（Ｚ１）及びゾーンＺＯＮＥ０（Ｚ０）を割り当てる。具体的には、リプレイスホール部ＳＴＨＡＲ１から最も遠いゾーン１６ＢＬはゾーンＺ３に割り当てられ、２番目に遠いゾーン１６ＢＬはゾーンＺ２に割り当てられ、続くゾーン１６ＢＬはゾーンＺ１に割り当てられ、最も近いゾーン１６ＢＬはゾーンＺ０に割り当てられる。リプレイスホール部ＳＴＨＡＲ１と同様に、リプレイスホール部ＳＴＨＡＲ２に対しても、リプレイスホール部ＳＴＨＡＲ２から遠い順にゾーン１６ＢＬごとにゾーンＺ３～Ｚ０に割り当てられる。すなわち、リプレイスホールＳＴＨから遠い順に、２個のゾーン１６ＢＬが各ゾーンＺ０～Ｚ３に割り当てられる。リプレイスホール部ＳＴＨＡＲ１から最も遠いゾーンＺ３と、リプレイスホール部ＳＴＨＡＲ２から最も遠いゾーンＺ３とは隣接する。
本開示の半導体記憶装置１では、メモリセル部がゾーンＺ３～Ｚ０ごとに割り振られる。メモリセル部をゾーンＺ３～Ｚ０ごとに割り振ることによって、ゾーンＺ３～Ｚ０ごとに、メモリセルセルトランジスタＭＴに供給される実効的なプログラム電圧を調整することができる。すなわち、本開示の半導体記憶装置１では、メモリセルトランジスタＭＴのプログラム動作のばらつき（メモリセルのプログラムばらつき）を抑制することが可能となる。また、本開示の半導体記憶装置１では、メモリセルトランジスタＭＴのプログラム動作のばらつきが抑制されるため、プログラム動作の時間の増加を抑制することが可能となる。
＜１－９．プログラム動作の概要＞
第１実施形態に係る半導体記憶装置１の書き込み動作方法について説明する。セレクトゲート線ＳＧＤが選択される様子について、図３及び図４を用いて説明する。セレクトゲート線ＳＧＤ０～ＳＧＤ３のいずれかが選択される場合、各セレクトゲート線に対応する１つの配線層１０－０～１０－３に、選択トランジスタＳＴ１をオン状態にする電圧が供給される。例えば、図１５に示す１つのゾーンＺＯＮＥにおいては、セレクトゲート線ＳＧＤ１に対応する配線層１０－１が選択されると、メモリピラーＭＰ０、ＭＰ１、ＭＰ４、ＭＰ５、ＭＰ８、ＭＰ９、ＭＰ１２、及びＭＰ１３に設けられた８つの選択トランジスタＳＴ１がオン状態になる。同様に、他のゾーンＺＯＮＥにおいても対応した位置に配置されたメモリピラーに設けられた選択トランジスタＳＴ１がオン状態になる。これにより、ブロックＢＬＫにおいてセレクトゲート線ＳＧＤ１に対応するメモリピラーに属するメモリセルトランジスタＭＴが選択される。各セレクトゲート線によって選択されるメモリセルトランジスタＭＴによって、メモリグループＭＧが形成される。また、メモリグループＭＧのうち選択されたワード線ＷＬに対応するメモリセルトランジスタＭＴによって、１ページが形成される。上記の配線層１０－１以外の配線層が選択された場合の動作は上記と同様であり、ここでは説明を省略する。従って、ブロックＢＬＫは、セレクトゲート線ＳＧＤの数に相当するメモリグループＭＧを含み、各メモリグループＭＧはワード線ＷＬの層数に相当するページを含む。
メモリセルトランジスタＭＴの書き込み方式として、例えば、ＴＬＣ方式を適用することができる。ＴＬＣ方式が適用された複数のメモリセルトランジスタＭＴは、８個の閾値分布（書き込みレベル）を形成する。８個の閾値分布は、例えば、閾値電圧の低い方から順に”ＥＲ”レベル、”Ａ”レベル、”Ｂ”レベル、”Ｃ”レベル、”Ｄ”レベル、”Ｅ”レベル、”Ｆ”レベル、”Ｇ”レベルと称される。”ＥＲ”レベル、”Ａ”レベル、”Ｂ”レベル、”Ｃ”レベル、”Ｄ”レベル、”Ｅ”レベル、”Ｆ”レベル、及び”Ｇ”レベルには、それぞれ異なる３ビットデータが割り当てられる。
半導体記憶装置１は、書き込み動作においてプログラムループを繰り返し実行する。プログラムループは、例えば、プログラム動作及びベリファイ動作を含む。プログラム動作は、選択されたメモリセルトランジスタＭＴにおいて電子を電荷蓄積層に注入することにより、当該選択されたメモリセルトランジスタＭＴの閾値電圧を上昇させる動作のことである。又は、プログラム動作は、電荷蓄積層への電子の注入を禁止することにより、選択されたメモリセルトランジスタＭＴの閾値電圧を維持させる動作のことである。ベリファイ動作は、プログラム動作に続いて、ベリファイ電圧を用いて読み出しを行う動作により、選択されたメモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで達したか否かを確認する動作である。閾値電圧がターゲットレベルまで達した選択されたメモリセルトランジスタＭＴは、その後、書き込み禁止とされる。
半導体記憶装置１において、上述のようなプログラム動作とベリファイ動作とを含むプログラムループを繰り返し実行することにより、選択されたメモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで上昇される。
電荷蓄積層に蓄積された電子は、不安定な状態で蓄積されていることがある。このため、上述されたプログラム動作が終了した時点から、メモリセルトランジスタＭＴの電荷蓄積層に蓄積された電子は時間の経過とともに電荷蓄積層から抜けることがある。電子が電荷蓄積層から抜けると、メモリセルトランジスタＭＴの閾値電圧は下がる。このため、書き込み動作の完了後に実行される読み出し動作では、時間の経過とともに起こり得るこのようなメモリセルトランジスタの閾値電圧の低下に対処するために、ベリファイ電圧より低い読み出し電圧を用いて読み出し動作を行う。読み出し動作はベリファイ動作を含んでもよい。以下において説明される動作の例は、半導体記憶装置１のプログラム動作の例である。半導体記憶装置１の書き込み動作は書き込み動作方法に含まれる。
第１実施形態に係る半導体記憶装置１では、メモリセルセルトランジスタＭＴに供給される実効的なプログラム電圧を調整するため、センスアンプユニットＳＡＵ（図１９）のノードＳＲＣに供給される電圧ＳＲＣＧＮＤがゾーンＺ３～Ｚ０ごとに制御される。詳細は後述されるが、センスアンプユニットＳＡＵはビット線ＢＬに電気的に接続されているため、ノードＳＲＣに供給される電圧ＳＲＣＧＮＤがゾーンＺ３～Ｚ０ごとに制御されることによって、ビット線ＢＬに供給される電圧がゾーンＺ３～Ｚ０ごとに制御される。その結果、メモリセルセルトランジスタＭＴに供給される実効的なプログラム電圧を、ゾーンＺ３～Ｚ０ごとに調整することができる。
＜１－９－１．センスアンプ及びドライバセットの構成の一例＞
図１６～図１８を用いて、第１実施形態に係る半導体記憶装置１に含まれるセンスアンプモジュール７０及びドライバセット２８の構成の一例を説明する。図１６は、第１実施形態に係る半導体記憶装置１に含まれるセンスアンプモジュール７０の構成の一例を示すブロック図であり、センスアンプモジュール７０に含まれる複数のセンスアンプユニットＳＡＵ０～ＳＡＵ１５と、複数のビット線ＢＬ０－Ｚ０～ＢＬ１５－Ｚ０との接続を説明するための図である。図１７は、図１６に示されるセンスアンプグループ１００Ａに続くセンスアンプグループ１００Ｂ～１００Ｄの構成の一例を示すブロック図であり、センスアンプモジュール７０に含まれる複数のセンスアンプユニットＳＡＵ０～ＳＡＵ１５と、複数のビット線ＢＬ０－Ｚ０～ＢＬ１５－Ｚ０、ビット線ＢＬ０－Ｚ１～ＢＬ１５－Ｚ１、複数のビット線ＢＬ０－Ｚ２～ＢＬ１５－Ｚ２、ビット線ＢＬ０－Ｚ３～ＢＬ１５－Ｚ３との接続を説明するための図である。図１８は、第１実施形態に係る半導体記憶装置１に含まれるドライバセット２８の構成の一例を示すブロック図であり、ドライバセット２８と複数のセンスアンプグループ１００Ａ～１００Ｄとの接続を説明するための図である。第１実施形態に係るセンスアンプモジュール７０及びドライバセット２８の構成は図１６～図１８に示す構成に限定されない。図１６～図１８の説明において、図１～図１５と同一、または又は類似する構成の説明は省略されることがある。
図１６、図１７又は図１８に示すように、センスアンプモジュール７０は複数のセンスアンプグループ１００Ａ～１００Ｄを含む。複数のセンスアンプグループ１００Ａ～１００Ｄの１つ１つは、「第１センスアンプ群」、「第２センスアンプ群」、「第３センスアンプ群」、「第４センスアンプ群」と呼ばれる場合がある。
図１６及び図１７を用いて、センスアンプモジュール７０に含まれる複数のセンスアンプユニットＳＡＵ０～ＳＡＵ１５と、複数のビット線ＢＬとの接続を説明する。センスアンプグループ１００Ａ、１００Ｂ、１００Ｃ、及び１００Ｄのそれぞれは、センスアンプユニットＳＡＵ０～ＳＡＵ１５を含む。センスアンプユニットＳＡＵ０～ＳＡＵ１５は、例えば、ワード線ＷＬの延伸方向（Ｘ方向）とビット線ＢＬの延伸方向（Ｙ方向）にマトリクス状に配置される。センスアンプユニットＳＡＵ０～ＳＡＵ１５のそれぞれは、１本のビット線ＢＬが接続されている。センスアンプモジュール７０に含まれるセンスアンプユニットＳＡＵの個数は、例えば、ビット線ＢＬの本数に対応している。
第１実施形態に係る半導体記憶装置１では、センスアンプグループ１００Ａ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５のそれぞれは、ゾーンＺ０に含まれるビット線ＢＬ０－Ｚ０～ＢＬ１５－Ｚ０に１対１で電気的に接続される。例えば、ビット線ＢＬ０－Ｚ０はセンスアンプユニットＳＡＵ０に電気的に接続され、ビット線ＢＬ７－Ｚ０はセンスアンプユニットＳＡＵ７に電気的に接続される。
センスアンプグループ１００Ａと同様に、センスアンプグループ１００Ｂ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５のそれぞれは、ゾーンＺ１に含まれるビット線ＢＬ０－Ｚ１～ＢＬ１５－Ｚ１に１対１で電気的に接続され、センスアンプグループ１００Ｃ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５のそれぞれは、ゾーンＺ２に含まれるビット線ＢＬ０－Ｚ２～ＢＬ１５－Ｚ２に１対１で電気的に接続され、センスアンプグループ１００Ｄ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５のそれぞれは、ゾーンＺ３に含まれるビット線ＢＬ０－Ｚ３～ＢＬ１５－Ｚ３に１対１で電気的に接続される。
第１実施形態に係る半導体記憶装置１では、Ｙ方向の実線で示される配線９０、Ｘ方向の実線で示される配線９２、及びＹ方向の太実線で示される配線９１を含む。Ｙ方向の実線で示される配線９０、Ｘ方向の実線で示される配線９２、及びＹ方向の太実線で示される配線９１を用いて、複数のビット線ＢＬのそれぞれは、センスアンプユニットＳＡＵ０～ＳＡＵ１５のうち、対応するセンスアンプユニットＳＡＵに接続される。
図１６に示すように、例えば、ゾーンＺ０に含まれるビット線ＢＬ０－Ｚ０～ＢＬ３－Ｚ０のそれぞれは、Ｙ方向の実線で示される配線９０を用いて、センスアンプグループ１００Ａ内のセンスアンプユニットＳＡＵ０～ＳＡＵ３のうち、対応するセンスアンプユニットＳＡＵに接続される。ゾーンＺ０に含まれるビット線ＢＬ４－Ｚ０～ＢＬ７－Ｚ０のそれぞれは、Ｙ方向の実線で示される配線９０、及びＸ方向の実線で示される配線９２を用いて、センスアンプグループ１００Ａ内のセンスアンプユニットＳＡＵ４～ＳＡＵ７のうち、対応するセンスアンプユニットＳＡＵに接続される。ゾーンＺ０に含まれるビット線ＢＬ８－Ｚ０～ＢＬ１５－Ｚ０のそれぞれは、Ｙ方向の実線で示される配線９０、Ｘ方向の実線で示される配線９２、及びＹ方向の太実線で示される配線９１を用いて、センスアンプグループ１００Ａ内のセンスアンプユニットＳＡＵ８～ＳＡＵ１５のうち、対応するセンスアンプユニットＳＡＵに接続される。
ゾーンＺ０に含まれるビット線ＢＬ０－Ｚ０～ＢＬ３－Ｚ０と同様に、ゾーンＺ１に含まれるビット線ＢＬ０－Ｚ１～ＢＬ１５－Ｚ１、ゾーンＺ２に含まれるビット線ＢＬ０－Ｚ２～ＢＬ１５－Ｚ２、及びゾーンＺ３に含まれるビット線ＢＬ０－Ｚ３～ＢＬ１５－Ｚ３も、各センスアンプグループ１００内のセンスアンプユニットＳＡＵ８～ＳＡＵ１５のうち、対応するセンスアンプユニットＳＡＵに接続される。
第１実施形態に係る半導体記憶装置１では、Ｙ方向の実線で示される配線９０と、Ｙ方向の太実線で示される配線９１とは、絶縁層を介して、異なる層に形成される。すなわち、Ｙ方向の実線で示される配線９０とＹ方向の太実線で示される配線９１とは、重ねて配置することができる。Ｘ方向の実線で示される配線９２は、Ｙ方向の実線で示される配線９０、又は、Ｙ方向の太実線で示される配線９１の何れか一方の配線と同じ層に形成されてよく、Ｙ方向の実線で示される配線９０、及び、Ｙ方向の太実線で示される配線９１と絶縁層を介して、異なる層で形成されてもよい。すなわち、Ｘ方向の実線で示される配線９２とＹ方向の実線で示される配線９０とは、重ねて配置することができ、Ｘ方向の実線で示される配線９２とＹ方向の太実線で示される配線９１とは、重ねて配置することができる。
図１６に示される形態では、Ｙ方向の実線で示される配線９０の本数は４０本であり、Ｙ方向の太実線で示される配線９１の本数は２４本であり、Ｘ方向の実線で示される配線９２の本数は４８本である。図１６及び図１７に示される形態は一例であって、配線の接続などの構成は、図１６及び図１７に示される形態に限定されない。
続いて、図１８を用いて、ドライバセット２８と複数のセンスアンプグループ１００Ａ～１００Ｄとの接続を説明する。
ドライバセット２８は、ソースグランド制御ドライバ（ＳＲＣＧＮＤ ｄｒｉｖｅｒ）２８Ｃを含む。ドライバセット２８は、電圧生成回路２７に電気的に接続される。ドライバセット２８は、電圧生成回路２７から電圧、及び制御信号を供給される。
ソースグランド制御ドライバ２８Ｃは、電圧生成回路２７から供給された電圧、及び制御信号に基づき、例えば、電圧ＳＲＣＧＮＤ０（ＳＲＣＧＮＤ［０］）、電圧ＳＲＣＧＮＤ１（ＳＲＣＧＮＤ［１］）、電圧ＳＲＣＧＮＤ２（ＳＲＣＧＮＤ［２］）、及び電圧ＳＲＣＧＮＤ３（ＳＲＣＧＮＤ［３］）を生成する。ソースグランド制御ドライバ２８Ｃは、ゾーンＺ０～Ｚ３ごとに対応付けられた複数のセンスアンプユニットＳＡＵに、ゾーンＺ０～Ｚ３ごとに異なる電圧ＳＲＣＧＮＤを供給する機能を有する。電圧ＳＲＣＧＮＤ０（ＳＲＣＧＮＤ［０］）、電圧ＳＲＣＧＮＤ１（ＳＲＣＧＮＤ［１］）、電圧ＳＲＣＧＮＤ２（ＳＲＣＧＮＤ［２］）、電圧ＳＲＣＧＮＤ３（ＳＲＣＧＮＤ［３］）は、「第１電圧」又は「第２電圧」と呼ばれる場合がある。
図１８に示される形態では、例えば、Ｘ方向の実線で示される配線８４は、電圧ＳＲＣＧＮＤを供給するソースグランド供給線８０～８３のそれぞれに電気的に接続される。Ｘ方向の実線で示される配線８４は、各センスアンプグループ１００に含まれるセンスアンプユニットＳＡＵ０～ＳＡＵ１５のノードＳＲＣに電気的に接続されている。ソースグランド供給線８０～８３は「電圧供給線」と呼ばれる場合があり、ソースグランド供給線８０～８３のそれぞれは「第１電圧供給線」、「第２電圧供給線」、「第３電圧供給線」、「第４電圧供給線」、と呼ばれる場合がある。
ソースグランド制御ドライバ２８Ｃは、ソースグランド供給線８０に電圧ＳＲＣＧＮＤ０（ＳＲＣＧＮＤ［０］）を供給し、ソースグランド供給線８１に電圧ＳＲＣＧＮＤ１（ＳＲＣＧＮＤ［１］）を供給し、ソースグランド供給線８２に電圧ＳＲＣＧＮＤ２（ＳＲＣＧＮＤ［２］）を供給し、ソースグランド供給線８３に電圧ＳＲＣＧＮＤ３（ＳＲＣＧＮＤ［３］）を供給する。
センスアンプグループ１００Ａ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５は、Ｘ方向の実線で示される配線８４を介して、電圧ＳＲＣＧＮＤ０（ＳＲＣＧＮＤ［０］）を供給される。センスアンプグループ１００Ｂ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５は、Ｘ方向の実線で示される配線８４を介して、電圧ＳＲＣＧＮＤ１（ＳＲＣＧＮＤ［１］）を供給される。センスアンプグループ１００Ｃ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５は、Ｘ方向の実線で示される配線８４を介して、電圧ＳＲＣＧＮＤ２（ＳＲＣＧＮＤ［２］）を供給される。センスアンプグループ１００Ｄ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５は、Ｘ方向の実線で示される配線８４を介して、電圧ＳＲＣＧＮＤ３（ＳＲＣＧＮＤ［３］）を供給される。
図１８に示される形態では、ソースグランド制御ドライバ２８Ｃは４つの電圧ＳＲＣＧＮＤを生成する例が示されるが、ソースグランド制御ドライバ２８Ｃによって生成される電圧ＳＲＣＧＮＤは、２つ以上であればよい。ソースグランド制御ドライバ２８Ｃによって生成される電圧ＳＲＣＧＮＤは、ゾーンＺ０～Ｚ３の数に基づき決定されればよい。また、第１実施形態に係る半導体記憶装置１では、Ｘ方向の実線で示される配線はＸ方向に平行又は略平行に設けられる配線であり、Ｙ方向の実線で示される配線及びＹ方向の太実線で示される配線は、Ｙ方向に平行又は略平行に設けられる配線である。
第１実施形態に係る半導体記憶装置１では、図１５及び図１６に示されるように、Ｘ方向に平行又は略平行な配線とＹ方向に平行又は略平行な配線とを用いることで、各ゾーンＺ０～Ｚ３に配置されたビット線ＢＬに接続された配線の配置（順番）を入れ替えることができる。
入れ替えられた配線は各ビット線ＢＬに対応するセンスアンプユニットＳＡＵに電気的に接続される。具体的には、隣り合うメモリピラーＭＰに接続されたビット線ＢＬ（図１３）は、同一の方向（ここでは、Ｘ方向）に設けられたセンスアンプユニットＳＡＵに接続される。また、詳細は後述されるが、センスアンプユニットＳＡＵはノードＳＲＣに供給される電圧ＳＲＣＧＮＤを、ビット線ＢＬに供給することができる。
その結果、第１実施形態に係る半導体記憶装置１では、図１８に示されるように、Ｘ方向に平行又は略平行な配線８４を用いて、電圧ＳＲＣＧＮＤ０（ＳＲＣＧＮＤ［０］）～ＳＲＣＧＮＤ３（ＳＲＣＧＮＤ［３］）を、同一のセンスアンプグループ１００内に配置されたＳＡＵ０～ＳＡＵ１５に供給することができる。よって、同一のセンスアンプグループ１００内に配置されたＳＡＵ０～ＳＡＵ１５は、同一ゾーンＺ０～Ｚ３に配置されたビット線ＢＬに、同一の電圧ＳＲＣＧＮＤを供給することができる。
具体的には、センスアンプグループ１００Ａ内に配置されたＳＡＵ０～ＳＡＵ１５は、ゾーンＺ０に配置されたビット線ＢＬ０－Ｚ０～ＢＬ１５－Ｚ０に電圧ＳＲＣＧＮＤ０（ＳＲＣＧＮＤ［０］）を供給し、センスアンプグループ１００Ｂ内に配置されたＳＡＵ０～ＳＡＵ１５は、ゾーンＺ１に配置されたビット線ＢＬ０－Ｚ１～ＢＬ１５－Ｚ１に電圧ＳＲＣＧＮＤ１（ＳＲＣＧＮＤ［１］）を供給し、センスアンプグループ１００Ｃ内に配置されたＳＡＵ０～ＳＡＵ１５は、ゾーンＺ２に配置されたビット線ＢＬ０－Ｚ２～ＢＬ１５－Ｚ２に電圧ＳＲＣＧＮＤ２（ＳＲＣＧＮＤ［２］）を供給し、センスアンプグループ１００Ｄ内に配置されたＳＡＵ０～ＳＡＵ１５は、ゾーンＺ３に配置されたビット線ＢＬ０－Ｚ３～ＢＬ１５－Ｚ３に電圧ＳＲＣＧＮＤ３（ＳＲＣＧＮＤ［３］）を供給することができる。
＜１－９－２．センスアンプユニットＳＡＵの回路構成＞
次に、センスアンプユニットＳＡＵの回路構成の一例を説明する。図１９は第１実施形態に係るセンスアンプユニットＳＡＵの回路構成の一例を示す回路図である。なお、図９に示すセンスアンプユニットＳＡＵの回路構成は一例であって、第１実施形態に係る不揮発性半導体記憶装置のセンスアンプユニットＳＡＵの回路構成は、図１９に示す例に限定されない。図１～図１８と同一、又は類似する構成の説明は省略されることがある。
センスアンプモジュール７０は、ビット線ＢＬ０～ＢＬ（Ｌ－１）にそれぞれ関連付けられた複数のセンスアンプユニットＳＡＵを含む。図１９には、１つのセンスアンプユニットＳＡＵの回路構成が示されている。
センスアンプユニットＳＡＵは、例えば、対応するビット線ＢＬに読み出された閾値電圧に対応するデータを一時的に保持することが可能である。また、センスアンプユニットＳＡＵは、一時的に保存したデータを用いて、論理演算をすることが可能である。詳細は後述するが、半導体記憶装置１は、センスアンプユニットＳＡＵを用いて、プログラム動作を実行可能である。
図１９に示すように、センスアンプユニットＳＡＵは、センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬを含んでいる。センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬは、互いにデータを送受信可能なようにバスＬＢＵＳによって接続される。センスアンプ部ＳＡは、電源線とノードＳＲＣとの間に接続される。ノードＳＲＣは電源線に供給される電圧より小さい電圧を供給される。電源線はセンスアンプ部ＳＡにハイレベル（Ｈｉｇｈ Ｌｅｖｅｌ）の電圧を供給する電圧供給線である。ノードＳＲＣはセンスアンプ部ＳＡにローレベル（Ｌｏｗ Ｌｅｖｅｌ）の電圧を供給するノードである。センスアンプ部ＳＡは、電源線及びノードＳＲＣに電圧を供給され、動作する。なお、電源線及びノードＳＲＣは、センスアンプユニットＳＡＵ内のセンスアンプ部ＳＡ以外の素子に電圧を供給するように構成されてもよい。ハイレベルの電圧は、例えば、電圧ＶＤＤ、電圧ＶＨＳＡなどであり、ローレベルの電圧は、例えば、電圧ＶＳＳ、電圧ＳＲＣＧＮＤ［ｍ：０］などである。電源線は「高電圧供給線」、「電圧供給端子」又は「高電圧供給端子」と呼ばれる場合があり、ノードＳＲＣは「電圧供給端子」又は「低電圧供給端子」と呼ばれる場合がある。
センスアンプ部ＳＡは、例えば、読み出し動作において、対応するビット線ＢＬに読み出されたデータ（閾値電圧）をセンスして、読み出した閾値電圧に対応するデータが”０“であるか”１”であるかを判定する。センスアンプ部ＳＡは、例えばｐチャネルＭＯＳトランジスタ１２０、ｎチャネルＭＯＳトランジスタ１２１～１２８、及びキャパシタ１２９を含んでいる。
トランジスタ１２０の一端は電源線に接続され、トランジスタ１２０のゲートはラッチ回路ＳＤＬ内のノードＩＮＶに接続される。トランジスタ１２１の一端はトランジスタ１２０の他端に接続され、トランジスタ１２１の他端はノードＳＣＯＭに接続され、トランジスタ１２１のゲートには制御信号ＢＬＸが入力される。トランジスタ１２２の一端はノードＳＣＯＭに接続され、トランジスタ１２２のゲートには制御信号ＢＬＣが入力される。トランジスタ１２３は、高耐圧のＭＯＳトランジスタであり、トランジスタ１２３の一端はトランジスタ１２２の他端に接続され、トランジスタ１２３の他端は対応するビット線ＢＬに接続され、トランジスタ１２３のゲートには制御信号ＢＬＳが入力される。詳細は後述されるが、トランジスタ１２２はゲートに制御信号ＢＬＣを入力され、ノードＳＣＯＭに供給される電圧をビット線ＢＬに供給する機能を有する。トランジスタ１２２は「制御トランジスタ」と呼ばれる場合がある。
本開示の半導体記憶装置１では、メモリセルセルトランジスタＭＴに供給される実効的なプログラム電圧を調整することができる。第１実施形態では、センスアンプユニットＳＡＵのノードＳＲＣに供給される電圧ＳＲＣＧＮＤがゾーンＺ３～Ｚ０ごとに制御されることによって、メモリセルセルトランジスタＭＴに供給される実効的なプログラム電圧を調整する。詳細は後述されるが、本開示の半導体記憶装置１では、制御信号ＢＬＣを用いることによって、メモリセルセルトランジスタＭＴに供給される実効的なプログラム電圧を調整することもできる。その結果、本開示の半導体記憶装置１を用いることで、メモリセルのプログラムばらつきを抑制することができる。この場合、センスアンプユニットＳＡＵに接続されるビット線ＢＬに応じて、異なる制御信号ＢＬＣ［ｐ：０］（ｐは１以上の整数）が供給される。
トランジスタ１２４の一端はノードＳＣＯＭに接続され、トランジスタ１２４の他端はノードＳＲＣに接続され、トランジスタ１２４のゲートはノードＩＮＶに接続される。トランジスタ１２５の一端はトランジスタ１２０の他端に接続され、トランジスタ１２５の他端はノードＳＥＮに接続され、トランジスタ１２５のゲートには制御信号ＨＨＬが入力される。トランジスタ１２６の一端はノードＳＥＮに接続され、トランジスタ１２６の他端はノードＳＣＯＭに接続され、トランジスタ１２６のゲートには制御信号ＸＸＬが入力される。
トランジスタ１２７の一端は接地され、トランジスタ１２７のゲートはノードＳＥＮに接続されている。トランジスタ１２８の一端はトランジスタ１２７の他端に接続され、トランジスタ１２８の他端はバスＬＢＵＳに接続され、トランジスタ１２８のゲートには制御信号ＳＴＢが入力される。キャパシタ１２９の一端はノードＳＥＮに接続され、キャパシタ１２９の他端にはクロックＣＬＫが入力される。例えば、クロックＣＬＫには、電圧ＶＳＳが供給される。
以上で説明した制御信号ＢＬＸ、ＢＬＣ、ＢＬＳ、ＨＨＬ、ＸＸＬ、ＳＴＩ、ＳＴＬ及びＳＴＢは、例えばシーケンサ２４によって生成される。また、トランジスタ１２０の一端に接続された電源線には、例えば半導体記憶装置１の内部電源電圧である電圧ＶＤＤ、又は、電圧ＶＨＳＡが供給され、ノードＳＲＣには、例えば半導体記憶装置１の接地電圧である電圧ＶＳＳ、ビット線ＰｒｏｇｒａｍＢＬに供給される電圧ＳＲＣＧＮＤ［ｍ：０］（ｍは１以上の整数）が供給される。
ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬは、読み出しデータを一時的に保持する。ラッチ回路ＸＤＬは、例えば、レジスタ２５に接続され、センスアンプユニットＳＡＵと入出力回路２２との間のデータの入出力に使用される。
ラッチ回路ＳＤＬは、例えばインバータ１３０及び１３１、並びにｎチャネルＭＯＳトランジスタ１３２及び１３３を含んでいる。インバータ１３０の入力ノードはノードＬＡＴに接続され、インバータ１３０の出力ノードはノードＩＮＶに接続される。インバータ１３１の入力ノードはノードＩＮＶに接続され、インバータ１３１の出力ノードはノードＬＡＴに接続される。トランジスタ１３２の一端はノードＩＮＶに接続され、トランジスタ１３２の他端はバスＬＢＵＳに接続され、トランジスタ１３２のゲートには制御信号ＳＴＩが入力される。トランジスタ１３３の一端はノードＬＡＴに接続され、トランジスタ１３３の他端はバスＬＢＵＳに接続され、トランジスタ１３３のゲートには制御信号ＳＴＬが入力される。例えば、ノードＬＡＴにおいて保持されるデータがラッチ回路ＳＤＬに保持されるデータに相当し、ノードＩＮＶにおいて保持されるデータはノードＬＡＴに保持されるデータの反転データに相当する。ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬの回路構成は、例えばラッチ回路ＳＤＬの回路構成と同様のため、説明を省略する。
以上で説明したセンスアンプユニットＳＡＵにおいて、各センスアンプユニットＳＡＵがビット線ＢＬに読み出された閾値電圧に対応するデータを判定するタイミングは、制御信号ＳＴＢがアサートされたタイミングに基づいている。半導体記憶装置１において「シーケンサ２４が制御信号ＳＴＢをアサートする」とは、シーケンサ２４が制御信号ＳＴＢを”Ｌ”レベルから”Ｈ”レベルに変化させることに対応している。
センスアンプユニットＳＡＵの構成は、図１９を用いて説明された構成及び機能に限定されない。例えば、センスアンプユニットＳＡＵにおいて、ゲートに制御信号ＳＴＢが入力されるトランジスタ１２８は、ｐチャネルＭＯＳトランジスタで構成されてもよい。この場合、「シーケンサ２４が制御信号ＳＴＢをアサートする」とは、シーケンサ２４が制御信号ＳＴＢを”Ｈ”レベルから”Ｌ”レベルに変化させることに対応する。
また、センスアンプユニットＳＡＵが備えるラッチ回路の個数は、任意の個数に設計することが可能である。この場合にラッチ回路の個数は、例えば１つのメモリセルトランジスタＭＴが保持するデータのビット数に基づいて設計される。また、１つのセンスアンプユニットＳＡＵには、セレクタを介して複数のビット線ＢＬが接続されてもよい。
＜１－９－３．プログラム動作の一例＞
図２０～図２２は、第１実施形態に係る半導体記憶装置１のプログラム動作時における、各種信号のタイミングチャートを示す図である。図２３～図２５は、第１実施形態に係る半導体記憶装置１のプログラム動作時におけるセンスアンプユニットＳＡＵの動作を説明するための概略的な回路図である。図２０～図２２に示されるタイミングチャートは、種々な回路構成要素に供給される電圧の時間変化の一例を示す概略的なタイミングチャートである。図２０～図２２に示すタイミングチャート及び図２３～図２５に示されるセンスアンプユニットＳＡＵの動作は一例であって、第１実施形態に係る半導体記憶装置１のタイミングチャート及びセンスアンプユニットＳＡＵの動作は、図２０～図２５に示される例に限定されない。図１～図１９と同一、又は類似する構成の説明は省略されることがある。
以下の説明では、ＮＡＮＤストリング５０ｏ、５０ｅ（図１２）において、書き込み対象となるメモリセルトランジスタＭＴ（プログラム電圧を書き込まれるメモリセルトランジスタＭＴ）に接続されるワード線は選択ワード線ＳＥＬ－ＷＬと呼ばれ、それ以外のメモリセルトランジスタＭＴに接続されるワード線は非選択ワード線ＵＳＥＬ－ＷＬと呼ばれる。また、ＮＡＮＤストリング５０ｏ、５０ｅのうち、書き込み対象となるメモリセルトランジスタＭＴを含むＮＡＮＤストリング５０ｏ、５０ｅに電気的に接続されるビット線ＢＬは、ビット線ＰｒｏｇｒａｍＢＬと呼ばれる。また、プログラム動作において、ビット線に供給される電圧を電圧ＶＳＳより高くすることで、電圧ＶＳＳより大きい電圧を供給されたビット線に接続されたメモリセルトランジスタＭＴのチャネルの部分は、プログラム動作時に供給されるプログラム電圧ＶＰＧＭ（図２０）を実効的に弱めた状態でプログラムされる。すなわち、プログラム動作において、ビット線に供給される電圧を電圧ＶＳＳより高くすることで、過剰な電圧がメモリセルトランジスタＭＴに供給されることを抑制することができる。本開示の半導体記憶装置１では、このようなビット線はビット線ＱＰＷＢＬと呼ばれる。さらに、ビット線ＰｒｏｇｒａｍＢＬ及びット線ＱＰＷＢＬ以外で、書き込み対象となるメモリセルトランジスタＭＴ以外のメモリセルトランジスタＭＴ（プログラム電圧を書き込まれないメモリセルトランジスタＭＴ）を含むＮＡＮＤストリング５０ｏ又は５０ｅに電気的に接続されるビット線ＢＬは、ビット線ＩｎｈｉｂｉｔＢＬと呼ばれる。
また、以下の説明では、シーケンサ２４（図１）は、電圧生成回路２７（図１）、ロウデコーダ２９（図１）、及びセンスアンプモジュール７０（図１）を制御し、電圧生成回路２７、ロウデコーダ２９、ドライバセット２８、又はセンスアンプモジュール７０は、セレクトゲート線ＳＧＤ（例えば、偶数セレクトゲート線ＳＧ０）、セレクトゲート線ＳＧＳ（例えば、偶数セレクトゲート線ＳＧＳｅ、奇数セレクトゲート線ＳＧＳｏ）、非選択セレクトゲート線ＵＳＥＬ－ＳＧＤ（例えば、奇数セレクトゲート線ＳＧ１）、選択ワード線ＳＥＬ－ＷＬ、非選択ワード線ＵＳＥＬ－ＷＬ、ソース線ＳＬ、制御信号ＢＬＣ、及びセンスアンプユニットＳＡＵのノードＳＲＣに電圧を供給する。第１実施形態に係る半導体記憶装置１では、ビット線ＰｒｏｇｒａｍＢＬは、例えば、ノードＳＲＣからソースグランド電圧ＳＲＣＧＮＤ［ｍ：０］を供給される。
第１実施形態に係る半導体記憶装置１におけるプログラム動作期間は、ビット線ＩｎｈｉｂｉｔＢＬに電圧を設定する期間、ビット線ＱＰＷＢＬに電圧を設定する期間、及びビット線ＰｒｏｇｒａｍＢＬに電圧を設定する期間を含む。ビット線ＩｎｈｉｂｉｔＢＬに電圧を設定する期間は第１動作期間と呼ばれ、ビット線ＱＰＷＢＬに電圧を設定する期間は第２動作期間と呼ばれ、ビット線ＰｒｏｇｒａｍＢＬに電圧を設定する期間は第３動作期間と呼ばれる。
図２０に示すように、半導体記憶装置１におけるプログラム動作期間の全期間（時刻ｔ００から時刻ｔ２５）において、セレクトゲート線ＳＧＳ、非選択セレクトゲート線ＵＳＥＬ－ＳＧＤ、選択ワード線ＳＥＬ－ＷＬ、非選択ワード線ＵＳＥＬ－ＷＬ、及びソース線ＳＬは、ロー（Ｌｏｗ）レベルの電圧を供給される。ローレベルの電圧は、例えば、電圧ＶＳＳである。また、半導体記憶装置１におけるプログラム動作期間の全期間（時刻ｔ００から時刻ｔ２５）において、ゾーンＺ３内のセンスアンプユニットＳＡＵのノードＳＲＣは電圧ＳＲＣＧＮＤ［３］を供給され、ゾーンＺ２内のセンスアンプユニットＳＡＵのノードＳＲＣは電圧ＳＲＣＧＮＤ［２］を供給され、ゾーンＺ１内のセンスアンプユニットＳＡＵのノードＳＲＣは電圧ＳＲＣＧＮＤ［１］を供給され、ゾーンＺ０内のセンスアンプユニットＳＡＵのノードＳＲＣは電圧ＳＲＣＧＮＤ［０］を供給される。電圧ＳＲＣＧＮＤ［０］は電圧ＳＲＣＧＮＤ［１］より大きく、電圧ＳＲＣＧＮＤ［１］は電圧ＳＲＣＧＮＤ［２］より大きく、電圧ＳＲＣＧＮＤ［２］は電圧ＳＲＣＧＮＤ［３］より大きい。半導体記憶装置１では、リプレイスホール部ＳＴＨＡＲ１、リプレイスホール部ＳＴＨＡＲ２、又はリプレイスホール部ＳＴＨＡＲ３からの距離は、ゾーンＺ３、ゾーンＺ２、ゾーンＺ１、ゾーンＺ０の順に遠い。よって、リプレイスホール部ＳＴＨＡＲ２、又はリプレイスホール部ＳＴＨＡＲ３からの距離が遠いゾーンに割り当てられているビット線ＢＬほど、小さな電圧ＳＲＣＧＮＤが供給される。なお、以下の説明では、センスアンプユニットＳＡＵ０～ＳＡＵ１５をまとめてセンスアンプユニットＳＡＵと呼ぶ場合がある。
＜１－９－３－１．第１動作期間の一例＞
主に、図２０～図２５を用いて、第１動作期間の全期間（時刻ｔ００から時刻ｔ１０）において、各信号線及び各ノードに供給される電圧等が説明される。第１実施形態に係るプログラム動作では、はじめに、シーケンサ２４を用いて、ＮＡＮＤストリング５０ｏ、５０ｅに含まれるメモリセルトランジスタＭＴに対する第１動作期間における第１動作が実行される。第１動作期間は、ビット線ＩｎｈｉｂｉｔＢＬに電圧を設定する期間（ＩｎｈｉｂｉｔＢＬ電圧設定期間）である。
第１動作期間の時刻ｔ００から時刻ｔ０２において、各信号線及び各ノードに供給される電圧等を説明する。
図２０に示すように、制御信号ＢＬＣはローレベルの電圧を供給される。セレクトゲート線ＳＧＤは、時刻ｔ００から時刻ｔ０１において、ローレベルの電圧を供給され、時刻ｔ０１から時刻ｔ０２において、ローレベルの電圧から電圧ＶＳＧＨ＿ＰＣＨを供給される。
図２１又は図２２に示されるゾーンＺ３～Ｚ０のビット線ＩｎｈｉｂｉｔＢＬ、ゾーンＺ３～Ｚ０のビット線ＩｎｈｉｂｉｔＢＬに接続されたセンスアンプユニットＳＡＵのノードＩＮＶ、ゾーンＺ３～ゾーンＺ０のビット線ＩｎｈｉｂｉｔＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭ、ゾーンＺ３～Ｚ０のビット線ＱＰＷＢＬ、ゾーンＺ３～Ｚ０のビット線ＱＰＷＢＬに接続されたセンスアンプユニットＳＡＵのノードＩＮＶ、ゾーンＺ３～ゾーンＺ０のビット線ＱＰＷＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭ、ゾーンＺ３～Ｚ０のビット線ＰｒｏｇｒａｍＢＬ、ゾーンＺ３～Ｚ０のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＩＮＶ、及びゾーンＺ３～ゾーンＺ０のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭのそれぞれに供給される電圧を、図２５のセンスアンプユニットＳＡＵの概略的な回路図を用いて説明する。なお、図２５に示す制御信号ＢＬＣは電圧ＶＴＨを供給されている例を示すが、第１動作期間の時刻ｔ００から時刻ｔ０２の説明では、制御信号ＢＬＣはロー（Ｌｏｗ）レベルの電圧を供給され、制御信号ＢＬＣに接続されたトランジスタ１２２はオフ（ＯＦＦ）され、ビット線ＢＬは初期状態のローレベル（例えば、電圧ＶＳＳ）を保持しているものとする。
ラッチ回路ＳＤＬのノードＩＮＶは、“１”（ハイレベル（Ｈｉｇｈ Ｌｅｖｅｌ）の電圧）を保持し、ラッチ回路ＳＤＬのノードＬＡＴは、“０”（ローレベル（Ｌｏｗ Ｌｅｖｅｌ）の電圧）を保持している。よって、ノードＩＮＶに接続されたトランジスタ１２０はオフ（ＯＦＦ）され、ノードＩＮＶに接続されたトランジスタ１２４はオン（ＯＮ）されている。制御信号ＢＬＣはローレベルの電圧を供給されトランジスタ１２２はオフされている。よって、ノードＳＣＯＭは、ノードＳＲＣから、電圧ＶＳＳ、又は電圧ＳＲＣＧＮＤ［ｍ：０］を供給される。本開示の半導体記憶装置１では、電圧ＳＲＣＧＮＤ［ｍ：０］は、電圧ＳＲＣＧＮＤ［０］、電圧ＳＲＣＧＮＤ［１］、電圧ＳＲＣＧＮＤ［２］、電圧ＳＲＣＧＮＤ［３］である。
よって、図２１又は図２２に示す第１動作期間の時刻ｔ００から時刻ｔ０２では、ゾーンＺ３～Ｚ０のビット線ＩｎｈｉｂｉｔＢＬはローレベルを供給され、ゾーンＺ３～Ｚ０のビット線ＩｎｈｉｂｉｔＢＬに接続されたセンスアンプユニットＳＡＵのノードＩＮＶはハイレベルの電圧を供給され、ゾーンＺ３のビット線ＩｎｈｉｂｉｔＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［３］を供給され、ゾーンＺ２のビット線ＩｎｈｉｂｉｔＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［２］を供給され、ゾーンＺ１のビット線ＩｎｈｉｂｉｔＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［１］を供給され、ゾーンＺ０のビット線ＩｎｈｉｂｉｔＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［０］を供給される。ビット線ＩｎｈｉｂｉｔＢＬに関連する各ノードに供給される電圧と同様に、ゾーンＺ３～Ｚ０のビット線ＱＰＷＢＬはローレベルを供給され、ゾーンＺ３～Ｚ０のビット線ＱＰＷＢＬに接続されたセンスアンプユニットＳＡＵのノードＩＮＶはハイレベルの電圧を供給され、ゾーンＺ３のビット線ＱＰＷＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［３］を供給され、ゾーンＺ２のビット線ＱＰＷＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［２］を供給され、ゾーンＺ１のビット線ＱＰＷＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［１］を供給され、ゾーンＺ０のビット線ＱＰＷＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［０］を供給される。また、ビット線ＩｎｈｉｂｉｔＢＬに関連する各ノードに供給される電圧と同様に、ゾーンＺ３～Ｚ０のビット線ＰｒｏｇｒａｍＢＬはローレベルを供給され、ゾーンＺ３～Ｚ０のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＩＮＶはハイレベルの電圧を供給され、ゾーンＺ３のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［３］を供給され、ゾーンＺ２のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［２］を供給され、ゾーンＺ１のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［１］を供給され、ゾーンＺ０のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［０］を供給される。
次に、第１動作期間の時刻ｔ０２から時刻ｔ０３において、各信号線及び各ノードに供給される電圧等を説明する。
図２０に示すように、制御信号ＢＬＣは電圧ＶＴＨを供給される。セレクトゲート線ＳＧＤは電圧ＶＳＧＨ＿ＰＣＨを供給される。このとき、ＮＡＮＤストリング５０ｏ、５０ｅ（図１２）に含まれる選択トランジスタＳＴ１（図１２）は、電圧ＶＳＧＨ＿ＰＣＨと電圧ＶＴＨとの電圧差に基づき、オフされる。
図２１又は図２２に示されるゾーンＺ３～Ｚ０のビット線ＩｎｈｉｂｉｔＢＬ、ゾーンＺ３～Ｚ０のビット線ＩｎｈｉｂｉｔＢＬに接続されたセンスアンプユニットＳＡＵのノードＩＮＶ、及びゾーンＺ３～ゾーンＺ０のビット線ＩｎｈｉｂｉｔＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭのそれぞれに供給される電圧を、図２３のセンスアンプユニットＳＡＵの概略的な回路図を用いて説明する。
ラッチ回路ＳＤＬのノードＩＮＶは、“０”（ローレベル（Ｌｏｗ Ｌｅｖｅｌ）の電圧）を保持し、ラッチ回路ＳＤＬのノードＬＡＴは、“１”（ハイレベル（Ｈｉｇｈ Ｌｅｖｅｌ）の電圧）を保持している。よって、ノードＩＮＶに接続されたトランジスタ１２０はオンされ、ノードＩＮＶに接続されたトランジスタ１２４はオフされている。図示は省略されるが、制御信号ＢＬＸはハイレベルの電圧を供給され、トランジスタ１２１はオンされている。制御信号ＢＬＣは電圧ＶＴＨを供給され、トランジスタ１２２はオンされている。よって、ノードＳＣＯＭは、電圧ＶＤＤ又は電圧ＶＨＳＡを供給され、ビット線ＢＬは電圧ＶＤＤ又は電圧ＶＨＳＡを供給される。電圧ＶＤＤ又は電圧ＶＨＳＡは電圧ＶＴＨより小さい。（電圧ＶＴＨは電圧ＶＤＤ又は電圧ＶＨＳＡよりトランジスタ１２２の閾値電圧Ｖｔｈｂｌｃ以上大きい。）
よって、図２１又は図２２に示す第１動作期間の時刻ｔ０２から時刻ｔ０３では、ゾーンＺ３～Ｚ０のビット線ＩｎｈｉｂｉｔＢＬはローレベルの電圧から電圧ＶＨＳＡを供給され、ゾーンＺ３～Ｚ０のビット線ＩｎｈｉｂｉｔＢＬに接続されたセンスアンプユニットＳＡＵのノードＩＮＶはハイレベルの電圧からローレベルの電圧を供給され、ゾーンＺ３～Ｚ０のビット線ＩｎｈｉｂｉｔＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＶＨＳＡを供給される。
また、図２１又は図２２に示す第１動作期間の時刻ｔ０２から時刻ｔ０３では、ゾーンＺ３のビット線ＱＰＷＢＬは電圧ＳＲＣＧＮＤ［３］を供給され、ゾーンＺ２のビット線ＱＰＷＢＬは電圧ＳＲＣＧＮＤ［２］を供給され、ゾーンＺ１のビット線ＱＰＷＢＬは電圧ＳＲＣＧＮＤ［１］を供給され、ゾーンＺ０のビット線ＱＰＷＢＬは電圧ＳＲＣＧＮＤ［０］を供給され、ゾーンＺ３～Ｚ０のビット線ＱＰＷＢＬに接続されたセンスアンプユニットＳＡＵのノードＩＮＶはハイレベルの電圧を供給され、ゾーンＺ３のビット線ＱＰＷＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［３］を供給され、ゾーンＺ２のビット線ＱＰＷＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［２］を供給され、ゾーンＺ１のビット線ＱＰＷＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［１］を供給され、ゾーンＺ０のビット線ＱＰＷＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［０］を供給される。また、ビット線ＱＰＷＢＬに関連する各ノードに供給される電圧と同様に、ゾーンＺ３のビット線ＰｒｏｇｒａｍＢＬは電圧ＳＲＣＧＮＤ［３］を供給され、ゾーンＺ２のビット線ＰｒｏｇｒａｍＢＬは電圧ＳＲＣＧＮＤ［２］を供給され、ゾーンＺ１のビット線ＰｒｏｇｒａｍＢＬは電圧ＳＲＣＧＮＤ［１］を供給され、ゾーンＺ０のビット線ＰｒｏｇｒａｍＢＬは電圧ＳＲＣＧＮＤ［０］を供給され、ゾーンＺ３～Ｚ０のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＩＮＶはハイレベルの電圧を供給され、ゾーンＺ３のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［３］を供給され、ゾーンＺ２のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［２］を供給され、ゾーンＺ１のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［１］を供給され、ゾーンＺ０のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［０］を供給される。
次に、第１動作期間の時刻ｔ０３から時刻ｔ１０において、各信号線及び各ノードに供給される電圧等を説明する。
図２０に示すように、制御信号ＢＬＣは電圧ＶＴＨからローレベルの電圧を供給される。セレクトゲート線ＳＧＤは電圧ＶＳＧＨ＿ＰＣＨからローレベルの電圧を供給される。
図２１又は図２２に示す第１動作期間の時刻ｔ０３から時刻ｔ１０では、ゾーンＺ３～Ｚ０のビット線ＩｎｈｉｂｉｔＢＬはフローティング状態で電圧ＶＨＳＡが保たれ、ゾーンＺ３～Ｚ０のビット線ＩｎｈｉｂｉｔＢＬに接続されたセンスアンプユニットＳＡＵのノードＩＮＶはローレベルの電圧を供給され、ゾーンＺ３～Ｚ０のビット線ＩｎｈｉｂｉｔＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＶＨＳＡを供給される。また、ゾーンＺ３のビット線ＱＰＷＢＬは電圧ＳＲＣＧＮＤ［３］を供給され、ゾーンＺ２のビット線ＱＰＷＢＬは電圧ＳＲＣＧＮＤ［２］を供給され、ゾーンＺ１のビット線ＱＰＷＢＬは電圧ＳＲＣＧＮＤ［１］を供給され、ゾーンＺ０のビット線ＱＰＷＢＬは電圧ＳＲＣＧＮＤ［０］を供給され、ゾーンＺ３～Ｚ０のビット線ＱＰＷＢＬに接続されたセンスアンプユニットＳＡＵのノードＩＮＶはハイレベルの電圧を供給され、ゾーンＺ３のビット線ＱＰＷＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［３］を供給され、ゾーンＺ２のビット線ＱＰＷＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［２］を供給され、ゾーンＺ１のビット線ＱＰＷＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［１］を供給され、ゾーンＺ０のビット線ＱＰＷＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［０］を供給される。さらに、ゾーンＺ３のビット線ＰｒｏｇｒａｍＢＬは電圧ＳＲＣＧＮＤ［３］を供給され、ゾーンＺ２のビット線ＰｒｏｇｒａｍＢＬは電圧ＳＲＣＧＮＤ［２］を供給され、ゾーンＺ１のビット線ＰｒｏｇｒａｍＢＬは電圧ＳＲＣＧＮＤ［１］を供給され、ゾーンＺ０のビット線ＰｒｏｇｒａｍＢＬは電圧ＳＲＣＧＮＤ［０］を供給され、ゾーンＺ３～Ｚ０のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＩＮＶはハイレベルの電圧を供給され、ゾーンＺ３のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［３］を供給され、ゾーンＺ２のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［２］を供給され、ゾーンＺ１のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［１］を供給され、ゾーンＺ０のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［０］を供給される。
第１動作期間の時刻ｔ０３から時刻ｔ１０と同様に、第１動作期間に続く第２動作期間及び第３動作期間の時刻ｔ１０から時刻ｔ２５では、ゾーンＺ３～Ｚ０のビット線ＩｎｈｉｂｉｔＢＬはフローティング状態で電圧ＶＨＳＡが保たれ、、ゾーンＺ３～Ｚ０のビット線ＩｎｈｉｂｉｔＢＬに接続されたセンスアンプユニットＳＡＵのノードＩＮＶはローレベルの電圧を供給され、ゾーンＺ３～Ｚ０のビット線ＩｎｈｉｂｉｔＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＶＨＳＡを供給される。よって、以降の＜１－９－３－２．第２動作期間の一例＞及び＜１－９－３－３．第３動作期間の一例＞で説明される第２動作期間及び第３動作期間では、ゾーンＺ３～Ｚ０のビット線ＩｎｈｉｂｉｔＢＬ、ゾーンＺ３～Ｚ０のビット線ＩｎｈｉｂｉｔＢＬに接続されたセンスアンプユニットＳＡＵのノードＩＮＶ、及びゾーンＺ３～Ｚ０のビット線ＩｎｈｉｂｉｔＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭに供給される電圧の説明は省略される場合がある。
＜１－９－３－２．第２動作期間の一例＞
主に、図２０～図２５を用いて、第２動作期間の全期間（時刻ｔ１０から時刻ｔ２０）において、各信号線及び各ノードに供給される電圧等が説明される。第１実施形態に係るプログラム動作では、第１動作に続けて、シーケンサ２４を用いて、ＮＡＮＤストリング５０ｏ、５０ｅに含まれるメモリセルトランジスタＭＴに対する第２動作期間における第２動作が実行される。第２動作期間は、ビット線ＱＰＷＢＬに電圧を設定する期間（ＱＰＷＢＬ電圧設定期間）である。
図２１又は図２２に示す第２動作期間の全期間（時刻ｔ１０から時刻ｔ２０）では、時刻ｔ０３から時刻ｔ１０と同様に、ゾーンＺ３のビット線ＰｒｏｇｒａｍＢＬは電圧ＳＲＣＧＮＤ［３］を供給され、ゾーンＺ２のビット線ＰｒｏｇｒａｍＢＬは電圧ＳＲＣＧＮＤ［２］を供給され、ゾーンＺ１のビット線ＰｒｏｇｒａｍＢＬは電圧ＳＲＣＧＮＤ［１］を供給され、ゾーンＺ０のビット線ＰｒｏｇｒａｍＢＬは電圧ＳＲＣＧＮＤ［０］を供給され、ゾーンＺ３～Ｚ０のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＩＮＶはハイレベルの電圧を供給され、ゾーンＺ３のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［３］を供給され、ゾーンＺ２のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［２］を供給され、ゾーンＺ１のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［１］を供給され、ゾーンＺ０のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［０］を供給される。
第２動作期間の時刻ｔ１０から時刻ｔ１２において、各信号線及び各ノードに供給される電圧等を説明する。
図２０に示すように、制御信号ＢＬＣはローレベルの電圧を供給される。セレクトゲート線ＳＧＤは、時刻ｔ１０から時刻ｔ１１において、ローレベルの電圧を供給され、時刻ｔ１１から時刻ｔ１２において、ローレベルの電圧から電圧ＶＳＧＤを供給される。電圧ＶＳＧは、電圧ＶＱＰＷより選択トランジスタＳＴ１の閾値電圧分大きく、電圧ＶＨＳＡより小さい。
図２１又は図２２に示す第２動作期間の時刻ｔ１０から時刻ｔ１２では、時刻ｔ０３から時刻ｔ１０と同様に、ゾーンＺ３のビット線ＱＰＷＢＬは電圧ＳＲＣＧＮＤ［３］を供給され、ゾーンＺ２のビット線ＱＰＷＢＬは電圧ＳＲＣＧＮＤ［２］を供給され、ゾーンＺ１のビット線ＱＰＷＢＬは電圧ＳＲＣＧＮＤ［１］を供給され、ゾーンＺ０のビット線ＱＰＷＢＬは電圧ＳＲＣＧＮＤ［０］を供給され、ゾーンＺ３～Ｚ０のビット線ＱＰＷＢＬに接続されたセンスアンプユニットＳＡＵのノードＩＮＶはハイレベルの電圧を供給され、ゾーンＺ３のビット線ＱＰＷＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［３］を供給され、ゾーンＺ２のビット線ＱＰＷＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［２］を供給され、ゾーンＺ１のビット線ＱＰＷＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［１］を供給され、ゾーンＺ０のビット線ＱＰＷＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［０］を供給される。
次に、第２動作期間の時刻ｔ１２から時刻ｔ１３において、各信号線及び各ノードに供給される電圧等を説明する。セレクトゲート線ＳＧＤは、電圧ＶＳＧＤを保持する。
図２１又は図２２に示されるゾーンＺ３～Ｚ０のビット線ＱＰＷＢＬ、ゾーンＺ３～Ｚ０のビット線ＱＰＷＢＬに接続されたセンスアンプユニットＳＡＵのノードＩＮＶ、及びゾーンＺ３～ゾーンＺ０のビット線ＱＰＷＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭのそれぞれに供給される電圧を、図２４のセンスアンプユニットＳＡＵの概略的な回路図を用いて説明する。
ラッチ回路ＳＤＬのノードＩＮＶは、“０”（ローレベル（Ｌｏｗ Ｌｅｖｅｌ）の電圧）を保持し、ラッチ回路ＳＤＬのノードＬＡＴは、“１”（ハイレベル（Ｈｉｇｈ Ｌｅｖｅｌ）の電圧）を保持している。よって、ノードＩＮＶに接続されたトランジスタ１２０はオンされ、ノードＩＮＶに接続されたトランジスタ１２４はオフされている。図示は省略されるが、制御信号ＢＬＸはハイレベルの電圧を供給され、トランジスタ１２１はオンされている。制御信号ＢＬＣは電圧ＶＢＬＣ＿ＱＰＷを供給され、トランジスタ１２２はオンされている。よって、ノードＳＣＯＭは、例えば、電圧ＶＨＳＡを供給される。電圧ＶＢＬＣ＿ＱＰＷは電圧ＶＨＳＡより小さいため、ビット線ＢＬは電圧ＶＢＬＣ＿ＱＰＷ－Ｖｔｈｂｌｃを供給される。電圧ＶＢＬＣ＿ＱＰＷ－Ｖｔｈｂｌｃは、電圧ＶＢＬＣ＿ＱＰＷよりトランジスタ１２２の閾値電圧Ｖｔｈｂｌｃ分小さい電圧である。
よって、図２１又は図２２に示す第２動作期間の時刻ｔ１２から時刻ｔ１３では、ゾーンＺ３のビット線ＱＰＷＢＬは電圧ＳＲＣＧＮＤ［３］から電圧ＶＱＰＷ（＝ＶＢＬＣ＿ＱＰＷ－Ｖｔｈｂｌｃ）を供給され、ゾーンＺ２のビット線ＱＰＷＢＬは電圧ＳＲＣＧＮＤ［２］から電圧ＶＱＰＷを供給され、ゾーンＺ１のビット線ＱＰＷＢＬは電圧ＳＲＣＧＮＤ［１］から電圧ＶＱＰＷを供給され、ゾーンＺ０のビット線ＱＰＷＢＬは電圧ＳＲＣＧＮＤ［０］から電圧ＶＱＰＷを供給され、ゾーンＺ３～Ｚ０のビット線ＱＰＷＢＬに接続されたセンスアンプユニットＳＡＵのノードＩＮＶはハイレベルの電圧からローレベルの電圧を供給され、ゾーンＺ３のビット線ＱＰＷＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［３］から電圧ＶＨＳＡを供給され、ゾーンＺ２のビット線ＱＰＷＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［２］から電圧ＶＨＳＡを供給され、ゾーンＺ１のビット線ＱＰＷＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［１］から電圧ＶＨＳＡを供給され、ゾーンＺ０のビット線ＱＰＷＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［０］から電圧ＶＨＳＡを供給される。
よって、時刻ｔ１３では、セレクトゲート線ＳＧＤは電圧ＶＳＧＤを供給され、ゾーンＺ３～Ｚ０のビット線ＱＰＷＢＬは電圧ＶＱＰＷを供給される。このとき、ＮＡＮＤストリング５０ｏ、５０ｅ（図１２）に含まれる選択トランジスタＳＴ１（図１２）は、電圧ＶＳＧＤと電圧ＶＱＰＷとの電圧差に基づき、オンされる。すなわち、ビット線ＱＰＷＢＬに電気的に接続されたメモリセルトランジスタＭＴのチャネルの部分には、電流が流れる。
次に、第２動作期間の時刻ｔ１３から時刻ｔ２０において、各信号線及び各ノードに供給される電圧等を説明する。図２０に示すように、制御信号ＢＬＣは電圧ＶＢＬＣ＿ＱＰＷを保持する。セレクトゲート線ＳＧＤは電圧ＶＳＧＤを保持する。図２１又は図２２に示す時刻ｔ１２から時刻ｔ１３と同様に、ゾーンＺ３～Ｚ０のビット線ＱＰＷＢＬは電圧ＶＱＰＷを供給され、ゾーンＺ３～Ｚ０のビット線ＱＰＷＢＬに接続されたセンスアンプユニットＳＡＵのノードＩＮＶはローレベルの電圧を供給され、ゾーンＺ３～Ｚ０のビット線ＱＰＷＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＶＨＳＡを供給される。
第２動作期間の時刻ｔ１３から時刻ｔ２０と同様に、第２動作期間に続く第３動作期間の時刻ｔ２０から時刻ｔ２５では、ゾーンＺ３～Ｚ０のビット線ＱＰＷＢＬは電圧ＶＱＰＷを供給され、ゾーンＺ３～Ｚ０のビット線ＱＰＷＢＬに接続されたセンスアンプユニットＳＡＵのノードＩＮＶはローレベルの電圧を供給され、ゾーンＺ３～Ｚ０のビット線ＱＰＷＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＶＨＳＡを供給される。よって、以降の＜１－９－３－３．第３動作期間の一例＞で説明される第３動作期間では、ゾーンＺ３～Ｚ０のビット線ＱＰＷＢＬ、ゾーンＺ３～Ｚ０のビット線ＱＰＷＢＬに接続されたセンスアンプユニットＳＡＵのノードＩＮＶ、及びゾーンＺ３～Ｚ０のビット線ＱＰＷＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭに供給される電圧の説明は省略される場合がある。
＜１－９－３－３．第３動作期間の一例＞
主に、図２０～図２５を用いて、第３動作期間の全期間（時刻ｔ２０から時刻ｔ２５）において、各信号線及び各ノードに供給される電圧等が説明される。第１実施形態に係るプログラム動作では、第２動作に続けて、シーケンサ２４を用いて、ＮＡＮＤストリング５０ｏ、５０ｅに含まれるメモリセルトランジスタＭＴに対する第３動作期間における第３動作が実行される。第３動作期間は、ビット線ＰｒｏｇｒａｍＢＬに電圧を設定する期間（ＰｒｏｇｒａｍＢＬ電圧設定期間）である。
第３動作期間の時刻ｔ２０から時刻ｔ２２において、各信号線及び各ノードに供給される電圧等を説明する。
図２０に示すように、制御信号ＢＬＣは電圧ＶＢＬＣ＿ＱＰＷを保持する。セレクトゲート線ＳＧＤは電圧ＶＳＧＤを保持する。電圧ＶＳＧは、電圧ＳＲＣＧＮＤ０より選択トランジスタＳＴ１の閾値電圧分大きい。
図２１又は図２２に示す第３動作期間の時刻ｔ２０から時刻ｔ２２では、時刻ｔ０３から時刻ｔ１０と同様に、ゾーンＺ３～Ｚ０のビット線ＰｒｏｇｒａｍＢＬはローレベルを供給され、ゾーンＺ３～Ｚ０のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＩＮＶはハイレベルの電圧を供給され、ゾーンＺ３のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［３］を供給され、ゾーンＺ２のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［２］を供給され、ゾーンＺ１のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［１］を供給され、ゾーンＺ０のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［０］を供給される。
次に、第２動作期間の時刻ｔ２２から時刻ｔ２５において、各信号線及び各ノードに供給される電圧等を説明する。セレクトゲート線ＳＧＤは、電圧ＶＳＧＤを保持する。
図２１又は図２２に示されるゾーンＺ３～Ｚ０のビット線ＰｒｏｇｒａｍＢＬ、ゾーンＺ３～Ｚ０のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＩＮＶ、及びゾーンＺ３～ゾーンＺ０のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭのそれぞれに供給される電圧を、図２５のセンスアンプユニットＳＡＵの概略的な回路図を用いて説明する。なお、図２５に示す制御信号ＢＬＣは電圧ＶＴＨを供給されている例を示すが、第３動作期間の時刻ｔ２２から時刻ｔ２５の説明では、制御信号ＢＬＣは電圧ＶＢＬ＿ＱＰＷの電圧を保持し、制御信号ＢＬＣに接続されたトランジスタ１２２はオンされているものとする。
ラッチ回路ＳＤＬのノードＩＮＶは、“１”（ハイレベル（Ｈｉｇｈ Ｌｅｖｅｌ）の電圧）を保持し、ラッチ回路ＳＤＬのノードＬＡＴは、“０”（ローレベル（Ｌｏｗ Ｌｅｖｅｌ）の電圧）を保持している。よって、ノードＩＮＶに接続されたトランジスタ１２０はオフ（ＯＦＦ）され、ノードＩＮＶに接続されたトランジスタ１２４はオン（ＯＮ）されている。制御信号ＢＬＣはローレベルの電圧を供給されトランジスタ１２２はオフされている。よって、ビット線ＢＬは、ノードＳＣＯＭを介して、ノードＳＲＣから、例えば、電圧ＳＲＣＧＮＤ［ｍ：０］を供給される。本開示の半導体記憶装置１では、電圧ＳＲＣＧＮＤ［ｍ：０］は、電圧ＳＲＣＧＮＤ［０］、電圧ＳＲＣＧＮＤ［１］、電圧ＳＲＣＧＮＤ［２］、電圧ＳＲＣＧＮＤ［３］である。
よって、図２１又は図２２に示す第３動作期間の時刻ｔ２２から時刻ｔ２５では、ゾーンＺ３のビット線ＰｒｏｇｒａｍＢＬはローレベルから電圧ＳＲＣＧＮＤ［３］を供給され、ゾーンＺ２のビット線ＰｒｏｇｒａｍＢＬはローレベルから電圧ＳＲＣＧＮＤ［２］を供給され、ゾーンＺ１のビット線ＰｒｏｇｒａｍＢＬはローレベルから電圧ＳＲＣＧＮＤ［１］を供給され、ゾーンＺ０のビット線ＰｒｏｇｒａｍＢＬはローレベルから電圧ＳＲＣＧＮＤ［０］を供給され、ゾーンＺ３～Ｚ０のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＩＮＶはハイレベルの電圧を供給され、ゾーンＺ３のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［３］を供給され、ゾーンＺ２のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［２］を供給され、ゾーンＺ１のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［１］を供給され、ゾーンＺ０のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［０］を供給される。
また、図２０に示す第３動作期間の時刻ｔ２２から時刻ｔ２５では、選択ワード線ＳＥＬ－ＷＬは、ローレベルの電圧から電圧ＶＰＡＳＳを供給されたのち、電圧ＶＰＧＭを供給される。その後、選択ワード線ＳＥＬ－ＷＬは、電圧ＶＰＧＭから電圧ＶＰＡＳＳへと降圧される。非選択ワード線ＵＳＥＬ－ＷＬは、ローレベルの電圧から電圧ＶＰＡＳＳを供給される。
例えば、ゾーンＺ３に着目すると、ゾーンＺ３のビット線ＰｒｏｇｒａｍＢＬに接続されたメモリセルトランジスタＭＴのチャネルは電圧ＳＲＣＧＮＤ［３］を供給される。ゾーンＺ３のビット線ＰｒｏｇｒａｍＢＬに接続されたメモリセルトランジスタＭＴにおいて、選択ワード線ＳＥＬ－ＷＬが接続されたメモリセルトランジスタＭＴのゲート電極には電圧ＶＰＧＭが供給されている。その結果、ゲート電極とチャネルとの間には、電圧ＶＰＧＭ－電圧ＳＲＣＧＮＤ［３］が供給される。よって、ゾーンＺ３のビット線ＰｒｏｇｒａｍＢＬにおいて、選択ワード線ＳＥＬ－ＷＬに接続されたメモリセルトランジスタＭＴは、閾値電圧を上昇される。
ゾーンＺ３と同様に、ゾーンＺ２のビット線ＰｒｏｇｒａｍＢＬに接続されたメモリセルトランジスタＭＴのゲート電極とチャネルとの間には、電圧ＶＰＧＭ－電圧ＳＲＣＧＮＤ［２］が供給され、ゾーンＺ１のビット線ＰｒｏｇｒａｍＢＬに接続されたメモリセルトランジスタＭＴのゲート電極とチャネルとの間には、電圧ＶＰＧＭ－電圧ＳＲＣＧＮＤ［１］が供給され、ゾーンＺ０のビット線ＰｒｏｇｒａｍＢＬに接続されたメモリセルトランジスタＭＴのゲート電極とチャネルとの間には、電圧ＶＰＧＭ－電圧ＳＲＣＧＮＤ［０］が供給される。よって、ゾーンＺ２～ゾーン０のビット線ＰｒｏｇｒａｍＢＬにおいて、選択ワード線ＳＥＬ－ＷＬに接続されたメモリセルトランジスタＭＴは、閾値電圧を上昇される。
第３動作期間の時刻ｔ２５以降において、各信号線及び各ノードに供給される電圧等を説明する。セレクトゲート線ＳＧＤ、選択ワード線ＳＥＬ－ＷＬ、非選択ワード線ＵＳＥＬ－ＷＬ、制御信号ＢＬＣはローレベルの電圧を供給される。ゾーンＺ３のビット線ＰｒｏｇｒａｍＢＬは電圧ＳＲＣＧＮＤ［３］を供給され、ゾーンＺ２のビット線ＰｒｏｇｒａｍＢＬは電圧ＳＲＣＧＮＤ［２］を供給され、ゾーンＺ１のビット線ＰｒｏｇｒａｍＢＬは電圧ＳＲＣＧＮＤ［１］を供給され、ゾーンＺ０のビット線ＰｒｏｇｒａｍＢＬは電圧ＳＲＣＧＮＤ［０］を供給され、ゾーンＺ３～Ｚ０のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＩＮＶはハイレベルの電圧からローレベルの電圧を供給され、ゾーンＺ３のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［３］を供給され、ゾーンＺ２のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［２］を供給され、ゾーンＺ１のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［１］を供給され、ゾーンＺ０のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＳＲＣＧＮＤ［０］を供給される。
以上説明したように、第３動作期間が終了する。第３動作期間では、ワード線ＷＬにはプログラム電圧ＶＰＧＭが供給されるが、ビット線ＰｒｏｇｒａｍＢＬからメモリセルトランジスタＭＴのチャネルには、リプレイスホールＳＴＨからの距離に応じて、電圧ＶＳＳよりも大きな電圧が供給される。その結果、リプレイスホールＳＴＨからの距離に応じたゾーンごとに、実効的なプログラム電圧ＶＰＧＭを弱くすることができるため、ゾーンごとにメモリセルトランジスタＭＴの絶縁層の厚さに適した電圧を用いて、各ゾーンのメモリセルトランジスタＭＴに閾値電圧を記憶することができる。
＜１－１０．センスアンプ及びドライバセットの構成の第１変形例＞
図２６及び図２７を用いて、第１実施形態に係る半導体記憶装置１に含まれるセンスアンプモジュール７０及びドライバセット２８の構成の第１変形例を説明する。図２６は、第１実施形態に係る半導体記憶装置１に含まれるセンスアンプモジュール７０の構成の第１変形例を示すブロック図であり、センスアンプモジュール７０に含まれるセンスアンプグループ１００Ａ～１００Ｄ内の複数のセンスアンプユニットＳＡＵ０～ＳＡＵ１５と、複数のビット線ＢＬ０－Ｚ０～ＢＬ１５－Ｚ３との接続を説明するための図である。図２７は、第１実施形態に係る半導体記憶装置１に含まれるドライバセット２８の構成の第１変形例を示すブロック図であり、ドライバセット２８と複数のセンスアンプグループ１００Ａ～１００Ｄとの接続を説明するための図である。第１実施形態に係るセンスアンプモジュール７０及びドライバセット２８の構成の第１変形例は図２６及び図２７に示す構成に限定されない。図２６及び図２７の説明において、図１～図２５と同一、または又は類似する構成の説明は省略されることがある。
図２６に示される第１変形例の構成では、図１６及び図１７に示すセンスアンプモジュール７０及びドライバセット２８の構成と比較して、複数のセンスアンプグループ１００Ａ～１００Ｄがビット線ＢＬの延伸方向（Ｙ方向）に配置される点が異なる。図２６に示される第１変形例の構成では、それ以外の点は、図１６及び図１７に示されるセンスアンプモジュール７０及びドライバセット２８の構成と同様であるため、ここでは、主に異なる点を説明する。
例えば、第１変形例では、Ｙ方向の実線で示される配線９０を用いて、ゾーンＺ０に含まれるビット線ＢＬ０－Ｚ０～ＢＬ１５－Ｚ０のそれぞれは、センスアンプユニットＳＡＵ０～ＳＡＵ１５のうち、対応するセンスアンプユニットＳＡＵに１対１で電気的に接続される。例えば、ビット線ＢＬ０－Ｚ０はＹ方向の実線で示される配線９０を用いてセンスアンプユニットＳＡＵ０に電気的に接続され、ビット線ＢＬ７－Ｚ０はＹ方向の実線で示される配線９０を用いてセンスアンプユニットＳＡＵ７に電気的に接続される。
センスアンプグループ１００Ａと同様に、センスアンプグループ１００Ｂ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５のそれぞれは、Ｙ方向の実線で示される配線９０を用いて、ゾーンＺ１に含まれるビット線ＢＬ０－Ｚ１～ＢＬ１５－Ｚ１に１対１で電気的に接続され、センスアンプグループ１００Ｃ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５のそれぞれは、Ｙ方向の実線で示される配線９０を用いて、ゾーンＺ２に含まれるビット線ＢＬ０－Ｚ２～ＢＬ１５－Ｚ２に１対１で電気的に接続され、センスアンプグループ１００Ｄ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５のそれぞれは、Ｙ方向の実線で示される配線９０を用いて、ゾーンＺ３に含まれるビット線ＢＬ０－Ｚ３～ＢＬ１５－Ｚ３に１対１で電気的に接続される。
続いて、図２７を用いて、第１実施形態に係る半導体記憶装置１に含まれるドライバセット２８の構成の第１変形例を説明する。図２７に示される第１変形例の構成では、図１８に示すドライバセット２８の構成と比較して、複数のセンスアンプグループ１００Ａ～１００Ｄがビット線ＢＬの延伸方向（Ｙ方向）に配置される点、及び、複数のセンスアンプグループ１００Ａ～１００Ｄに含まれるセンスアンプユニットＳＡＵ０～ＳＡＵ１５のそれぞれはＹ方向の実線で示される配線８５を介してソースグランド供給線８０～８３のそれぞれに電気的に接続される点が異なる。図２７に示される第１変形例の構成では、それ以外の点は、図１８に示されるセンスアンプモジュール７０及びドライバセット２８の構成と同様であるため、ここでは、主に異なる点を説明する。
図２７に示される形態では、例えば、Ｙ方向の配線８５は、ソースグランド電圧を供給するソースグランド供給線８０～８３のそれぞれに電気的に接続される。Ｙ方向の実線で示される配線８５は、各センスアンプグループ１００に含まれるセンスアンプユニットＳＡＵ０～ＳＡＵ１５のノードＳＲＣに電気的に接続されている。
図１８に示されるソースグランド制御ドライバ２８Ｃと同様に、図２７に示されるソースグランド制御ドライバ２８Ｃは、ソースグランド供給線８０に電圧ＳＲＣＧＮＤ０（ＳＲＣＧＮＤ［０］）を供給し、ソースグランド供給線８１に電圧ＳＲＣＧＮＤ１（ＳＲＣＧＮＤ［１］）を供給し、ソースグランド供給線８２に電圧ＳＲＣＧＮＤ２（ＳＲＣＧＮＤ［２］）を供給し、ソースグランド供給線８３に電圧ＳＲＣＧＮＤ３（ＳＲＣＧＮＤ［３］）を供給する。
センスアンプグループ１００Ａ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５は、Ｙ方向の実線で示される配線８５を介して、電圧ＳＲＣＧＮＤ０（ＳＲＣＧＮＤ［０］）を供給される。センスアンプグループ１００Ｂ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５は、Ｙ方向の実線で示される配線８５を介して、電圧ＳＲＣＧＮＤ１（ＳＲＣＧＮＤ［１］）を供給される。センスアンプグループ１００Ｃ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５は、Ｙ方向の実線で示される配線８５を介して、電圧ＳＲＣＧＮＤ２（ＳＲＣＧＮＤ［２］）を供給される。センスアンプグループ１００Ｄ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５は、Ｙ方向の実線で示される配線８５を介して、電圧ＳＲＣＧＮＤ３（ＳＲＣＧＮＤ［３］）を供給される。
第１実施形態に係る半導体記憶装置１では、図２７に示されるように、複数のセンスアンプグループ１００Ａ～１００Ｄが各ゾーンＺ０～Ｚ３に配置されたビット線ＢＬの延伸方向（Ｙ方向）に平行に配置され、Ｙ方向に平行又は略平行な配線を用いることで、各ゾーンＺ０～Ｚ３に配置されたビット線ＢＬと複数のセンスアンプグループ１００Ａ～１００Ｄ内の複数のセンスアンプユニットＳＡＵ０～ＳＡＵ１５とを電気的に接続することができる。また、複数のセンスアンプグループ１００Ａ～１００Ｄが各ゾーンＺ０～Ｚ３に配置されたビット線ＢＬの延伸方向（Ｙ方向）に平行に配置され、Ｙ方向に平行又は略平行な配線を用いることで、複数のセンスアンプグループ１００Ａ～１００Ｄ内の複数のセンスアンプユニットＳＡＵ０～ＳＡＵ１５と、それぞれ異なるソースグランド電圧を供給するソースグランド供給線８０～８３とを電気的に接続することができる。
＜１－１１．センスアンプ及びドライバセットの構成の第２変形例＞
図２８を用いて、第１実施形態に係る半導体記憶装置１に含まれるセンスアンプモジュール７０及びドライバセット２８の構成の第２変形例を説明する。図２８は、第１実施形態に係る半導体記憶装置１に含まれるドライバセット２８の構成の第２変形例を示すブロック図であり、ドライバセット２８と複数のセンスアンプグループ１００Ａ～１００Ｄとの接続を説明するための図である。第１実施形態に係るドライバセット２８の構成の第２変形例は図２８に示す構成に限定されない。図２８の説明において、図１～図２７と同一、または又は類似する構成の説明は省略されることがある。
図２８に示される第２変形例の構成では、図２７に示す第１変形例の構成と比較して、Ｙ方向の配線８５、Ｘ方向の配線８４、及び、電圧ＳＲＣＧＮＤを供給するソースグランド供給線８０～８３を用いて、複数のセンスアンプグループ１００Ａ～１００Ｄ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５がドライバセット２８と接続される点が異なる。図２８に示される第２変形例の構成では、それ以外の点は、図２７に示される第２変形例の構成と同様であるため、ここでは、主に異なる点を説明する。
例えば、第２変形例では、Ｘ方向の実線で示される配線８４、及びＹ方向の実線で示される配線８５を用いて、ソースグランド供給線８０とセンスアンプグループ１００Ａ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５とが電気的に接続され、ソースグランド供給線８１とセンスアンプグループ１００Ｂ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５とが電気的に接続され、ソースグランド供給線８２とセンスアンプグループ１００Ｃ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５とが電気的に接続され、ソースグランド供給線８３とセンスアンプグループ１００Ｄ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５とが電気的に接続される。
その結果、電圧ＳＲＣＧＮＤ０（ＳＲＣＧＮＤ［０］）が、ソースグランド供給線８０、Ｘ方向の実線で示される配線８４、及びＹ方向の実線で示される配線８５を介して、センスアンプグループ１００Ａ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５に供給され、電圧ＳＲＣＧＮＤ１（ＳＲＣＧＮＤ［１］）が、ソースグランド供給線８１、Ｘ方向の実線で示される配線８４、及びＹ方向の実線で示される配線８５を介して、センスアンプグループ１００Ｂ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５に供給され、電圧ＳＲＣＧＮＤ２（ＳＲＣＧＮＤ［２］）が、ソースグランド供給線８２、Ｘ方向の実線で示される配線８４、及びＹ方向の実線で示される配線８５を介して、センスアンプグループ１００Ｃ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５に供給され、電圧ＳＲＣＧＮＤ３（ＳＲＣＧＮＤ［３］）が、ソースグランド供給線８３、Ｘ方向の実線で示される配線８４、及びＹ方向の実線で示される配線８５を介して、センスアンプグループ１００Ｄ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５に供給される。
第２変形例では、Ｘ方向の実線で示される配線８４、及びＹ方向の実線で示される配線８５を用いて、ソースグランド供給線８０とセンスアンプグループ１００Ａ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５とが電気的に接続することができる。その結果、本開示の半導体記憶装置１では、Ｘ方向の実線で示される配線８４、又はＹ方向の実線で示される配線８５の何れか一方を用いる場合と比較して、配線抵抗及び配線間容量などに伴い発生する信号の遅延を緩和することができる。
＜第２実施形態＞
第２実施形態に係る半導体記憶装置１では、メモリセルセルトランジスタＭＴに供給される実効的なプログラム電圧を調整するため、センスアンプユニットＳＡＵ（図１９）の制御信号ＢＬＣに供給される信号がゾーンＺ３～Ｚ０ごとに制御される点が、第１実施形態に係る半導体記憶装置１と異なる。詳細は後述されるが、センスアンプユニットＳＡＵはビット線ＢＬに電気的に接続されているため、制御信号ＢＬＣに供給される信号がゾーンＺ３～Ｚ０ごとに制御されることによって、ビット線ＢＬに供給される電圧がゾーンＺ３～Ｚ０ごとに制御される。その結果、メモリセルセルトランジスタＭＴに供給される実効的なプログラム電圧を、ゾーンＺ３～Ｚ０ごとに調整することができる。その結果、本開示の半導体記憶装置１を用いることで、メモリセルのプログラムばらつきを抑制することができる。
＜２－１．センスアンプ及びドライバセットの構成の一例＞
図２９を用いて、第２実施形態に係る半導体記憶装置１に含まれるセンスアンプモジュール７０及びドライバセット２８の構成の一例を説明する。図２９は、第２実施形態に係る半導体記憶装置１に含まれるドライバセット２８の構成の一例を示すブロック図であり、ドライバセット２８と複数のセンスアンプグループ１００Ａ～１００Ｄとの接続を説明するための図である。第２実施形態に係るセンスアンプモジュール７０及びドライバセット２８の構成は図２９に示す構成に限定されない。図２９の説明において、図１～図２８と同一、または又は類似する構成の説明は省略されることがある。
図２９に示される第２実施形態に係る半導体記憶装置１に含まれるセンスアンプモジュール７０及びドライバセット２８の構成の一例は、図１８に示される第１実施形態に係る半導体記憶装置１に含まれるセンスアンプモジュール７０及びドライバセット２８の構成の一例と比較して、ドライバセット２８がビット線制御ドライバ２８Ｄを含む点において異なる。図２９に示される第２実施形態に係る半導体記憶装置１に含まれるセンスアンプモジュール７０及びドライバセット２８の構成では、それ以外の点は、図１８に示される第１実施形態に係る半導体記憶装置１に含まれるセンスアンプモジュール７０及びドライバセット２８の構成と同様であるから、ここでは、主に異なる点を説明する。
図２９に示されるドライバセット２８は、ビット線制御ドライバ（ＢＬＣ ｄｒｉｖｅｒ）２８Ｄを含む。ドライバセット２８は、電圧生成回路２７に電気的に接続される。ドライバセット２８は、電圧生成回路２７から電圧、及び制御信号を供給される。
ビット線制御ドライバ２８Ｄは、電圧生成回路２７から供給された電圧、及び制御信号に基づき、例えば、制御信号ＢＬＣ０～ＢＬＣ３を生成する。制御信号ＢＬＣ０は、例えば、電圧ＶＴＨ、電圧ＶＢＬＣ＿ＱＰＷ、及び電圧ＶＢＬＣ＿ｐ０（ＶＢＬＣ＿ｐ［０］）を含む。制御信号ＢＬＣ１は、例えば、電圧ＶＴＨ、電圧ＶＢＬＣ＿ＱＰＷ、及び電圧ＶＢＬＣ＿ｐ１（ＶＢＬＣ＿ｐ［１］）を含む。制御信号ＢＬＣ２は、例えば、電圧ＶＴＨ、電圧ＶＢＬＣ＿ＱＰＷ、及び電圧ＶＢＬＣ＿ｐ２（ＶＢＬＣ＿ｐ［２］）を含む。制御信号ＢＬＣ３は、例えば、電圧ＶＴＨ、電圧ＶＢＬＣ＿ＱＰＷ、及び電圧ＶＢＬＣ＿ｐ３（ＶＢＬＣ＿ｐ［３］）を含む。ビット線制御ドライバ２８Ｄは、ゾーンＺ０～Ｚ３ごとに対応付けられた複数のセンスアンプユニットＳＡＵに、ゾーンＺ０～Ｚ３ごと異なる制御信号ＢＬＣ０～ＢＬＣ３を供給する機能を有する。
図２９に示される形態では、例えば、Ｘ方向の実線で示される配線９４は、制御信号ＢＬＣ０～ＢＬＣ３を供給する信号線９６～９９のそれぞれに電気的に接続される。Ｘ方向の実線で示される配線９４は、各センスアンプグループ１００に含まれるセンスアンプユニットＳＡＵ０～ＳＡＵ１５のノードＳＲＣ制御信号ＢＬＣに電気的に接続されている。信号線９６～９９は、制御信号ＢＬＣ０～ＢＬＣ３を供給されるため、信号線９６は「第１制御信号線」と呼ばれ、信号線９７は「第２制御信号線」と呼ばれ、信号線９８は「第２制御信号線」と呼ばれ、信号線９９は「第３制御信号線」と呼ばれ、制御信号ＢＬＣ０は「第１制御信号」と呼ばれ、制御信号ＢＬＣ１は「第２制御信号」と呼ばれ、制御信号ＢＬＣ２は「第２制御信号」と呼ばれ、制御信号ＢＬＣ３は「第３制御信号」と呼ばれる場合がある。
ビット線制御ドライバ２８Ｄは、信号線９６に制御信号ＢＬＣ０を供給し、信号線９７に制御信号ＢＬＣ１を供給し、信号線９８に制御信号ＢＬＣ２を供給し、信号線９９に制御信号ＢＬＣ３を供給する。
センスアンプグループ１００Ａ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５は、Ｘ方向の実線で示される配線９４を介して、制御信号ＢＬＣ０を供給される。センスアンプグループ１００Ｂ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５は、Ｘ方向の実線で示される配線９４を介して、制御信号ＢＬＣ１を供給される。センスアンプグループ１００Ｃ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５は、Ｘ方向の実線で示される配線９４を介して、制御信号ＢＬＣ２を供給される。センスアンプグループ１００Ｄ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５は、Ｘ方向の実線で示される配線９４を介して、制御信号ＢＬＣ３を供給される。
図２９に示される形態では、ビット線制御ドライバ２８Ｄは４つの制御信号ＢＬＣ０～ＢＬＣ３を生成する例が示されるが、ビット線制御ドライバ２８Ｄによって生成される制御信号は、２つ以上であればよい。ビット線制御ドライバ２８Ｄによって生成される制御信号は、ゾーンの数に基づき決定されればよい。また、第２実施形態に係る半導体記憶装置１では、Ｘ方向の実線で示される配線はＸ方向に平行又は略平行に設けられる配線であり、Ｙ方向の実線で示される配線は、Ｙ方向に平行又は略平行に設けられる配線である。
第２実施形態に係る半導体記憶装置１では、図２９に示されるように、Ｘ方向に平行又は略平行な配線９４を用いて、制御信号ＢＬＣ０～ＢＬＣ３を、同一のセンスアンプグループ１００内に配置されたＳＡＵ０～ＳＡＵ１５に供給することができる。よって、同一のセンスアンプグループ１００内に配置されたＳＡＵ０～ＳＡＵ１５は、同一ゾーンＺ０～Ｚ３に配置されたビット線ＢＬに、制御信号ＢＬＣ０～ＢＬＣ３を供給することができる。
具体的には、センスアンプグループ１００Ａ内に配置されたＳＡＵ０～ＳＡＵ１５は、ゾーンＺ０に配置されたビット線ＢＬ０－Ｚ０～ＢＬ１５－Ｚ０に制御信号ＢＬＣ０を供給し、センスアンプグループ１００Ｂ内に配置されたＳＡＵ０～ＳＡＵ１５は、ゾーンＺ１に配置されたビット線ＢＬ０－Ｚ１～ＢＬ１５－Ｚ１に制御信号ＢＬＣ１を供給し、センスアンプグループ１００Ｃ内に配置されたＳＡＵ０～ＳＡＵ１５は、ゾーンＺ２に配置されたビット線ＢＬ０－Ｚ２～ＢＬ１５－Ｚ２に制御信号ＢＬＣ２を供給し、センスアンプグループ１００Ｄ内に配置されたＳＡＵ０～ＳＡＵ１５は、ゾーンＺ３に配置されたビット線ＢＬ０－Ｚ３～ＢＬ１５－Ｚ３に制御信号ＢＬＣ３を供給することができる。
＜２－２．プログラム動作の一例＞
図３０及び図３１は、第２実施形態に係る半導体記憶装置１のプログラム動作時における、各種信号のタイミングチャートを示す図である。図３２は、第２実施形態に係る半導体記憶装置１のプログラム動作時におけるセンスアンプユニットＳＡＵの動作を説明するための概略的な回路図である。図３０及び図３１に示されるタイミングチャートは、種々な回路構成要素に供給される電圧の時間変化の一例を示す概略的なタイミングチャートである。図３０及び図３１に示すタイミングチャート及び図３２に示されるセンスアンプユニットＳＡＵの動作は一例であって、第２実施形態に係る半導体記憶装置１のタイミングチャート及びセンスアンプユニットＳＡＵの動作は、図３０～図３２に示される例に限定されない。図１～図２９と同一、又は類似する構成の説明は省略されることがある。
第２実施形態のＮＡＮＤストリング５０ｏ、５０ｅ（図１２）において、書き込み対象となるメモリセルトランジスタＭＴ、選択ワード線ＳＥＬ－ＷＬ、非選択ワード線ＵＳＥＬ－ＷＬ、ビット線ＰｒｏｇｒａｍＢＬ、ビット線ＱＰＷＢＬ、及びビット線ＩｎｈｉｂｉｔＢＬの構成及び機能等は、第１実施形態と同様であるため、ここでは説明を省略する場合がある。
第１実施形態と同様に第２実施形態においても、シーケンサ２４（図１）は、電圧生成回路２７（図１）、ロウデコーダ２９（図１）、及びセンスアンプモジュール７０（図１）を制御し、電圧生成回路２７、ロウデコーダ２９、ドライバセット２８、又はセンスアンプモジュール７０は、セレクトゲート線ＳＧＤ（例えば、偶数セレクトゲート線ＳＧ０）、セレクトゲート線ＳＧＳ（例えば、偶数セレクトゲート線ＳＧＳｅ、奇数セレクトゲート線ＳＧＳｏ）、非選択セレクトゲート線ＵＳＥＬ－ＳＧＤ（例えば、奇数セレクトゲート線ＳＧ１）、選択ワード線ＳＥＬ－ＷＬ、非選択ワード線ＵＳＥＬ－ＷＬ、ソース線ＳＬ、制御信号ＢＬＣ、及びセンスアンプユニットＳＡＵのノードＳＲＣに電圧を供給する。
第２実施形態に係る半導体記憶装置１では、制御信号ＢＬＣ０～ＢＬＣ３を用いて、ビット線ＰｒｏｇｒａｍＢＬに電圧ＶＴＨ、電圧ＶＢＬＣ＿ＱＰＷ、電圧ＶＢＬＣ＿ｐ［０］、電圧ＶＢＬＣ＿ｐ［１］、電圧ＶＢＬＣ＿ｐ［２］、又は電圧ＶＢＬＣ＿ｐ［３］を供給される。
第１実施形態と同様に第２実施形態に係る半導体記憶装置１におけるプログラム動作期間は、ビット線ＩｎｈｉｂｉｔＢＬに電圧を設定する期間（第１動作期間）、ビット線ＱＰＷＢＬに電圧を設定する期間（第２動作期間）、及びビット線ＰｒｏｇｒａｍＢＬに電圧を設定する期間（第３動作期間）を含む。
図３０に示されるセレクトゲート線ＳＧＳ、非選択セレクトゲート線ＵＳＥＬ－ＳＧＤ、選択ワード線ＳＥＬ－ＷＬ、非選択ワード線ＵＳＥＬ－ＷＬ、及びソース線ＳＬ、ゾーンＺ３～Ｚ０のビット線ＩｎｈｉｂｉｔＢＬ、ゾーンＺ３～Ｚ０のビット線ＩｎｈｉｂｉｔＢＬに接続されたセンスアンプユニットＳＡＵのノードＩＮＶ、ゾーンＺ３～Ｚ０のビット線ＱＰＷＢＬ、及びゾーンＺ３～Ｚ０のビット線ＱＰＷＢＬに接続されたセンスアンプユニットＳＡＵのノードＩＮＶは、半導体記憶装置１におけるプログラム動作期間の全期間（時刻ｔ００から時刻ｔ２５）において、図２０を用いて説明したものと同様の信号又は電圧を供給されるため、ここでは説明を省略する場合がある。また、図３０に示されるゾーンＺ３～Ｚ０のビット線ＩｎｈｉｂｉｔＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭ、及びゾーンＺ３～Ｚ０のビット線ＱＰＷＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは、図２１に示される同様の信号が電圧ＳＲＣＧＮＤ［０］～電圧ＳＲＣＧＮＤ［３］を供給される期間において、ローレベルの電圧を供給される点が異なる。それ以外の構成及び機能は図２１に示される同様の信号と同様であるため、ここでは説明を省略する場合がある。
また、電圧ＶＢＬＣ＿ｐ３（ＶＢＬＣ＿ｐ［３］）は電圧ＶＢＬＣ＿ｐ２（ＶＢＬＣ＿ｐ［２］）より大きく、電圧ＶＢＬＣ＿ｐ２（ＶＢＬＣ＿ｐ［２］）は電圧ＶＢＬＣ＿ｐ１（ＶＢＬＣ＿ｐ［１］）より大きく、電圧ＶＢＬＣ＿ｐ１（ＶＢＬＣ＿ｐ［１］）は電圧ＶＢＬＣ＿ｐ０（ＶＢＬＣ＿ｐ［０］）より大きい。ビット線制御ドライバ２８Ｄは、ゾーンＺ０～Ｚ３ごとに対応付けられた複数のセンスアンプユニットＳＡＵに、ゾーンＺ０～Ｚ３ごと異なる制御信号ＢＬＣ０～ＢＬＣ３を供給する機能を有する。第２実施形態に係る半導体記憶装置１では、リプレイスホール部ＳＴＨＡＲ１、リプレイスホール部ＳＴＨＡＲ２、又はリプレイスホール部ＳＴＨＡＲ３からの距離は、ゾーンＺ３、ゾーンＺ２、ゾーンＺ１、ゾーンＺ０の順に遠い。よって、リプレイスホール部ＳＴＨＡＲ２、又はリプレイスホール部ＳＴＨＡＲ３からの距離が遠いゾーンに割り当てられているビット線ＢＬほど、小さい電圧ＶＢＬＣ＿ｐが供給される。なお、以下の説明では、センスアンプユニットＳＡＵ０～ＳＡＵ１５をまとめてセンスアンプユニットＳＡＵと呼ぶ場合がある。
＜２－２－１．第１動作期間の一例＞
主に、図３０及び図３１を用いて、第１動作期間の全期間（時刻ｔ００から時刻ｔ１０）において、各信号線及び各ノードに供給される電圧等が説明される。第１実施形態と同様に第２実施形態に係るプログラム動作においても、はじめに、シーケンサ２４を用いて、ＮＡＮＤストリング５０ｏ、５０ｅに含まれるメモリセルトランジスタＭＴに対する第１動作期間における第１動作が実行される。第１動作期間は、ビット線ＩｎｈｉｂｉｔＢＬに電圧を設定する期間（ＩｎｈｉｂｉｔＢＬ電圧設定期間）である。
第１動作期間の時刻ｔ００から時刻ｔ０２において、各信号線及び各ノードに供給される電圧等を説明する。図３０に示すように、制御信号ＢＬＣ３～ＢＬＣ０はローレベルの電圧を供給される。
図３１に示されるゾーンＺ３～Ｚ０のビット線ＰｒｏｇｒａｍＢＬ、ゾーンＺ３～Ｚ０のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＩＮＶ、及びゾーンＺ３～ゾーンＺ０のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭのそれぞれに供給される電圧は、第１実施形態の図２５のセンスアンプユニットＳＡＵの概略的な回路図を用いて説明した内容と同様であるため、ここでは説明を省略する場合がある。
ゾーンＺ３～Ｚ０のビット線ＰｒｏｇｒａｍＢＬはローレベルを供給され、ゾーンＺ３～Ｚ０のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＩＮＶはハイレベルの電圧を供給され、ゾーンＺ３～ゾーンＺ０のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは、ノードＳＲＣから、ローレベルの電圧（例えば、電圧ＶＳＳ）を供給される。
次に、第１動作期間の時刻ｔ０２から時刻ｔ０３において、各信号線及び各ノードに供給される電圧等を説明する。
図３０に示されるように、制御信号ＢＬＣ３～ＢＬＣ０は電圧ＶＴＨを供給される。セレクトゲート線ＳＧＤは電圧ＶＳＧＨ＿ＰＣＨを供給されており、ＮＡＮＤストリング５０ｏ、５０ｅ（図１２）に含まれる選択トランジスタＳＴ１（図１２）は、電圧ＶＳＧＨ＿ＰＣＨと電圧ＶＴＨとの電圧差に基づき、オフされる。
図３１に示されるように、ゾーンＺ３～Ｚ０のビット線ＰｒｏｇｒａｍＢＬはローレベルを供給され、ゾーンＺ３～Ｚ０のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＩＮＶはハイレベルの電圧を供給され、ゾーンＺ３～ゾーンＺ０のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは、ノードＳＲＣから、ローレベルの電圧を供給される。
第１実施形態と同様に、第２実施形態においても、ゾーンＺ３～Ｚ０のビット線ＩｎｈｉｂｉｔＢＬはローレベルの電圧から電圧ＶＨＳＡを供給され、ゾーンＺ３～Ｚ０のビット線ＩｎｈｉｂｉｔＢＬに接続されたセンスアンプユニットＳＡＵのノードＩＮＶはハイレベルの電圧からローレベルの電圧を供給され、ゾーンＺ３～Ｚ０のビット線ＩｎｈｉｂｉｔＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＶＨＳＡを供給される。
次に、第１動作期間の時刻ｔ０３から時刻ｔ１０において、各信号線及び各ノードに供給される電圧等を説明する。
図３０に示すように、制御信号ＢＬＣは電圧ＶＴＨからローレベルの電圧を供給される。セレクトゲート線ＳＧＤは電圧ＶＳＧＨ＿ＰＣＨからローレベルの電圧を供給される。
図３１に示されるように、ゾーンＺ３～Ｚ０のビット線ＰｒｏｇｒａｍＢＬはローレベルを供給され、ゾーンＺ３～Ｚ０のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＩＮＶはハイレベルの電圧を供給され、ゾーンＺ３～ゾーンＺ０のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは、ノードＳＲＣから、ローレベルの電圧を供給される。
第１動作期間の時刻ｔ０３から時刻ｔ１０と同様に、第１動作期間に続く第２動作期間では、ゾーンＺ３～Ｚ０のビット線ＰｒｏｇｒａｍＢＬはローレベルの電圧を供給され、ゾーンＺ３～Ｚ０のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＩＮＶはハイレベルの電圧を供給され、ゾーンＺ３～Ｚ０のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭはローレベルの電圧を供給される。
＜２－２－２．第２動作期間の一例＞
主に、図３０及び図３１を用いて、第２動作期間の全期間（時刻ｔ１０から時刻ｔ２０）において、各信号線及び各ノードに供給される電圧等が説明される。第１実施形態と同様に第２実施形態に係るプログラム動作では、第１動作に続けて、シーケンサ２４を用いて、ＮＡＮＤストリング５０ｏ、５０ｅに含まれるメモリセルトランジスタＭＴに対する第２動作期間における第２動作が実行される。第２動作期間は、ビット線ＱＰＷＢＬに電圧を設定する期間（ＱＰＷＢＬ電圧設定期間）である。
第２動作期間の時刻ｔ１０から時刻ｔ１２において、各信号線及び各ノードに供給される電圧等を説明する。図３０に示すように、制御信号ＢＬＣ３～ＢＬＣ０はローレベルの電圧を供給される。
次に、第２動作期間の時刻ｔ１２から時刻ｔ１３において、各信号線及び各ノードに供給される電圧等を説明する。図３０に示すように、制御信号ＢＬＣ３～ＢＬＣ０は電圧ＶＢＬＣ＿ＱＰＷローレベルの電圧を供給される。第１実施形態と同様に第２実施形態においても、セレクトゲート線ＳＧＤは電圧ＶＳＧＤを供給され，ゾーンＺ３～Ｚ０のビット線ＱＰＷＢＬはローレベルの電圧から電圧ＶＱＰＷを供給される。このとき、ＮＡＮＤストリング５０ｏ、５０ｅ（図１２）に含まれる選択トランジスタＳＴ１（図１２）は、電圧ＶＳＧＤと電圧ＶＱＰＷとの電圧差に基づき、オンされる。すなわち、ビット線ＱＰＷＢＬに電気的に接続されたメモリセルトランジスタＭＴのチャネルの部分には、電流が流れる。
次に、第２動作期間の時刻ｔ１３から時刻ｔ２０において、各信号線及び各ノードに供給される電圧等を説明する。図３０に示すように、制御信号ＢＬＣ３～ＢＬＣ０は電圧ＶＢＬＣ＿ＱＰＷからローレベルの電圧を供給される。セレクトゲート線ＳＧＤは、電圧ＶＳＧＤを保持する。
＜２－２－３．第３動作期間の一例＞
主に、図３０及び図３１を用いて、第３動作期間の全期間（時刻ｔ２０から時刻ｔ２５）において、各信号線及び各ノードに供給される電圧等が説明される。第１実施形態と同様に、第２実施形態に係るプログラム動作では、第２動作に続けて、シーケンサ２４を用いて、ＮＡＮＤストリング５０ｏ、５０ｅに含まれるメモリセルトランジスタＭＴに対する第３動作期間における第３動作が実行される。第３動作期間は、ビット線ＰｒｏｇｒａｍＢＬに電圧を設定する期間（ＰｒｏｇｒａｍＢＬ電圧設定期間）である。
第３動作期間の時刻ｔ２０から時刻ｔ２２において、各信号線及び各ノードに供給される電圧等を説明する。図３０に示すように、制御信号ＢＬＣ３～ＢＬＣ０はローレベルの電圧を供給される。第１実施形態と同様に、第２実施形態においても、セレクトゲート線ＳＧＤは、時刻ｔ２０から時刻ｔ２２において電圧ＶＳＧＤを保持する。電圧ＶＳＧは、電圧ＳＲＣＧＮＤ０より選択トランジスタＳＴ１の閾値電圧分大きい。
図３１に示す第３動作期間の時刻ｔ２０から時刻ｔ２２では、時刻ｔ０３から時刻ｔ１０と同様に、ゾーンＺ３～Ｚ０のビット線ＰｒｏｇｒａｍＢＬはローレベルを供給され、ゾーンＺ３～Ｚ０のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＩＮＶはハイレベルの電圧を供給され、ゾーンＺ３のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭはローレベルを供給される。
次に、第２動作期間の時刻ｔ２２から時刻ｔ２５において、各信号線及び各ノードに供給される電圧等を説明する。図３０に示すように、制御信号ＢＬＣ３は電圧ＶＢＬＣ＿ｐ［３］を供給され、制御信号ＢＬＣ２は電圧ＶＢＬＣ＿ｐ［２］を供給され、制御信号ＢＬＣ１は電圧ＶＢＬＣ＿ｐ［１］を供給され、制御信号ＢＬＣ０は電圧ＶＢＬＣ＿ｐ［０］を供給される。
図３１に示されるゾーンＺ３～Ｚ０のビット線ＰｒｏｇｒａｍＢＬ、ゾーンＺ３～Ｚ０のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＩＮＶ、及びゾーンＺ３～ゾーンＺ０のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭのそれぞれに供給される電圧を、図３２のセンスアンプユニットＳＡＵの概略的な回路図を用いて説明する。
ラッチ回路ＳＤＬのノードＩＮＶは、“０”（ローレベル（Ｌｏｗ Ｌｅｖｅｌ）の電圧）を保持し、ラッチ回路ＳＤＬのノードＬＡＴは、“１”（ハイレベル（Ｈｉｇｈ Ｌｅｖｅｌ）の電圧）を保持している。よって、ノードＩＮＶに接続されたトランジスタ１２０はオンされ、ノードＩＮＶに接続されたトランジスタ１２４はオフされている。図示は省略されるが、制御信号ＢＬＸはハイレベルの電圧を供給され、トランジスタ１２１はオンされている。ゾーンＺ３のビット線ＢＬ０－Ｚ３～ＢＬ１５－Ｚ３に電気的に接続されるセンスアンプユニットＳＡＵ０～ＳＡＵ１５の制御信号ＢＬＣは、電圧ＶＢＬＣ＿ｐ［３］を含む制御信号ＢＬＣ３を供給され、トランジスタ１２２はオンされている。トランジスタ１２２は、ゲートに電圧ＶＢＬＣ＿ｐ［３］を含む制御信号ＢＬＣ３を供給され、ノードＳＣＯＭに電圧ＶＨＳＡを供給され、かつ、オンされているため、トランジスタ１２２の閾値電圧Ｖｔｈｂｌｃ分低い電圧ＶＢＬＣ＿ｐ［３］－Ｖｔｈｂｌｃを生成する。トランジスタ１２２は、ビット線ＢＬ側に圧ＶＢＬＣ＿ｐ［３］－Ｖｔｈｂｌｃを供給する。よって、ゾーンＺ３のビット線ＢＬ０－Ｚ３～ＢＬ１５－Ｚ３は電圧ＶＢＬＣ＿ｐ［３］よりトランジスタ１２２の閾値電圧Ｖｔｈｂｌｃ分低い電圧ＶＢＬＣ＿ｐ［３］－Ｖｔｈｂｌｃを供給される。ゾーンＺ２のビット線ＢＬ０－Ｚ２～ＢＬ１５－Ｚ２に電気的に接続されるセンスアンプユニットＳＡＵ０～ＳＡＵ１５の制御信号ＢＬＣは、電圧ＶＢＬＣ＿ｐ［２］を含む制御信号ＢＬＣ２を供給され、トランジスタ１２２はオンされている。よって、ゾーンＺ３のビット線ＢＬ０－Ｚ３～ＢＬ１５－Ｚ３と同様に、ゾーンＺ２のビット線ＢＬ０－Ｚ２～ＢＬ１５－Ｚ２は電圧ＶＢＬＣ＿ｐ［２］よりトランジスタ１２２の閾値電圧Ｖｔｈｂｌｃ分低い電圧ＶＢＬＣ＿ｐ［２］－Ｖｔｈｂｌｃを供給される。ゾーンＺ１のビット線ＢＬ０－Ｚ１～ＢＬ１５－Ｚ１に電気的に接続されるセンスアンプユニットＳＡＵ０～ＳＡＵ１５の制御信号ＢＬＣは、電圧ＶＢＬＣ＿ｐ［１］を含む制御信号ＢＬＣ１を供給され、トランジスタ１２２はオンされている。よって、ゾーンＺ３のビット線ＢＬ０－Ｚ３～ＢＬ１５－Ｚ３と同様に、ゾーンＺ１のビット線ＢＬ０－Ｚ１～ＢＬ１５－Ｚ１は電圧ＶＢＬＣ＿ｐ［１］よりトランジスタ１２２の閾値電圧Ｖｔｈｂｌｃ分低い電圧ＶＢＬＣ＿ｐ［１］－Ｖｔｈｂｌｃを供給される。ゾーンＺ０のビット線ＢＬ０－Ｚ０～ＢＬ１５－Ｚ０に電気的に接続されるセンスアンプユニットＳＡＵ０～ＳＡＵ１５の制御信号ＢＬＣは、電圧ＶＢＬＣ＿ｐ［０］を含む制御信号ＢＬＣ０を供給され、トランジスタ１２２はオンされている。よって、ゾーンＺ３のビット線ＢＬ０－Ｚ３～ＢＬ１５－Ｚ３と同様に、ゾーンＺ０のビット線ＢＬ０－Ｚ０～ＢＬ１５－Ｚ０は電圧ＶＢＬＣ＿ｐ［０］よりトランジスタ１２２の閾値電圧Ｖｔｈｂｌｃ分低い電圧ＶＢＬＣ＿ｐ［０］－Ｖｔｈｂｌｃを供給される。
よって、図３０又は図３１に示す第３動作期間の時刻ｔ２２から時刻ｔ２５では、ゾーンＺ３のビット線ＰｒｏｇｒａｍＢＬはローレベルから電圧ＶＢＬＣ＿ｐ［３］－Ｖｔｈｂｌｃを供給され、ゾーンＺ２のビット線ＰｒｏｇｒａｍＢＬはローレベルから電圧ＶＢＬＣ＿ｐ［２］－Ｖｔｈｂｌｃを供給され、ゾーンＺ１のビット線ＰｒｏｇｒａｍＢＬはローレベルから電圧ＶＢＬＣ＿ｐ［１］－Ｖｔｈｂｌｃを供給され、ゾーンＺ０のビット線ＰｒｏｇｒａｍＢＬはローレベルから電圧ＶＢＬＣ＿ｐ［０］－Ｖｔｈｂｌｃを供給され、ゾーンＺ３～Ｚ０のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＩＮＶはハイレベルの電圧を供給され、ゾーンＺ３のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＶＨＳＡを供給される。電圧ＶＢＬＣ＿ｐ［３］－Ｖｔｈｂｌｃ、電圧ＶＢＬＣ＿ｐ［２］－Ｖｔｈｂｌｃ、電圧ＶＢＬＣ＿ｐ［１］－Ｖｔｈｂｌｃ、ＶＢＬＣ＿ｐ［０］－Ｖｔｈｂｌｃは、「第１電圧」又は「第２電圧」と呼ばれる場合がある。
また、図３０に示す第３動作期間の時刻ｔ２２から時刻ｔ２５では、選択ワード線ＳＥＬ－ＷＬは、ローレベルの電圧から電圧ＶＰＡＳＳを供給されたのち、電圧ＶＰＧＭを供給される。その後、選択ワード線ＳＥＬ－ＷＬは、電圧ＶＰＧＭから電圧ＶＰＡＳＳへと降圧される。非選択ワード線ＵＳＥＬ－ＷＬは、ローレベルの電圧から電圧ＶＰＡＳＳを供給される。
例えば、ゾーンＺ３に着目すると、ゾーンＺ３のビット線ＰｒｏｇｒａｍＢＬに接続されたメモリセルトランジスタＭＴのチャネルは電圧ＶＢＬＣ＿ｐ［３］－Ｖｔｈｂｌｃを供給される。ゾーンＺ３のビット線ＰｒｏｇｒａｍＢＬに接続されたメモリセルトランジスタＭＴにおいて、選択ワード線ＳＥＬ－ＷＬが接続されたメモリセルトランジスタＭＴのゲート電極には電圧ＶＰＧＭが供給されている。その結果、ゲート電極とチャネルとの間には、電圧ＶＰＧＭ－電圧ＶＢＬＣ＿ｐ［３］－Ｖｔｈｂｌｃが供給される。よって、ゾーンＺ３のビット線ＰｒｏｇｒａｍＢＬにおいて、選択ワード線ＳＥＬ－ＷＬに接続されたメモリセルトランジスタＭＴは、閾値電圧を上昇される。
ゾーンＺ３と同様に、ゾーンＺ２のビット線ＰｒｏｇｒａｍＢＬに接続されたメモリセルトランジスタＭＴのゲート電極とチャネルとの間には、電圧ＶＰＧＭ－電圧ＶＢＬＣ＿ｐ［２］－Ｖｔｈｂｌｃが供給され、ゾーンＺ１のビット線ＰｒｏｇｒａｍＢＬに接続されたメモリセルトランジスタＭＴのゲート電極とチャネルとの間には、電圧ＶＰＧＭ－電圧ＶＢＬＣ＿ｐ［１］－Ｖｔｈｂｌｃが供給され、ゾーンＺ０のビット線ＰｒｏｇｒａｍＢＬに接続されたメモリセルトランジスタＭＴのゲート電極とチャネルとの間には、電圧ＶＰＧＭ－電圧ＶＢＬＣ＿ｐ［０］－Ｖｔｈｂｌｃが供給される。よって、ゾーンＺ２～ゾーン０のビット線ＰｒｏｇｒａｍＢＬにおいて、選択ワード線ＳＥＬ－ＷＬに接続されたメモリセルトランジスタＭＴは、閾値電圧を上昇される。
第３動作期間の時刻ｔ２５以降において、各信号線及び各ノードに供給される電圧等を説明する。制御信号ＢＬＣ３は電圧ＶＢＬＣ＿ｐ［３］からローレベルの電圧を供給され、制御信号ＢＬＣ２は電圧ＶＢＬＣ＿ｐ［２］からローレベルの電圧を供給され、制御信号ＢＬＣ１は電圧ＶＢＬＣ＿ｐ［１］からローレベルの電圧を供給され、ゾーンＺ３のビット線ＰｒｏｇｒａｍＢＬは電圧ＶＢＬＣ＿ｐ［３］－Ｖｔｈｂｌｃを供給され、ゾーンＺ２のビット線ＰｒｏｇｒａｍＢＬは電圧ＶＢＬＣ＿ｐ［２］－Ｖｔｈｂｌｃを供給され、ゾーンＺ１のビット線ＰｒｏｇｒａｍＢＬは電圧ＶＢＬＣ＿ｐ［１］－Ｖｔｈｂｌｃを供給され、ゾーンＺ０のビット線ＰｒｏｇｒａｍＢＬは電圧ＶＢＬＣ＿ｐ［０］－Ｖｔｈｂｌｃを供給される。ゾーンＺ３～Ｚ０のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＩＮＶはローレベルの電圧を供給され、ゾーンＺ３～Ｚ０のビット線ＰｒｏｇｒａｍＢＬに接続されたセンスアンプユニットＳＡＵのノードＳＣＯＭは電圧ＶＨＳＡを供給される。
＜２－３．センスアンプ及びドライバセットの構成の第１変形例＞
図３３を用いて、第２実施形態に係る半導体記憶装置１に含まれるセンスアンプモジュール７０及びドライバセット２８の構成の第１変形例を説明する。図３３は、第２実施形態に係る半導体記憶装置１に含まれるドライバセット２８の構成の第１変形例を示すブロック図であり、ドライバセット２８と複数のセンスアンプグループ１００Ａ～１００Ｄとの接続を説明するための図である。第２実施形態に係るセンスアンプモジュール７０及びドライバセット２８の構成の第１変形例は図３３に示す構成に限定されない。図３３の説明において、図１～図３２と同一、または又は類似する構成の説明は省略されることがある。
図３３に示される第１変形例の構成では、図２９に示すドライバセット２８の構成と比較して、複数のセンスアンプグループ１００Ａ～１００Ｄがビット線ＢＬの延伸方向（Ｙ方向）に配置される点、及び、複数のセンスアンプグループ１００Ａ～１００Ｄに含まれるセンスアンプユニットＳＡＵ０～ＳＡＵ１５のそれぞれはＹ方向の実線で示される配線９５を介して制御信号ＢＬＣ０～ＢＬＣ３を供給する信号線９６～９９のそれぞれに電気的に接続される点が異なる。図３３に示される第１変形例の構成では、それ以外の点は、図２９に示されるセンスアンプモジュール７０及びドライバセット２８の構成と同様であるから、ここでは、主に異なる点を説明する。
図３３に示される形態では、例えば、Ｙ方向の配線９５は、制御信号ＢＬＣ０～ＢＬＣ３を供給する信号線９６～９９のそれぞれに電気的に接続される。Ｙ方向の実線で示される配線９５は、各センスアンプグループ１００に含まれるセンスアンプユニットＳＡＵ０～ＳＡＵ１５の制御信号ＢＬＣに電気的に接続されている。
図２９に示されるビット線制御ドライバ２８Ｄと同様に、図３３に示されるビット線制御ドライバ２８Ｄは、信号線９６に制御信号ＢＬＣ０を供給し、信号線９７に制御信号ＢＬＣ１を供給し、信号線９８に制御信号ＢＬＣ２を供給し、信号線９９に制御信号ＢＬＣ３を供給する。
センスアンプグループ１００Ａ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５は、Ｙ方向の実線で示される配線９５を介して、制御信号ＢＬＣに制御信号ＢＬＣ０を供給される。センスアンプグループ１００Ｂ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５は、Ｙ方向の実線で示される配線９５を介して、制御信号ＢＬＣに制御信号ＢＬＣ１を供給される。センスアンプグループ１００Ｃ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５は、Ｙ方向の実線で示される配線９５を介して、制御信号ＢＬＣに制御信号ＢＬＣ２を供給される。センスアンプグループ１００Ｄ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５は、Ｙ方向の実線で示される配線９５を介して、制御信号ＢＬＣに制御信号ＢＬＣ３を供給される。
第２実施形態に係る半導体記憶装置１では、図３３に示されるように、複数のセンスアンプグループ１００Ａ～１００Ｄが各ゾーンに配置されたビット線ＢＬの延伸方向（Ｙ方向）に平行に配置され、Ｙ方向に平行又は略平行な配線を用いることで、各ゾーンＺ０～Ｚ３に配置されたビット線ＢＬと複数のセンスアンプグループ１００Ａ～１００Ｄ内の複数のセンスアンプユニットＳＡＵ０～ＳＡＵ１５とを電気的に接続することができる。また、複数のセンスアンプグループ１００Ａ～１００Ｄが各ゾーンＺ０～Ｚ３に配置されたビット線ＢＬの延伸方向（Ｙ方向）に平行に配置され、Ｙ方向に平行又は略平行な配線を用いることで、複数のセンスアンプグループ１００Ａ～１００Ｄ内の複数のセンスアンプユニットＳＡＵ０～ＳＡＵ１５と、それぞれ異なる制御信号ＢＬＣ０～ＢＬＣ３を供給する信号線９６～９９とを電気的に接続することができる。
＜２－４．センスアンプ及びドライバセットの構成の第２変形例＞
図３４を用いて、第２実施形態に係る半導体記憶装置１に含まれるセンスアンプモジュール７０及びドライバセット２８の構成の第２変形例を説明する。図３４は、第２実施形態に係る半導体記憶装置１に含まれるドライバセット２８の構成の第２変形例を示すブロック図であり、ドライバセット２８と複数のセンスアンプグループ１００Ａ～１００Ｄとの接続を説明するための図である。第２実施形態に係るドライバセット２８の構成の第２変形例は図３４に示す構成に限定されない。図３４の説明において、図１～図３３と同一、または又は類似する構成の説明は省略されることがある。
図３４に示される第２変形例の構成では、図３３に示す第１変形例の構成と比較して、Ｙ方向の配線９５、Ｘ方向の配線９４、及び、制御信号ＢＬＣ０～ＢＬＣ３を供給する信号線９６～９９を用いて、複数のセンスアンプグループ１００Ａ～１００Ｄ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５がドライバセット２８と接続される点が異なる。図３４に示される第２変形例の構成では、それ以外の点は、図３３に示される第２変形例の構成と同様であるから、ここでは、主に異なる点を説明する。
例えば、図３４に示される第２変形例では、Ｘ方向の実線で示される配線９４、及びＹ方向の実線で示される配線９５を用いて、信号線９６とセンスアンプグループ１００Ａ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５とが電気的に接続され、信号線９７とセンスアンプグループ１００Ｂ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５とが電気的に接続され、信号線９８とセンスアンプグループ１００Ｃ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５とが電気的に接続され、信号線９９とセンスアンプグループ１００Ｄ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５とが電気的に接続される。
その結果、制御信号ＢＬＣ０が、信号線９６、Ｘ方向の実線で示される配線９４、及びＹ方向の実線で示される配線９５を介して、センスアンプグループ１００Ａ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５に供給され、制御信号ＢＬＣ１が、信号線９７、Ｘ方向の実線で示される配線８４、及びＹ方向の実線で示される配線８５を介して、センスアンプグループ１００Ｂ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５に供給され、制御信号ＢＬＣ２が、信号線９８、Ｘ方向の実線で示される配線９４、及びＹ方向の実線で示される配線９５を介して、センスアンプグループ１００Ｃ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５に供給され、制御信号ＢＬＣ３が、信号線９９、Ｘ方向の実線で示される配線９４、及びＹ方向の実線で示される配線９５を介して、センスアンプグループ１００Ｄ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５に供給される。
第２変形例では、Ｘ方向の実線で示される配線９４、及びＹ方向の実線で示される配線９５を用いて、信号線とセンスアンプグループ１００Ａ内のセンスアンプユニットＳＡＵ０～ＳＡＵ１５を電気的に接続することができる。その結果、本開示の半導体記憶装置１では、Ｘ方向の実線で示される配線８４、又はＹ方向の実線で示される配線８５の何れか一方を用いる場合と比較して、配線抵抗及び配線間容量などに伴い発生する信号の遅延を緩和することができる。
＜第３実施形態＞
第３実施形態に係る半導体記憶装置１では、メモリセルセルトランジスタＭＴに供給される実効的なプログラム電圧を調整するため、１つの制御信号ＢＬＣを用いて、制御信号ＢＬＣ３～ＢＬＣ０に対応する信号を時系列に制御される点が、第２実施形態に係る半導体記憶装置１と異なる。
図３５及び図３６は、第３実施形態に係る半導体記憶装置１のプログラム動作時における、各種信号のタイミングチャートを示す図である。図３５及び図３６に示されるタイミングチャートは、種々な回路構成要素に供給される電圧の時間変化の一例を示す概略的なタイミングチャートである。図３５及び図３６に示すタイミングチャートは一例であって、第３実施形態に係る半導体記憶装置１のタイミングチャートは、図３５及び図３６に示される例に限定されない。図１～図３４と同一、又は類似する構成の説明は省略されることがある。
図３５及び図３６に示される第３実施形態に係る半導体記憶装置１のプログラム動作の例は、図３０及び図３１に示される第２実施形態に係る半導体記憶装置１のプログラム動作の例と比較して、１つの制御信号ＢＬＣを用いて、制御信号ＢＬＣ３～ＢＬＣ０に対応する信号を時系列に制御される点が主に異なり、第２動作期間までの動作は同様である。よって、ここでは、図３５及び図３６に示される第３実施形態に係る半導体記憶装置１のプログラム動作の例と、図３０及び図３１に示される第２実施形態に係る半導体記憶装置１のプログラム動作の例とにおいて、異なる点が説明される。
図３０及び図３１に示される第２実施形態に係る半導体記憶装置１のプログラム動作の形態は、４つの制御信号ＢＬＣ３～ＢＬＣ０を用いて、制御信号ＢＬＣ０を用いたゾーンＺ０のビット線ＰｒｏｇｒａｍＢＬの電圧設定と、制御信号ＢＬＣ１を用いたゾーンＺ１のビット線ＰｒｏｇｒａｍＢＬの電圧設定と、制御信号ＢＬＣ２を用いたゾーンＺ２のビット線ＰｒｏｇｒａｍＢＬの電圧設定と、制御信号ＢＬＣ３を用いたゾーンＺ３のビット線ＰｒｏｇｒａｍＢＬの電圧設定とを、第３動作期間において並列に実行する形態である。
一方、図３５及び図３６に示される第３実施形態に係る半導体記憶装置１のプログラム動作の形態は、１つの制御信号ＢＬＣを用いて、第３動作期間において、制御信号ＢＬＣ０を用いる場合に対応するゾーンＺ０のビット線ＰｒｏｇｒａｍＢＬの電圧設定を実行し、第４動作期間において、制御信号ＢＬＣ１を用いる場合に対応するゾーンＺ１のビット線ＰｒｏｇｒａｍＢＬの電圧設定を実行し、第５動作期間において、制御信号ＢＬＣ２を用いる場合に対応するゾーンＺ２のビット線ＰｒｏｇｒａｍＢＬの電圧設定を実行し、第６動作期間において、制御信号ＢＬＣ３を用いる場合に対応するゾーンＺ３のビット線ＰｒｏｇｒａｍＢＬの電圧設定を実行する。すなわち、図３５及び図３６に示される第３実施形態に係る半導体記憶装置１のプログラム動作の形態は、１つの制御信号ＢＬＣを用いて、ゾーンＺ０のビット線ＰｒｏｇｒａｍＢＬの電圧設定と、ゾーンＺ１のビット線ＰｒｏｇｒａｍＢＬの電圧設定と、ゾーンＺ２のビット線ＰｒｏｇｒａｍＢＬの電圧設定と、ゾーンＺ３のビット線ＰｒｏｇｒａｍＢＬの電圧設定とを時分割で実行する形態である。また、第３実施形態に係る半導体記憶装置１のプログラム動作では、ゾーンＺ０～Ｚ３の全てのビット線ＰｒｏｇｒａｍＢＬの電圧が設定される第６動作期間において、第２実施形態に係る半導体記憶装置１の図３０に示す第３動作期間で実行される選択ワード線ＳＥＬ－ＷＬに関連する動作と同様の動作が実行される。すなわち、第３実施形態に係る半導体記憶装置１のプログラム動作では、第６動作期間において、選択ワード線ＳＥＬ－ＷＬは電圧ＶＰＧＭが供給されること、選択ワード線ＳＥＬ－ＷＬに接続されたメモリセルトランジスタＭＴは、閾値電圧を上昇されることなどが実行される。なお、図３５及び図３６に示される第３実施形態に係る半導体記憶装置１のプログラム動作の形態では、第４動作期間及び第５動作期間の動作が省略されている。
第３実施形態に係る半導体記憶装置１では、制御信号ＢＬＣが１本であるため、ノード数が少ないため、半導体記憶装置１のレイアウトを縮小する上で有効である。
第１実施形態～第３実施形態において、同一、略同一又は一致という表記を用いている場合、同一、略同一又は一致には、設計の範囲での誤差が含まれている場合を含んでいてもよい。
本明細書において“接続”とは、電気的な接続のことを示しており、例えば間に別の素子を介することを除外しない。
以上、本開示の不揮発性半導体記憶装置のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で適宜組み合わせて実施してよく、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１：半導体記憶装置、２：メモリコントローラ、３：メモリシステム、８：配線層、１０：配線層、１０－０：配線層、１０－０ａ：配線層、１０－０ｂ：配線層、１０－０ｃ：配線層、１０－０ｄ：第１接続部（１ｓｔ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）、１０－１：配線層、１０－１ａ：配線層、１０－１ｂ：配線層、１０－１ｄ：第２接続部（２ｎｄ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）、１０－２：配線層、１０－２ａ：配線層、１０－２ｂ：配線層、１０－２ｄ：第１接続部、１０－３：配線層、１０－３ａ：配線層、１０－３ｂ：配線層、１０－３ｄ：第２接続部、１０－４：配線層、１０－５：配線層、１０－６：配線層、１０－７：配線層、１１：配線層、１１－０：配線層、１１－０ａ：配線層、１１－０ｂ：配線層、１１－１：配線層、１１－２：配線層、１１－３：配線層、１１－４：配線層、１１－５：配線層、１１－６：配線層、１１－７：配線層、１１－８：第１接続部（１ｓｔ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）、１１－９：第２接続部（２ｎｄ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）、１１ｅ：配線層、１１ｏ：配線層、１２：配線層、１３：ソース線層、１６：コンタクトプラグ、１６ＢＬ：ゾーン、１７：コンタクトプラグ、１７ｄ：第１接続部（１ｓｔ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）、１８：金属配線層、１９：コンタクトプラグ、１９ｄ：第２接続部（２ｎｄ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）、２０：金属配線層、２１：メモリセルアレイ（ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ）、２２：入出力回路（ｉｎｐｕｔ／ｏｕｔｐｕｔ）、２３：ロジック制御回路（ｌｏｇｉｃ ｃｏｎｔｒｏｌ）、２４：シーケンサ（ｓｅｑｕｅｎｃｅｒ）、２５：レジスタ（ｒｅｇｉｓｔｅｒ）、２６：ビジー制御回路（ｒｅａｄｙ／ｂｕｓｙ ｃｉｒｃｕｉｔ）、２７：電圧生成回路（ｖｏｌｔａｇｅ ｇｅｎｅｒａｔｉｏｎ）、２８：ドライバセット（ｄｒｉｖｅｒ ｓｅｔ）、２８Ａ：偶数ワード線ドライバ（Ｅｖｅｎ ｗｏｒｄ ｌｉｎｅ ｄｒｉｖｅｒ）、２８Ｂ：奇数ワード線ドライバ（Ｏｄｄ ｗｏｒｄ ｌｉｎｅ ｄｒｉｖｅｒ）、２８Ｃ：ソースグランド電圧制御ドライバ（ＳＲＣＧＮＤ ｄｒｉｖｅｒ）、２８Ｄ：ビット線制御ドライバ（ＢＬＣ ｄｒｉｖｅｒ）、２９：ロウデコーダ（ｒｏｗ ｄｅｃｏｄｅｒ）、３０：絶縁層、３１：半導体層、３２：絶縁層、３３：絶縁層、３４：絶縁層、３５：ＡｌＯ層、３６：バリアメタル層、３７：絶縁層、４０：半導体層、４１：絶縁層、４２：導電層、４３：絶縁層、４５：ＡｌＯ層、４６：絶縁層、４６ａ：絶縁層、４６ｂ：絶縁層、４６ｃ：絶縁層、４７：バリアメタル層、４８：絶縁層、５０：ストリング、５０ｅ：ストリング、５０ｏ：ストリング、７０：センスアンプモジュール（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）、７１：入出力用パッド群、７２：ロジック制御用パッド群、８０：ソースグランド供給線、８１：ソースグランド供給線、８２：ソースグランド供給線、８３：ソースグランド供給線、８４：配線、８５：配線、９０：配線、９１：配線、９２：配線、９４：配線、９５：配線、９６：信号線、９７：信号線、９８：信号線、９９：信号線、１００：センスアンプグループ、１００Ａ：センスアンプグループ、１００Ｂ：センスアンプグループ、１００Ｃ：センスアンプグループ、１００Ｄ：センスアンプグループ、１２０：トランジスタ、１２１：トランジスタ、１２２：トランジスタ、１２３：トランジスタ、１２４：トランジスタ、１２５：トランジスタ、１２６：トランジスタ、１２７：トランジスタ、１２８：トランジスタ、１２９：キャパシタ、１３０：インバータ、１３１：インバータ、１３２：トランジスタ、１３３：トランジスタ

Claims (15)

  1. 第１方向に沿って配置される第１メモリセル群から第８メモリセル群と、
    前記第１メモリセル群から前記第８メモリセル群に共通に設けられ、前記第１方向に延伸する第１ワード線と、
    前記第１メモリセル群から前記第８メモリセル群にそれぞれ電圧を供給可能な第１センスアンプ群から第８センスアンプ群と、
    を有し、
    前記第１メモリセル群から前記第８メモリセル群のそれぞれは、
    複数のメモリセルと、
    前記複数のメモリセルにそれぞれ接続される複数のビット線と、
    を有し、
    書き込み動作において前記第１ワード線にプログラム電圧を供給するとき、
    前記第１センスアンプ群は、前記第１メモリセル群の前記複数のメモリセルのうち、書き込み対象のメモリセルに接続される前記ビット線に、第１電圧を供給し、
    前記第２センスアンプ群は、前記第２メモリセル群の前記複数のメモリセルのうち、書き込み対象のメモリセルに接続される前記ビット線に、前記第１電圧と異なる第２電圧を供給し、
    前記第３センスアンプ群は、前記第３メモリセル群の前記複数のメモリセルのうち、書き込み対象のメモリセルに接続される前記ビット線に、前記第２電圧を供給し、
    前記第４センスアンプ群は、前記第４メモリセル群の前記複数のメモリセルのうち、書き込み対象のメモリセルに接続される前記ビット線に、前記第１電圧を供給し、
    前記第５センスアンプ群は、前記第５メモリセル群の前記複数のメモリセルのうち、書き込み対象のメモリセルに接続される前記ビット線に、前記第１電圧を供給し、
    前記第６センスアンプ群は、前記第６メモリセル群の前記複数のメモリセルのうち、書き込み対象のメモリセルに接続される前記ビット線に、前記第２電圧を供給し、
    前記第７センスアンプ群は、前記第７メモリセル群の前記複数のメモリセルのうち、書き込み対象のメモリセルに接続される前記ビット線に、前記第２電圧を供給し、
    前記第８センスアンプ群は、前記第８メモリセル群の前記複数のメモリセルのうち、書き込み対象のメモリセルに接続される前記ビット線に、前記第１電圧を供給する、
    半導体記憶装置。
  2. 前記第１メモリセル群は、
    前記第２メモリセル群と、前記第１ワード線の第１部分を形成するための第１孔との間に設けられ、
    前記第２メモリセル群より、前記第１孔から近い位置に設けられ、
    前記第４メモリセル群は、
    前記第３メモリセル群と、前記第１ワード線の第２部分を形成するための第２孔との間に設けられ、
    前記第３メモリセル群より、前記第２孔から近い位置に設けられ、
    前記第５メモリセル群は、
    前記第６メモリセル群と、前記第２孔との間に設けられ、
    前記第６メモリセル群より、前記第２孔から近い位置に設けられ、
    前記第８メモリセル群は、
    前記第７メモリセル群と、前記第１ワード線の第３部分を形成するための第３孔との間に設けられ、
    前記第７メモリセル群より、前記第３孔から近い位置に設けられる、
    請求項１に記載の半導体記憶装置。
  3. 前記第２電圧は、前記第１電圧より大きい、
    請求項２に記載の半導体記憶装置。
  4. 前記書き込み動作において前記第１ワード線に前記プログラム電圧を供給するとき、
    前記第１センスアンプ群は、前記第１メモリセル群の前記複数のメモリセルのうち、２以上の書き込み対象のメモリセルにそれぞれ接続される２本以上のビット線に、前記第１電圧を供給し、
    前記第２センスアンプ群は、前記第２メモリセル群の前記複数のメモリセルのうち、２以上の書き込み対象のメモリセルにそれぞれ接続される２本以上のビット線に、前記第２電圧を供給し、
    前記第３センスアンプ群は、前記第３メモリセル群の前記複数のメモリセルのうち、２以上の書き込み対象のメモリセルにそれぞれ接続される２本以上のビット線に、前記第２電圧を供給し、
    前記第４センスアンプ群は、前記第４メモリセル群の前記複数のメモリセルのうち、２以上の書き込み対象のメモリセルにそれぞれ接続される２本以上のビット線に、前記第１電圧を供給し、
    前記第５センスアンプ群は、前記第５メモリセル群の前記複数のメモリセルのうち、２以上の書き込み対象のメモリセルにそれぞれ接続される２本以上のビット線に、前記第１電圧を供給し、
    前記第６センスアンプ群は、前記第６メモリセル群の前記複数のメモリセルのうち、２以上の書き込み対象のメモリセルにそれぞれ接続される２本以上のビット線に、前記第２電圧を供給し、
    前記第７センスアンプ群は、前記第７メモリセル群の前記複数のメモリセルのうち、２以上の書き込み対象のメモリセルにそれぞれ接続される２本以上のビット線に、前記第２電圧を供給し、
    前記第８センスアンプ群は、前記第８メモリセル群の前記複数のメモリセルのうち、２以上の書き込み対象のメモリセルにそれぞれ接続される２本以上のビット線に、前記第１電圧を供給する、
    請求項３に記載の半導体記憶装置。
  5. 前記第１センスアンプ群から前記第８センスアンプ群は、それぞれ、前記複数のビット線にそれぞれ接続される複数のセンスアンプユニットを有する、
    請求項３に記載の半導体記憶装置。
  6. 前記半導体記憶装置は、
    電圧生成回路と、
    前記電圧生成回路に接続されるドライバセットと、
    前記ドライバセットと前記第１センスアンプ群から前記第８センスアンプ群とを接続する複数の電圧供給線を有し、
    前記電圧生成回路は前記第１電圧及び前記第２電圧を生成し、
    前記ドライバセットは、前記電圧生成回路から前記第１電圧及び前記第２電圧を供給され、前記第１センスアンプ群、前記第４センスアンプ群、前記第５センスアンプ群及び前記第８センスアンプ群に前記第１電圧を供給し、前記第２センスアンプ群、前記第３センスアンプ群、前記第６センスアンプ群及び前記第７センスアンプ群に前記第２電圧を供給する、
    請求項５に記載の半導体記憶装置。
  7. 前記複数のセンスアンプユニットは、前記第１方向に沿って配列され、前記第１方向と交差する第２方向と平行な配線を用いて電気的に接続され、電源線と低電圧供給端子を有し、
    前記低電圧供給端子は前記電源線に供給される電圧より小さい電圧を供給され、
    前記第１センスアンプ群、前記第４センスアンプ群、前記第５センスアンプ群及び前記第８センスアンプ群内の前記複数のセンスアンプユニットは、前記複数の電圧供給線のうち第１電圧供給線と接続される前記低電圧供給端子から、前記第１電圧を供給され、
    前記第２センスアンプ群、前記第３センスアンプ群、前記第６センスアンプ群及び前記第７センスアンプ群内の前記複数のセンスアンプユニットとは、前記複数の電圧供給線のうち第１電圧供給線とは異なる第２電圧供給線と接続される前記低電圧供給端子から、前記第２電圧を供給される、
    請求項６に記載の半導体記憶装置。
  8. 前記半導体記憶装置は、
    電圧生成回路と、
    前記電圧生成回路に接続されるドライバセットと、
    前記ドライバセットと前記第１センスアンプ群から前記第８センスアンプ群とを接続する複数の信号線を有し、
    前記電圧生成回路と前記ドライバセットとは、
    第１制御信号及び第２制御信号を生成し、
    前記複数の信号線のうち第１制御信号線を介して、前記第１センスアンプ群、前記第４センスアンプ群、前記第５センスアンプ群及び前記第８センスアンプ群に前記第１制御信号を供給し、
    前記複数の信号線のうち第２制御信号線を介して、前記第２センスアンプ群、前記第３センスアンプ群、前記第６センスアンプ群及び前記第７センスアンプ群に前記第２制御信号を供給する、
    請求項５に記載の半導体記憶装置。
  9. 前記複数のセンスアンプユニットは、前記第１方向に沿って配列され、前記第１方向と交差する第２方向と平行な配線を用いて電気的に接続され、電源線と、低電圧供給端子と、制御トランジスタとを有し、
    前記第１センスアンプ群、前記第４センスアンプ群、前記第５センスアンプ群及び前記第８センスアンプ群内の前記複数のセンスアンプユニットに含まれる制御トランジスタのそれぞれのゲート電極は、前記第１制御信号を入力され、制御トランジスタのそれぞれは前記第１制御信号に含まれる電圧に応じて前記第１電圧を生成し、
    前記第２センスアンプ群、前記第３センスアンプ群、前記第６センスアンプ群及び前記第７センスアンプ群内の前記複数のセンスアンプユニットに含まれる制御トランジスタのそれぞれのゲート電極は、前記第２制御信号を入力され、制御トランジスタのそれぞれは前記第２制御信号に含まれる電圧に応じて前記第２電圧を生成する、
    請求項８に記載の半導体記憶装置。
  10. 前記第１電圧は、前記第１制御信号の電圧より、前記第１センスアンプ群、前記第４センスアンプ群、前記第５センスアンプ群及び前記第８センスアンプ群内の前記複数のセンスアンプユニットに含まれる何れか一方の制御トランジスタの閾値電圧分低い電圧であり、
    前記第２電圧は、前記第２制御信号の電圧より、前記第２センスアンプ群、前記第３センスアンプ群、前記第６センスアンプ群及び前記第７センスアンプ群内の前記複数のセンスアンプユニットに含まれる何れか一方の制御トランジスタの閾値電圧分低い電圧である、
    請求項９に記載の半導体記憶装置。
  11. 前記半導体記憶装置は、シーケンサを有し、
    前記書き込み動作におけるプログラム電圧を供給するとき、
    前記シーケンサは、前記第１電圧を前記第１センスアンプ群、前記第４センスアンプ群、前記第５センスアンプ群及び前記第８センスアンプ群内の前記ビット線に供給することと、前記第２電圧を前記第２センスアンプ群、前記第３センスアンプ群、前記第６センスアンプ群及び前記第７センスアンプ群内の前記ビット線に供給することとを、同一の期間内で実行するように、前記電圧生成回路及び前記ドライバセットを制御する、
    請求項６に記載の半導体記憶装置。
  12. 前記半導体記憶装置は、シーケンサを有し、
    前記書き込み動作におけるプログラム電圧を供給するとき、
    前記シーケンサは、前記第１電圧を前記第１メモリセル群、前記第４センスアンプ群、前記第５センスアンプ群及び前記第８センスアンプ群内の前記ビット線に供給することと、前記第２電圧を前記第２メモリセル群、前記第３センスアンプ群、前記第６センスアンプ群及び前記第７センスアンプ群内の前記ビット線に供給することとを、異なる期間内で実行するように、前記電圧生成回路及び前記ドライバセットを制御する、
    請求項６に記載の半導体記憶装置。
  13. 前記シーケンサは、前記第１電圧を前記第１メモリセル群、前記第４センスアンプ群、前記第５センスアンプ群及び前記第８センスアンプ群内の前記ビット線に供給する動作を実行したのちに、前記第２電圧を前記第２メモリセル群、前記第３センスアンプ群、前記第６センスアンプ群及び前記第７センスアンプ群内の前記ビット線に供給する動作を実行するように、前記電圧生成回路及び前記ドライバセットを制御する、
    請求項１２に記載の半導体記憶装置。
  14. 前記第１メモリセル群から前記第８メモリセル群に共通に設けられ、前記第１方向に延伸し、前記第１方向と交差する第２方向において前記第１ワード線と対向する第２ワード線をさらに有する、
    請求項１に記載の半導体記憶装置。
  15. 前記第１ワード線は複数設けられ、前記第１方向及び前記第２方向と交差する第３方向に積層され、
    前記第２ワード線は複数設けられ、前記第３方向に積層され、
    前記第１ワード線と前記第２ワード線とは、それぞれ、前記第３方向における位置が同じである、
    請求項１４に記載の半導体記憶装置。
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