TW202301332A - 半導體記憶裝置 - Google Patents

半導體記憶裝置 Download PDF

Info

Publication number
TW202301332A
TW202301332A TW111100781A TW111100781A TW202301332A TW 202301332 A TW202301332 A TW 202301332A TW 111100781 A TW111100781 A TW 111100781A TW 111100781 A TW111100781 A TW 111100781A TW 202301332 A TW202301332 A TW 202301332A
Authority
TW
Taiwan
Prior art keywords
sense amplifier
voltage
group
memory cell
supplied
Prior art date
Application number
TW111100781A
Other languages
English (en)
Other versions
TWI782848B (zh
Inventor
船附里英子
前田高志
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Application granted granted Critical
Publication of TWI782848B publication Critical patent/TWI782848B/zh
Publication of TW202301332A publication Critical patent/TW202301332A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本發明提供一種可抑制記憶胞之程式偏差之半導體記憶體裝置。 一實施形態之半導體記憶裝置具有：第1記憶胞群至第8記憶胞群，其等沿第1方向配置；第1字元線，其於第1方向延伸；及第1感測放大器群至第8感測放大器群，其等可對第1記憶胞群至第8記憶胞群分別供給電壓；且第1記憶胞群至第8記憶胞群各自具有複數個記憶胞、及分別連接於複數個記憶胞之複數條位元線；於寫入動作中對上述第1字元線供給程式電壓時，第1感測放大器群對連接於第1記憶胞群之複數個記憶胞中之寫入對象之記憶胞的位元線供給第1電壓，上述第2感測放大器群對連接於第2記憶胞群之複數個記憶胞中之寫入對象之記憶胞的位元線供給不同於第1電壓之第2電壓。

Description

半導體記憶裝置
本揭示之實施形態係關於一種半導體記憶裝置。
作為非揮發性半導體記憶裝置，已知有NAND(Not AND：與非)型快閃記憶體。
本發明提供一種可抑制記憶胞之程式偏差之半導體記憶體裝置。
一實施形態之半導體記憶裝置具有：第1記憶胞群至第8記憶胞群，其等沿第1方向配置；第1字元線，其共通設置於上述第1記憶胞群至上述第8記憶胞群，於上述第1方向延伸；及第1感測放大器群至第8感測放大器群，其等可對上述第1記憶胞群至上述第8記憶胞群分別供給電壓；且上述第1記憶胞群至上述第8記憶胞群各自具有複數個記憶胞、及分別連接於上述複數個記憶胞之複數條位元線；於寫入動作中對上述第1字元線供給程式電壓時，上述第1感測放大器群對連接於上述第1記憶胞群之上述複數個記憶胞中之寫入對象之記憶胞的上述位元線供給第1電壓，上述第2感測放大器群對連接於上述第2記憶胞群之上述複數個記憶胞中之寫入對象之記憶胞的上述位元線供給不同於上述第1電壓之第2電壓，上述第3感測放大器群對連接於上述第3記憶胞群之上述複數個記憶胞中之寫入對象之記憶胞的上述位元線供給上述第2電壓，上述第4感測放大器群對連接於上述第4記憶胞群之上述複數個記憶胞中之寫入對象之記憶胞的上述位元線供給上述第1電壓，上述第5感測放大器群對連接於上述第5記憶胞群之上述複數個記憶胞中之寫入對象之記憶胞的上述位元線供給上述第1電壓，上述第6感測放大器群對連接於上述第6記憶胞群之上述複數個記憶胞中之寫入對象之記憶胞的上述位元線供給上述第2電壓，上述第7感測放大器群對連接於上述第7記憶胞群之上述複數個記憶胞中之寫入對象之記憶胞的上述位元線供給上述第2電壓，上述第8感測放大器群對連接於上述第8記憶胞群之上述複數個記憶胞中之寫入對象之記憶胞的上述位元線供給上述第1電壓。
以下，參照圖式，對實施形態進行說明。另，以下之說明中，對具有相同或類似功能及構成之構成要件標註共通之參照符號。區分具有共通之參照符號之複數個構成要件之情形時，對該共通之參照符號標註下標(例如大寫英文字母、大寫英文字母、數字、連字符與大寫英文字母與數字等)予以區分。
以下之說明中，信號X＜n:0＞(n為自然數)意指(n+1)位元之信號，即分別為1位元之信號之信號X＜0＞、X＜1＞、…、及X＜n＞之集合。構成要件Y＜n:0＞意指與信號X＜n:0＞之輸入或輸出一對一對應之構成要件Y＜0＞、Y＜1＞、…、及Y＜n＞之集合。
＜第1實施形態＞ 以下，針對第1實施形態之半導體記憶裝置1進行說明。
＜1.構成例＞ ＜1-1.記憶體系統＞ 圖1係顯示包含第1實施形態之半導體記憶裝置1之記憶體系統3之構成之一例之方塊圖。包含第1實施形態之半導體記憶裝置1之記憶體系統3之構成不限定於圖1所示之構成。
如圖1所示，記憶體系統3包含半導體記憶裝置1及記憶體控制器2。記憶體系統3例如為如SSD(solid state drive：固態硬碟)、SDTM(Standard Data Tabulation Model：標準資料表格模型)卡般之記憶卡等。記憶體系統3亦可包含主機設備(省略圖示)。
半導體記憶裝置1例如連接於記憶體控制器2，使用記憶體控制器2控制。記憶體控制器2例如自主機設備接收半導體記憶裝置1之動作所需要之命令，將該命令發送至半導體記憶裝置1。記憶體控制器2將該命令發送至半導體記憶裝置1，控制資料自半導體記憶裝置1之讀取、資料對半導體記憶裝置1之寫入、或半導體記憶裝置1之資料刪除。第1實施形態中，半導體記憶裝置1例如為NAND型快閃記憶體。
＜1-2.半導體記憶裝置之構成＞ 如圖1所示，半導體記憶裝置1包含記憶胞陣列(memory cell array)21、輸入輸出電路(input/output)22、邏輯控制電路(logic control)23、序列發生器(sequencer)24、暫存器(register)25、就緒/忙碌控制電路(ready/busy circuit)26、電壓產生電路(voltage generation)27、驅動器組(driver set)28、列解碼器(row decoder)29、感測放大器模組(sense amplifier)70、輸入輸出用焊墊群71及邏輯控制用焊墊群72。半導體記憶裝置1中，執行將寫入資料DAT記憶於記憶胞陣列21之寫入動作、將讀取資料DAT自記憶胞陣列21讀取之讀取動作等各種動作。第1實施形態之半導體記憶裝置1之構成不限定於圖1所示之構成。
記憶胞陣列21例如連接於感測放大器模組70、列解碼器29及驅動器組28。記憶胞陣列21包含區塊BLKO、BLK1、…、BLKn(n為1以上之整數)。雖細節於下文敘述，但區塊BLK各自包含複數個記憶體組群MG(MG0、MG1、MG2、…)。記憶體組群MG各自包含與位元線及字元線建立關聯之複數個非揮發性記憶胞。區塊BLK例如成為資料之刪除單位。將同一區塊BLK內所含之記憶胞電晶體MT(圖2)之保持之資料一併刪除。
半導體記憶裝置1中，例如可應用TLC(Triple-Level Cell：3級胞)方式或QLC(Quadruple Level Cell：四級胞)方式。TLC方式中，於各記憶胞保持3位元之資料，QLC方式中，於各記憶胞保持4位元之資料。另，可於各記憶胞保持2位元以下之資料，亦可保持5位元以上之資料。
輸入輸出電路22例如連接於暫存器25、邏輯控制電路23及感測放大器模組70。輸入輸出電路22於記憶體控制器2與半導體記憶裝置1之間，控制資料信號DQ＜7:0＞之收發。
資料信號DQ＜7:0＞為8位元之信號。資料信號DQ＜7:0＞為於半導體記憶裝置1與記憶體控制器2之間收發之資料之實體，包含指令CMD、資料DAT、位址資訊ADD及狀態資訊STS等。指令CMD例如包含用以執行自主機設備(記憶體控制器2)發送至半導體記憶裝置1之命令之命令。資料DAT包含對半導體記憶裝置1之寫入資料DAT或自半導體記憶裝置1之讀取資料DAT。位址資訊ADD例如包含用以選擇與位元線及字元線建立關聯之複數個非揮發性記憶胞之行位址及列位址。狀態資訊STS例如包含寫入動作及讀取動作相關之半導體記憶裝置1之狀態相關之資訊。
更具體而言，輸入輸出電路22具備輸入電路及輸出電路，輸入電路及輸出電路進行下述之處理。輸入電路自記憶體控制器2接收寫入資料DAT、位址資訊ADD及指令CMD。輸入電路將接收到之寫入資料DAT發送至感測放大器模組70，將接收到之位址資訊ADD及指令CMD發送至暫存器25。另一方面，輸出電路自暫存器25接收狀態資訊STS，自感測放大器模組70接收讀取資料DAT。輸出電路將接收到之狀態資訊STS及讀取資料DAT發送至記憶體控制器2。
邏輯控制電路23例如連接於記憶體控制器2及序列發生器24。邏輯控制電路23自記憶體控制器2接收例如晶片啟動信號CEn、指令閂鎖啟動信號CLE、位址閂鎖啟動信號ALE、寫入啟動信號WEn、讀入啟動信號REn及寫入保護信號WPn。邏輯控制電路23基於接收之信號，控制輸入輸出電路22及序列發生器24。
晶片啟動信號CEn為用以啟動(有效)半導體記憶裝置1之信號。指令閂鎖啟動信號CLE為用以對輸入輸出電路22通知輸入至半導體記憶裝置1之信號DQ為指令CMD之信號。位址閂鎖啟動信號ALE為用以對輸入輸出電路22通知輸入至半導體記憶裝置1之信號DQ為位址資訊ADD之信號。寫入啟動信號WEn及讀入啟動信號REn分別為例如用以對輸入輸出電路22命令資料信號DQ之輸入及輸出之信號。寫入保護信號WPn為用以對半導體記憶裝置1指示禁止資料之寫入及刪除之信號。
序列發生器24例如連接於就緒/忙碌控制電路26、感測放大器模組70及驅動器組28。序列發生器24基於保持於指令暫存器之指令CMD，控制半導體記憶裝置1整體之動作。例如，序列發生器24控制感測放大器模組70、列解碼器29、電壓產生電路27及驅動器組28等，執行寫入動作及讀取動作等各種動作。
暫存器25包含例如狀態暫存器(省略圖示)、位址暫存器(省略圖示)、指令暫存器(省略圖示)等。狀態暫存器自序列發生器24接收並保持狀態資訊STS，基於序列發生器24之指示，將該狀態資訊STS發送至輸入輸出電路22。位址暫存器自輸入輸出電路22接收並保持位址資訊ADD。位址暫存器將位址資訊ADD中之行位址發送至感測放大器模組70，將位址資訊ADD中之列位址發送至列解碼器29。指令暫存器自輸入輸出電路22接收並保持指令CMD，將指令CMD發送至序列發生器24。
就緒/忙碌控制電路26按照序列發生器24之控制產生就緒/忙碌信號R/Bn，將產生之就緒/忙碌信號R/Bn發送至記憶體控制器2。就緒/忙碌信號R/Bn為用以通知半導體記憶裝置1處於受理來自記憶體控制器2之命令之就緒狀態、或處於不受理命令之忙碌狀態之信號。
電壓產生電路27例如連接於驅動器組28等。電壓產生電路27基於序列發生器24之控制，產生用於寫入動作及讀取動作等之電壓，將產生之電壓供給至驅動器組28。
驅動器組28包含例如偶數字元線驅動器(Even word line driver)28A(圖7)、奇數字元線驅動器(Odd word line driver)28B(圖7)、源極接地控制驅動器(SRCGND driver)28C(圖18)、及位元線控制驅動器(BLC driver)28D(圖29)。驅動器組28連接於記憶胞陣列21、感測放大器模組70及列解碼器29。驅動器組28基於自電壓產生電路27供給之電壓、或自序列發生器24供給之控制信號，例如以讀取動作及寫入動作等各種動作產生供給至選擇閘極線SGD(圖2)、字元線WL(圖2)、源極線SL(圖2)及位元線BL(圖2)等之各種電壓或各種控制信號。驅動器組28將產生之電壓或控制信號供給至感測放大器模組70、列解碼器29、源極線SL等。
列解碼器29自位址暫存器接收列位址，將接收到之列位址解碼。列解碼器29基於該解碼結果，選擇執行讀取動作及寫入動作等各種動作之對象之區塊BLK。列解碼器29可對該選擇之區塊BLK供給自驅動器組28供給之電壓。
感測放大器模組70例如自位址暫存器接收行位址，將接收之行位址解碼。又，感測放大器模組70基於該解碼結果，執行記憶體控制器2與記憶胞陣列21間之資料DAT之收發動作。感測放大器模組70例如包含設置於每條位元線BL(BL0～BL(L-1)，其中(L-1)為2以上之自然數)之感測放大器單元SAU(圖19)。感測放大器單元SAU電性連接於位元線BL，可對位元線BL供給電壓。例如，感測放大器模組70可使用感測放大器單元SAU，對位元線供給電壓。又，感測放大器模組70感測自記憶胞陣列21讀取之資料，產生讀取資料DAT，將產生之讀取資料DAT經由輸入輸出電路22發送至記憶體控制器2。又，感測放大器模組70自記憶體控制器2經由輸入輸出電路22接收寫入資料DAT，將接收之寫入資料DAT發送至記憶胞陣列21。
輸入輸出用焊墊群71將自記憶體控制器2接收之資料信號DQ＜7:0＞發送至輸入輸出電路22。輸入輸出用焊墊群71將自輸入輸出電路22接收之資料信號DQ＜7:0＞發送至記憶體控制器2。
邏輯控制用焊墊群72將自記憶體控制器2接收之閂鎖啟動信號CEn、指令閂鎖啟動信號CLE、位址閂鎖啟動信號ALE、寫入啟動信號WEn及讀入啟動信號REn傳輸至邏輯控制電路23。邏輯控制用焊墊群72將自就緒/忙碌控制電路26接收之就緒/忙碌信號R/Bn傳輸至記憶體控制器2。
＜1-3.記憶胞陣列＞ 圖2係圖1所示之記憶胞陣列21之電路構成之一例。圖2係顯示記憶胞陣列21所含之複數個區塊BLK中之1個區塊BLK之電路構成之圖。例如，記憶胞陣列21所含之複數個區塊BLK各自具有圖2所示之電路構成。第1實施形態之記憶胞陣列21之構成不限定於圖2所示之構成。圖2之說明中，有時省略說明與圖1相同或類似之構成。
如圖2所示，區塊BLK包含複數個記憶體組群MG(MG0、MG1、MG2、MG3)。本實施形態中，記憶體組群MG各自包含複數個NAND串50。例如，記憶體組群MG0及MG2包含複數個NAND串50e，記憶體組群MG1及MG3包含複數個NAND串50o。
NAND串50各自包含例如8個記憶胞電晶體MT(MT0～MT7)及選擇電晶體ST1、ST2。記憶胞電晶體MT具備控制閘極與電荷累積層，非揮發地保持資料。記憶胞電晶體MT串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。
記憶體組群MG各自之選擇電晶體ST1之閘極分別連接於選擇閘極線SGD(SGD0、SGD1、…)。選擇閘極線SGD由列解碼器29獨立控制。又，第偶數個記憶體組群MGe(MG0、MG2、…)各自之選擇電晶體ST2之閘極例如連接於偶數選擇閘極線SGSe，第奇數個記憶體組群MGo(MG1、MG3、…)各自之選擇電晶體ST2之閘極例如連接於奇數選擇閘極線SGSo。偶數選擇閘極線SGSe及奇數選擇閘極線SGSo例如可互相連接，受同樣控制，亦可分別獨立設計，可獨立控制。
同一區塊BLK內之記憶體組群MGe所含之記憶胞電晶體MT(MT0～MT7)之控制閘極分別共通連接於字元線WLe(WLe0～WLe7)。同一區塊BLK內之記憶體組群MGo所含之記憶胞電晶體MT(MT0～MT7)之控制閘極分別共通連接於字元線WLo(WLo0～WLo7)。字元線WLe及字元線WLo由列解碼器29獨立控制。
各記憶體組群MG包含分別對應於複數條字元線WL之複數個頁面。例如，記憶體組群MG0或記憶體組群MG2中，控制閘極共通連接於字元線WLe0～WLe7之任一者之複數個記憶胞電晶體MT與頁面對應。又，記憶體組群MG1或記憶體組群MG3中，控制閘極共通連接於字元線WLo0～WLo7之任一者之複數個記憶胞電晶體MT與頁面對應。寫入動作及讀取動作以頁面為單位執行。
記憶胞陣列21內，同一行之NAND串50之選擇電晶體ST1之汲極共通連接於位元線BL(BL0～BL(L-1)，其中(L-1)為2以上之自然數)。即，位元線BL於複數個記憶體組群MG間將NAND串50共通連接。複數個選擇電晶體ST2之源極共通連接於源極線SL。源極線SL例如電性連接於驅動器組28，藉由使用序列發生器24之電壓產生電路27及驅動器組28之控制，由電壓產生電路27或驅動器組28供給電壓。又，第1實施形態之半導體記憶裝置1亦可具備複數條源極線SL。例如，亦可為複數條源極線SL分別電性連接於驅動器組28，複數條源極線SL分別藉由使用序列發生器24之電壓產生電路27及驅動器組28之控制，由電壓產生電路27或驅動器組28供給互不相同之電壓。
記憶體組群MG包含複數個連接於不同位元線BL，且連接於同一選擇閘極線SGD之NAND串50。區塊BLK包含複數個將字元線WL設為共通之複數個記憶體組群MG。記憶胞陣列21包含將位元線BL設為共通之複數個區塊BLK。於記憶胞陣列21內，上述之選擇閘極線SGS、字元線WL及選擇閘極線SGD積層於源極線層之上方，記憶胞電晶體MT三維積層。
＜1-4.記憶胞陣列之平面佈局＞ 圖3係顯示與某區塊BLK之源極線層平行之面內(XY平面)，選擇閘極線SGD之平面佈局之圖。如圖3所示，第1實施形態之半導體記憶裝置1中，例如1個區塊BLK內包含4條選擇閘極線SGD。第1實施形態之選擇閘極線SGD之平面佈局不限定於圖3所示之佈局。圖3之說明中，有時省略說明與圖1及圖2相同或類似之構成。
如圖3所示，第1實施形態之半導體記憶裝置1中，例如於X方向延伸之3個配線層10-0a、10-0b、10-0c係使用於Y方向延伸之第1連接部(1st connecting section)10-0d連接。配線層10-0a、10-0c位於Y方向之兩端。配線層10-0a與配線層10-0b隔著另一個配線層(配線層10-1a)於Y方向上相鄰。第1連接部10-0d位於X方向之一端。3個配線層10-0a、10-0b、10-0c作為選擇閘極線SGD0發揮功能。第1實施形態中，例如Y方向為與X方向正交或大致正交之方向。
於X方向延伸之配線層10-1a、10-1b係使用於Y方向延伸之第2連接部(2nd connecting section)10-1d連接。配線層10-1a位於配線層10-0a、10-0b之間。配線層10-1b位於配線層10-0b與另一個配線層(10-2a)之間。第2連接部10-1d位於X方向上第1連接部10-0d之相反側之另一端。2個配線層10-1a、10-1b作為選擇閘極線SGD1發揮功能。
於X方向延伸之配線層10-2a、10-2b由於Y方向延伸之第1連接部10-2d連接。同樣，於X方向延伸之配線層10-3a、10-3b由於Y方向延伸之第2連接部10-3d連接。配線層10-2a位於配線層10-1b與配線層10-3a之間。配線層10-3a位於配線層10-2a與配線層10-2b之間。配線層10-2b位於配線層10-3a與配線層10-3b之間。配線層10-3b位於配線層10-2b與配線層10-0c之間。第1連接部10-2d位於X方向上與第1連接部10-0d相同側之一端。第2連接部10-3d位於X方向上第1連接部10-0d之相反側之另一端。2個配線層10-2a、10-2b作為選擇閘極線SGD2發揮功能。2個配線層10-3a、10-3b作為選擇閘極線SGD3發揮功能。
第1實施形態例示各個配線層使用第1連接部10-0d、10-2d或第2連接部10-1d、10-3d連接之構成，但不限定於該構成。例如，各個配線層獨立，以對配線層10-0a、10-0b、10-0c供給相同電壓，對配線層10-1a、10-1b供給相同電壓，對配線層10-2a、10-2b供給相同電壓，對配線層10-3a、10-3b供給相同電壓之方式控制。
將對應於配線層10-0a、10-0b、10-0c之記憶體組群MG稱為MG0。將對應於配線層10-1a、10-1b之記憶體組群MG稱為MG1。將對應於配線層10-2a、10-2b之記憶體組群MG稱為MG2。將對應於配線層10-3a、10-3b之記憶體組群MG稱為MG3。
將區塊BLK內於Y方向相鄰之配線層10絕緣。將相鄰之配線層10絕緣之區域稱為縫隙SLT2。縫隙SLT2中，例如使用絕緣膜(省略圖示)，嵌入自平行於源極線層之面至至少設置配線層10之層之區域。又，於記憶胞陣列21內，例如於Y方向配置複數個圖3所示之區塊BLK。與區塊BLK內於Y方向相鄰之配線層10同樣，使用絕緣膜(省略圖示)嵌入Y方向相鄰之區塊BLK間，於Y方向相鄰之區塊BLK間亦絕緣。將相鄰之區塊BLK絕緣之區域稱為縫隙SLT1。與縫隙SLT2同樣，縫隙SLT1中，絕緣膜嵌入自平行於源極線層之面至至少設置配線層10之層之區域。
於Y方向上相鄰之配線層10間，設置複數個記憶體柱MP(MP0～MP15)。複數個記憶體柱MP設置於記憶胞部(memory cell)。複數個記憶體柱MP各自沿Z方向設置。第1實施形態中，例如Z方向為與XY方向正交或大致正交之方向，相對於與源極線層平行，為垂直或大致垂直之方向。另，一實施形態中，有將X方向稱為「第1方向」之情形，有將Y方向稱為「第2方向」之情形，有將Z方向稱為「第3方向」之情形。
具體而言，於配線層10-0a、10-1a間設置記憶體柱MP4、MP12。於配線層10-1a、10-0b間設置記憶體柱MP0、MP8。於配線層10-0b、10-1b間設置記憶體柱MP5、MP13。於配線層10-1b、10-2a間設置記憶體柱MP1、MP9。於配線層10-2a、10-3a間設置記憶體柱MP6、MP14。於配線層10-3a、10-2b間設置記憶體柱MP2、MP10。於配線層10-2b、10-3b間設置記憶體柱MP7、MP15。於配線層10-3b、10-0c間設置記憶體柱MP3、MP11。
記憶體柱MP為形成選擇電晶體ST1、ST2及記憶胞電晶體MT之構造體。記憶體柱MP之詳細構造於下文敘述。
記憶體柱MP0～MP3沿Y方向配置。記憶體柱MP8～MP11於X方向上與記憶體柱MP0～MP3相鄰之位置上，沿Y方向配置。即，記憶體柱MP0～MP3與記憶體柱MP8～MP11並行配置。
記憶體柱MP4～MP7及記憶體柱MP12～MP15分別沿Y方向配置。記憶體柱MP4～MP7位於X方向上，記憶體柱MP0～MP3與記憶體柱MP8～MP11之間。記憶體柱MP12～MP15以於X方向上，與記憶體柱MP4～MP7一起夾著記憶體柱MP8～MP11之方式定位。即，記憶體柱MP4～MP7與記憶體柱MP12～MP15並行配置。
於記憶體柱MP0～MP3之上方，設置2條位元線BL0及BL1。位元線BL0共通連接於記憶體柱MP1及MP2。位元線BL1共通連接於記憶體柱MP0及MP3。於記憶體柱MP4～MP7之上方，設置2條位元線BL2及BL3。位元線BL2共通連接於記憶體柱MP4及MP5。位元線BL3共通連接於記憶體柱MP6及MP7。
於記憶體柱MP8～MP11之上方，設置2條位元線BL4及BL5。位元線BL4共通連接於記憶體柱MP9及MP10。於記憶體柱MP12～MP15之上方，設置2條位元線BL6及BL7。位元線BL6共通連接於記憶體柱MP12及MP13。位元線BL7共通連接於記憶體柱MP14及MP15。
如上述，記憶體柱MP設置於Y方向上跨過2個配線層10之位置，以嵌入複數個縫隙SL2中任一個縫隙SLT2之一部分之方式設置。又，於Y方向上相鄰之記憶體柱MP間，設置1個縫隙SLT2。
另，於隔著縫隙SLT1相鄰之配線層10-0a與配線層10-0b間，未設置記憶體柱MP。
圖4係顯示XY平面之字元線WL之平面佈局之圖。圖4所示之佈局為與圖3之1區塊量之區域之佈局對應，設置於較圖3所示之配線層10更下層之配線層11之佈局。圖3及圖4所示之平面佈局之例中，僅顯示8條位元線(位元線BL0～BL7)，但例如亦可設置相當於4 kByte、8 kByte或16 kByte之資料長度之條數之位元線，位元線之條數未特別限定。又，第1實施形態之字元線WL之平面佈局不限定於圖4所示之佈局。圖4之說明中，有時省略說明與圖1～圖3相同或類似之構成。
如圖4所示，於X方向延伸之9個配線層11(配線層11-0～11-7，其中配線層11-0包含配線層11-0a與配線層11-0b)沿Y方向配置。各配線層11-0～11-7相對於Z方向配置於各配線層10-0～10-7之下層。於配線層11-0～11-7與配線層10-0～10-7間設置絕緣膜，將配線層11-0～11-7與配線層10-0～10-7互相絕緣。
各配線層11作為字元線WL7發揮功能。其他字元線WL0～WL6亦具有與字元線WL7同樣之構成及功能。圖4所示之例中，配線層11-0a、11-2、11-4、11-6及11-0b作為字元線WLe7發揮功能。配線層11-0a、11-2、11-4、11-6及11-0b係使用於Y方向延伸之第1連接部11-8連接。第1連接部(1st connecting section)11-8設置於X方向之一端。於第1連接部11-8中，配線層11-0a、11-2、11-4、11-6及11-0b連接於列解碼器29。第1實施形態中，有將第1連接部11-8及配線層11-0a、11-2、11-4、11-6及11-0b總稱為配線層11e之情形。
又，配線層11-1、11-3、11-5及11-7作為字元線WLo7發揮功能。配線層11-1、11-3、11-5及配線層11-7係使用於Y方向延伸之第2連接部(2nd connecting section)11-9連接。第2連接部11-9設置於X方向上第1連接部11-8之相反側之另一端。於第2連接部11-9中，配線層11-1、11-3、11-5、11-7連接於列解碼器29。第1實施形態中，有將第2連接部11-9及配線層11-1、11-3、11-5、11-7總稱為配線層11o之情形。
記憶胞部設置於第1連接部11-8與第2連接部11-9之間。記憶胞部(memory cell)中，於Y方向相鄰之配線層11由圖3所示之縫隙SLT2隔開。又，於Y方向相鄰之區塊BLK間之配線層11與縫隙SLT2同樣，由縫隙SLT1隔開。記憶胞部與圖3同樣，包含記憶體柱MP0～MP15。
選擇閘極線SGS及字元線WL0～ML6具有與圖4所示之字元線WL7同樣之構成。
＜1-5.記憶胞陣列之切斷部端面構造＞
圖5係顯示圖4所示之A1-A2切斷部端面之圖。第1實施形態之區塊BLK之切斷部端面不限定於圖5所示之切斷部端面。圖5之說明中，有時省略說明與圖1～圖4相同或類似之構成。
如圖5所示，配線層12沿Z方向設置於源極線層13之上方。源極線層13作為源極線SL發揮功能。另，配線層12亦可取代圖5所示之源極線層13，設置於半導體基板之p型井(p-well)區域上。該情形時，源極線SL與半導體基板之p型井區域電性連接。配線層12作為選擇閘極線SGS發揮功能。8層配線層11沿Z方向積層於配線層12之上方。配線層11作為字元線WL發揮功能。又，8層配線層11與字元線WL0～WL7一對一對應。圖4係顯示作為字元線WL發揮功能之配線層11之平面佈局之圖，圖3係顯示作為選擇閘極線SGD發揮功能之配線層10之平面佈局之圖。作為選擇閘極線SGS發揮功能之配線層12之平面佈局係例如將作為圖4所示之選擇閘極線SGD發揮功能之配線層10置換成作為選擇閘極線SGS發揮功能之配線層12之佈局。
配線層12作為偶數選擇閘極線SGSe或奇數選擇閘極線SGSo發揮功能。偶數選擇閘極線SGSe與奇數選擇閘極線SGSo介隔縫隙SLT2於Y方向交替配置。於Y方向上相鄰之偶數選擇閘極線SGSe與奇數選擇閘極線SGSo間設置記憶體柱MP。另，偶數選擇閘極線SGSe及奇數選擇閘極線SGSo無需電性獨立驅動。偶數選擇閘極線SGSe及奇數選擇閘極線SGSo亦可電性連接。
配線層11作為偶數字元線WLe或奇數字元線WLo發揮功能。偶數字元線WLe、奇數WLo介隔縫隙SLT2於Y方向交替配置。於Y方向上相鄰之字元線WLe、WLo間設置記憶體柱MP。於記憶體柱MP與字元線WLe間、及記憶體柱MP與字元線WLo間設置後述之記憶胞。
於Y方向上相鄰之區塊BLK間設置縫隙SLT1。於縫隙SLT1設置例如絕緣層。縫隙SLT1之沿Y方向之寬度為與縫隙SLT2之沿Y方向之寬度大致相同之大小。
如圖3及圖4所示，記憶體柱MP與位元線BL電性連接。例如，記憶體柱MP0與位元線BL1經由接點插塞16連接。又，記憶體柱MP1與位元線BL0經由接點插塞16連接，記憶體柱MP2與位元線BL1經由接點插塞16連接，記憶體柱MP3與位元線BL0經由接點插塞16連接。同樣，記憶體柱MP4～MP7各自與位元線BL2或BL3連接，記憶體柱MP8～MP11與位元線BL4或BL5連接，記憶體柱MP12～MP15與位元線BL6或BL7連接。
圖6係顯示圖4所示之半導體記憶裝置之B1-B2切斷部端面之圖。第1實施形態之區塊BLK之切斷部端面不限定於圖6所示之切斷部端面。圖6之說明中，有時省略說明與圖1～圖5相同或類似之構成。由於源極線層13、配線層12、配線層11及配線層10之積層構造、記憶胞部之構成如使用圖5所說明，故省略此處之說明。另，圖6中，存在於B1-B2切斷部端面之深度方向之構成以虛線描繪。
如圖6所示，第1連接部(1st connecting section)17d中，配線層10、配線層11及配線層12例如階梯狀設置，自源極線層13拉出。即，以XY平面觀察之情形時，配線層10、8層之配線層11及配線層12各者之端部之上表面於第1連接部17d中露出。於第1連接部17d中露出之配線層10、8層之配線層11及配線層12各者之端部之上表面，設置接點插塞17。接點插塞17連接於金屬配線層18。例如，使用金屬配線層18，將作為第偶數條選擇閘極線SGD0及SGD2發揮功能之配線層10、作為偶數字元線WLe發揮功能之配線層11、及作為偶數選擇閘極線SGSe發揮功能之配線層12經由列解碼器29(圖1)，電性連接於偶數字元線驅動器28A及。
與第1連接部17d同樣，於第2連接部(2nd connecting section)19d中，配線層10、配線層11及配線層12例如階梯狀設置，自源極線層13拉出。以XY平面觀察之情形時，配線層10、8層配線層11及配線層12各者之端部之上表面於第2連接部19d中露出。於第2連接部19d中露出之配線層10之端部之上表面、8層配線層11及配線層12各者之端部上表面上，設置接點插塞19，且接點插塞19連接於金屬配線層20。例如，使用金屬配線層20，將第奇數條選擇閘極線SGD1及SGD3、作為奇數字元線WLo發揮功能之配線層11、及作為奇數選擇閘極線SGSo發揮功能之配線層12經由列解碼器29(圖1)，電性連接於奇數字元線驅動器28B。
配線層10可經由第2連接部19d取代第1連接部17d，電性連接於列解碼器29、或偶數字元線驅動器28A及奇數字元線驅動器28B，亦可經由第1連接部17d及第2連接部19d之兩者，電性連接於列解碼器29、或偶數字元線驅動器28A及奇數字元線驅動器28B。
圖7係用以說明第1實施形態之電壓產生電路27、驅動器組28、選擇閘極線SGD或字元線WL之電性連接之圖。第1實施形態之電壓產生電路27、驅動器組28、選擇閘極線SGD或字元線WL之電性連接不限定於圖7所示之方面。圖7之說明中，有時省略說明與圖1～圖6相同或類似之構成。
如圖7所示，作為偶數字元線WLe發揮功能之配線層11連接於偶數字元線驅動器28A，作為奇數字元線WLo發揮功能之配線層11電性連接於奇數字元線驅動器28B。如上述，偶數字元線驅動器28A及奇數字元線驅動器28B包含於驅動器組28。驅動器組28電性連接於電壓產生電路27。亦可為，偶數字元線驅動器28A及奇數字元線驅動器28B使用自電壓產生電路27供給之電壓，產生各種電壓，偶數字元線驅動器28A將產生之電壓供給至偶數字元線WLe，奇數字元線驅動器28B將產生之電壓供給至奇數字元線WLo。
＜1-6.記憶體柱MP及記憶胞電晶體MT之切斷部端面構造＞ ＜1-6-1.第1例＞ 第1實施形態之記憶胞電晶體MT之構造中，使用圖8及圖9所示之第1例之構造。圖8係顯示沿圖5之C1-C2線之切斷部端面之圖，圖9係顯示沿圖8所示之記憶胞電晶體MT之D1-D2線之切斷部端面之圖。圖8及圖9係顯示包含2個記憶胞電晶體MT之區域之切斷部端面圖。第1例中，記憶胞電晶體MT所含之電荷累積層為導電膜。第1例中，記憶胞電晶體MT為浮動閘極型記憶胞電晶體MT。第1例所示之記憶胞電晶體MT之構造不限定於圖8及圖9所示之構造。圖8及圖9之說明中，有時省略說明與圖1～圖7相同或類似之構成。
如圖8及圖9所示，記憶體柱MP包含沿Z方向設置之絕緣層48及絕緣層43、半導體層40、絕緣層41、導電層42及絕緣層46a～46c。絕緣層48使用例如氧化矽膜形成。半導體層40以包圍絕緣層48周圍之方式設置。半導體層40作為形成記憶胞電晶體MT之通道之區域發揮功能。半導體層40使用例如多結晶矽層而形成。半導體層40於同一記憶體柱MP內之記憶胞電晶體MT間連續設置，於記憶胞電晶體MT間未分離。因此，2個記憶胞電晶體MT之各者中形成之通道共用記憶體柱MP之一部分。
半導體層40於對向之2個記憶胞電晶體MT間連續。因此，對向之2個記憶胞電晶體MT之各者中形成之通道共用記憶體柱MP之一部分。具體而言，圖8及圖9中，互相對向之左側之記憶胞電晶體MT(第1記憶胞)及右側之記憶胞電晶體MT(第3記憶胞)中，由第1記憶胞形成之通道(第1通道)及由第3記憶胞形成之通道(第2通道)共用記憶體柱MP之一部分。此處，2個通道共用記憶體柱MP之一部分，意指2個通道形成於同一記憶體柱MP，且2個通道一部分重疊。第1實施形態中，有時將上述構成稱為2個記憶胞電晶體MT共用通道、或2個記憶胞電晶體MT對向。
絕緣層41設置於半導體層40周圍，作為各記憶胞電晶體MT之閘極絕緣膜發揮功能。絕緣層41於圖8所示之XY平面內，分離成2個區域。分離成2個區域之絕緣層41之各者作為同一記憶體柱MP內之2個記憶胞電晶體MT之閘極絕緣膜發揮功能。絕緣層41使用例如氧化矽膜與氮化矽膜之積層構造而形成。
導電層42設置於絕緣層41周圍，且由絕緣層43沿Y方向分離成2個區域。分離成2個區域之導電層42之各者作為上述2個記憶胞電晶體MT各自之電荷累積層發揮功能。導電層42使用例如多結晶矽層而形成。
絕緣層43使用例如氧化矽膜而形成。於導電層42周圍，自靠近導電層42之側依序設置絕緣層46a、絕緣層46b及絕緣層46c。絕緣層46a及絕緣層46c使用例如氧化矽膜而形成，絕緣層46b使用例如氮化矽膜而形成。絕緣層46a、絕緣層46b及絕緣層46c作為記憶胞電晶體MT之區塊絕緣膜發揮功能。絕緣層46a、絕緣層46b及絕緣層46c沿Y方向分離成2個區域。於分離成2個區域之絕緣層46c間設置絕緣層43。又，於縫隙SLT2內嵌入絕緣層43。絕緣層43使用例如氧化矽膜而形成。
於第1實施形態之記憶體柱MP之第1例周圍，設置例如AlO層45。於AlO層45周圍，設置例如障壁金屬層47。障壁金屬層47使用例如TiN膜而形成。於障壁金屬層47周圍，設置作為字元線WL發揮功能之配線層11。第1實施形態之記憶體柱MP之配線層11使用例如以鎢為材料之膜而形成。
圖8及圖9所示之記憶胞電晶體MT之構成中，於1個記憶體柱MP內，沿Y方向設置有2個記憶胞電晶體MT。選擇電晶體ST1及ST2具有與記憶胞電晶體MT同樣之構成。於Z方向上相鄰之記憶胞電晶體MT間，設置未圖示之絕緣層，由該絕緣層與絕緣層43、絕緣層46，將導電層42按每個記憶胞電晶體MT絕緣。
＜1-6-2.第2例＞ 第1實施形態之記憶胞電晶體MT中，亦可使用圖10及圖11所示之第2例之構造。圖10係顯示沿圖5之C1-C2線之切斷部端面之圖，圖11係顯示沿圖10所示之記憶胞電晶體MT之E1-E2線之切斷部端面之圖。圖10及圖11係顯示包含2個記憶胞電晶體MT之區域之切斷部端面圖。第2例中，記憶胞電晶體MT所含之電荷累積層為絕緣膜。第2例中，記憶胞電晶體MT為MONOS(Metal-Oxide Nitride-Oxide Semiconductor：金屬氮氧化物半導體)型記憶胞電晶體MT。第2例所示之記憶胞電晶體MT之構造不限定於圖10及圖11所示之構造。圖10及圖11之說明中，有時省略說明與圖1～圖7相同或類似之構成。
如圖10及圖11所示，記憶體柱MP包含沿Z方向設置之絕緣層30、半導體層31及絕緣層32～34。絕緣層30使用例如氧化矽膜而形成。半導體層31以包圍絕緣層30周圍之方式設置，作為形成記憶胞電晶體MT之通道之區域發揮功能。半導體層31使用例如多結晶矽層而形成。半導體層31於同一記憶體柱MP內之記憶胞電晶體MT間未分離，而連續設置。因此，2個記憶胞電晶體MT之各者中形成之通道共用記憶體柱MP之一部分。
絕緣層32以包圍半導體層31周圍之方式設置，作為記憶胞電晶體MT之閘極絕緣膜發揮功能。絕緣層32使用例如氧化矽膜與氮化矽膜之積層構造而形成。絕緣層33以包圍半導體層31周圍之方式設置，作為記憶胞電晶體MT之電荷累積層發揮功能。絕緣層33使用例如氮化矽膜而形成。絕緣層34以包圍絕緣層33周圍之方式設置，作為記憶胞電晶體MT之區塊絕緣膜發揮功能。絕緣層34使用例如氧化矽膜而形成。除記憶體柱MP部外之縫隙SLT2內，嵌入絕緣層37。絕緣層37使用例如氧化矽膜而形成。
於第2例之記憶體柱MP周圍，設置例如AlO層35。於AlO層35周圍，設置例如障壁金屬層36。障壁金屬層36使用例如TiN膜而形成。於障壁金屬層36周圍，設置作為字元線WL發揮功能之配線層11。配線層11使用例如以鎢為材料之膜而形成。
與第1例同樣，第2例之1個記憶體柱MP沿Y方向包含2個記憶胞電晶體MT。與1個記憶體柱MP同樣，選擇電晶體ST1及ST2沿Y方向包含2個電晶體。
＜1-7.串之等效電路＞ 圖12係顯示第1實施形態之半導體記憶裝置1中相鄰之串之等效電路圖。第1實施形態之串之等效電路圖不限定於圖12所示之等效電路圖。圖12之說明中，有時省略說明與圖1～圖11相同或類似之構成。
如圖12所示，於1個記憶體柱MP形成有2個NAND串50e、50o。NAND串50e、50o各自具有串聯電性連接之選擇電晶體ST1、記憶胞電晶體MT0～MT7及選擇電晶體ST2。NAND串50e與NAND串50o以互相相對(對向)之方式設置。藉此，NAND串50e所含之選擇電晶體ST1、記憶胞電晶體MT0～MT7及選擇電晶體ST2、與NAND串50o所含之選擇電晶體ST1、記憶胞電晶體MT0～MT7及選擇電晶體ST2以一對一互相相對(對向)之方式設置。具體而言，NAND串50e所含之選擇電晶體ST1、與NAND串50o所含之選擇電晶體ST1以對向之方式設置，NAND串50e所含之記憶胞電晶體MT0～MT7、與NAND串50o所含之記憶胞電晶體MT0～MT7以分別一對一對向之方式設置，NAND串50e所含之選擇電晶體ST2、與NAND串50o所含之選擇電晶體ST2以對向之方式設置。
以下之說明中，主要說明包含第1記憶體柱MP(例如圖4之MP4)及與第1記憶體柱MP相鄰之第2記憶體柱MP(例如圖4之MP0)之2個記憶體柱MP之例。有時將第1記憶體柱MP稱為「第1半導體柱」，有時將設置於第1記憶體柱MP之NAND串50e稱為「第1串」，有時將第1串所含之記憶胞電晶體MT0～MT7稱為「第1記憶胞」，有時將設置有第1串之側稱為「第1側」，有時將設置於第1記憶體柱MP之NAND串50o稱為「第3串」，有時將第3串所含之記憶胞電晶體MT0～MT7稱為「第3記憶胞」，有時將設置有第3串之側稱為「第2側」。與第1記憶體柱MP同樣，有時將第2記憶體柱MP稱為「第2半導體柱」，有時將設置於第2記憶體柱MP之NAND串50e稱為「第2串」，有時將第2串所含之記憶胞電晶體MT0～MT7稱為「第2記憶胞」，有時將設置有第2串之側稱為「第1側」，有時將設置於第2記憶體柱MP之NAND串50o稱為「第4串」，有時將第4串所含之記憶胞電晶體MT0稱為「第4記憶胞」，有時將設置有第4串之側稱為「第2側」。另，第2側為相對於記憶體柱MP之第1側之相反側。
設置於第1記憶體柱MP及第2記憶體柱MP之NAND串50e之選擇電晶體ST1例如分別連接於共通之選擇閘極線SGD0。設置於第1記憶體柱MP及第2記憶體柱MP之NAND串50o之選擇電晶體ST1例如分別連接於共通之選擇閘極線SGD1。設置於第1記憶體柱MP及第2記憶體柱MP之NAND串50e之記憶胞電晶體MT0～MT7分別連接於共通之字元線WLe0～WLe7。設置於第1記憶體柱MP及第2記憶體柱MP之NAND串50o之記憶胞電晶體MT0～MT7分別連接於共通之字元線WLo0～WLo7。設置於第1記憶體柱MP及第2記憶體柱MP之NAND串50e之選擇電晶體ST2例如分別連接於共通之偶數選擇閘極線SGSe。設置於第1記憶體柱MP及第2記憶體柱MP之NAND串50o之選擇電晶體ST2例如分別連接於共通之奇數選擇閘極線SGSo。
有時將與設置於第1記憶體柱MP及第2記憶體柱MP之NAND串50e(第1串及第2串)所含之記憶胞電晶體MT0～MT7(第1記憶胞及第2記憶胞)連接之共通之字元線WLe0～WLe7稱為「第1字元線」，有時將與設置於第1記憶體柱MP及第2記憶體柱MP之NAND串50o(第3串及第4串)所含之記憶胞電晶體MT0～MT7(第3記憶胞及第4記憶胞)連接之字元線WLo0～WLo7稱為「第2字元線」。
又，有時將連接第1記憶胞之閘極電極與第1字元線之部分稱為第1部分，將連接第2記憶胞之閘極電極與第1字元線之部分稱為第2部分，將連接第3記憶胞之閘極電極與第2字元線之部分稱為第3部分，將連接第4記憶胞之閘極電極與第2字元線WL之部分稱為第4部分。第1字元線之第1部分與第2部分皆設置於記憶體串之第1側，第2字元線之第3部分與第4部分皆設置於記憶體串之第2側。第1部分～第4部分之各者顯示將字元線與記憶胞連接之部分，可設置於字元線，亦可設置於記憶胞，又可設置於字元線與記憶胞之兩者。另，本揭示中，有時將閘極電極簡稱為閘極。
NAND串50e、50o中，對向之選擇電晶體ST1之源極彼此及汲極彼此電性連接，分別對向之記憶胞電晶體MT0～7之源極彼此及汲極彼此電性連接，對向之選擇電晶體ST2之源極彼此及汲極彼此電性連接。上述之電性連接起因於對向之電晶體中形成之通道共用記憶體柱MP之一部分。
同一記憶體柱MP內之2個NAND串50e、50o連接於同一位元線BL及同一源極線SL。
＜1-8.記憶胞陣列之配置＞ 主要使用圖13～圖15，說明第1實施形態之記憶胞陣列之配置、及字元線WL之形成方法。圖13～圖15係顯示第1實施形態之字元線WL、記憶體柱MP及替換孔STH之配置之圖。第1實施形態之記憶胞陣列21之構成不限定於圖13～圖15所示之構成。圖13～圖15之說明中，有時省略說明與圖1～圖12相同或類似之構成。
如圖13、圖14或圖15所示，記憶胞部(memory cell)例如包含記憶胞部MC1及記憶胞部MC2。圖13所示之記憶胞部MC1與X方向平行或大致平行地與圖14所示之記憶胞部MC2相鄰配置。又，記憶胞部MC1與記憶胞部MC2相對於替換孔部STHAR1於X方向對稱或大致對稱配置。即，記憶胞部MC2相對於記憶胞部MC1配置於朝X方向拉伸之線之延長上。
又，相對於記憶胞部MC1於配置替換孔部STHAR1之側之平行於X方向之相反側，配置替換孔部STHAR2。又，相對於記憶胞部MC2，於配置替換孔部STHAR1之側之平行於X方向之相反側，配置替換孔部STHAR2。即，記憶胞部MC1配置於替換孔部STHAR1與替換孔部STHAR2之間，記憶胞部MC2配置於替換孔部STHAR1與替換孔部STHAR3之間。替換孔部STHAR1、替換孔部STHAR2、及替換孔部STHAR3包含複數個替換孔STH。
另，記憶胞部(memory cell)亦可包含第1連接部17d(圖13)、第2連接部19d(圖14)、替換孔部STHAR1(圖13、圖14)、及替換孔部STHAR2(圖13、圖14)。
圖4中，僅例示8條共通之位元線BL(位元線BL0～BL7)，圖15中，例示16條共通之位元線BL(位元線BL0～BL15)。例如，亦可設置相當於4 kByte、8 kByte或16 kByte之資料長度之條數之位元線，位元線之條數未特別限定。另，連接於位元線BL8～BL15之記憶體柱MP16～MP31與連接於位元線BL0～BL7之記憶體柱MP0～MP15具有同樣之構成及功能。設置於記憶體柱MP16～MP31之各記憶體柱之記憶胞電晶體MT7電性連接於作為對應之字元線WL7(WLo7及WLe7)發揮功能之配線層11-1～11-7。與連接於圖15所示之位元線BL8～BL15之記憶體柱MP16～MP31關聯之構成及功能等，與連接於使用圖3及圖4等說明之位元線BL0～BL7之記憶體柱MP0～MP15關聯之構成及功能等同樣。此處，省略連接於圖15所示之位元線BL8～BL15之記憶體柱MP16～MP31之詳細說明。
返回至圖13，說明記憶胞部MC1之字元線、記憶體柱及替換孔之配置。圖13所示之記憶胞部MC1相當於區塊BLK之一部分。圖13所示之記憶胞部MC1包含8個區域ZONE。各區域ZONE為包含如圖15所示般之16條位元線BL之區域。即，圖13所示之記憶胞部MC1之各區域ZONE如圖15所示，包含連接於16條位元線BL之32個記憶體柱MP。因此，圖13所示之記憶胞部MC1包含連接於128條位元線BL之256個記憶體柱MP。有時將具有16條位元線BL之區域稱為區域16BL，由於各區域ZONE包含複數個記憶胞，故有時稱為記憶胞群，有時分別稱為第1記憶胞群、第2記憶胞群、第3記憶胞群、第4記憶胞群、…而予以區分。另，記憶胞部MC1亦可包含多於8個之區域ZONE，各區域ZONE亦可包含多於16條之位元線BL。
圖14所示之記憶胞部MC2具有與圖13所示之記憶胞部MC1同樣之構成及功能，相當於區塊BLK之另一部分。由於記憶胞部MC2具有與記憶胞部MC1同樣之構成及功能，故以下之說明中，主要說明記憶胞部MC1之構成及功能。又，於區塊BLK中，除了記憶胞部MC1及記憶胞部MC2外，亦可包含更多之記憶胞部。
替換孔STH為用以形成包含字元線WL7(WLo7及WLe7)之字元線WL之孔。圖13及圖14所示之記憶胞部中，替換孔STH於字元線WL之延伸方向(與X方向平行或大致平行)上以特定間隔設置。例如，圖13及圖14所示之記憶胞部中，替換孔STH每隔連接於128條位元線BL之64個記憶體柱MP而設置。有時將替換孔STH稱為「第1孔」或「第2孔」。
此處，主要使用圖9，簡單說明形成包含字元線WL7(WLo7及WLe7)之字元線WL之方法之一例。於形成字元線WL前之階段中，於設置有圖9所示之AlO層45、障壁金屬層47及配線層11之場所，設置有例如氮化物之積層膜。利用替換孔STH去除氮化物之積層膜後，形成AlO層45、障壁金屬層47及配線層11。即，將氮化物之積層膜置換(替換)為AlO層45、障壁金屬層47及配線層11。此處說明之形成字元線WL之方法，可應用半導體記憶裝置之技術領域中使用之周知技術。
認為在形成字元線WL時，於去除氮化物之積層膜時，絕緣層46c之厚度(Y方向之厚度)愈靠近替換孔STH則愈薄。即，認為絕緣層46c之厚度依每個記憶胞電晶體MT而異。具體而言，認為愈接近替換孔STH之記憶胞電晶體MT則絕緣層46c之厚度愈薄，愈遠離替換孔STH之記憶胞電晶體MT則絕緣層46c之厚度愈厚。其結果，認為即使為同一字元線WL，愈遠離替換孔STH則供給之電壓愈低，愈遠離替換孔STH之記憶胞電晶體MT，則由字元線WL供給之電壓愈低。換言之，供給至記憶胞電晶體MT之電壓乃因與替換孔STH之距離而改變，供給至記憶胞電晶體MT之電壓因與替換孔STH之距離而有所偏差。
例如，於程式動作中，愈遠離替換孔STH之記憶胞電晶體MT，用以執行程式之電壓(程式電壓)實效上愈為低電壓。供給至記憶胞電晶體MT之電壓根據與替換孔STH之距離而改變，換言之，即程式電壓依每個記憶胞電晶體MT而改變。其結果，有對記憶胞電晶體MT之程式動作產生偏差之問題。又，若供給至記憶胞電晶體MT之電壓變低，則產生程式動作之時間增加之問題。
本揭示之半導體記憶裝置1中，如圖13所示，依自替換孔STH由遠至近之順序，按每個區域16BL，分配區域ZONE3(Z3)、區域ZONE2(Z2)、區域ZONE1(Z1)及區域ZONE0(Z0)。具體而言，離開替換孔部STHAR1最遠之區域16BL分配於區域Z3，第2遠之區域16BL分配於區域Z2，緊接其後之區域16BL分配於區域Z1，最近之區域16BL分配於區域Z0。與替換孔部STHAR1同樣，亦對替換孔部STHAR2，依自替換孔部STHAR2由遠至近之順序，按每個區域16BL分配區域Z3～Z0。即，依自替換孔STH由遠至近之順序，將2個區域16BL分配於各區域Z0～Z3。離替換孔部STHAR1最遠之區域Z3、與離替換孔部STHAR2最遠之區域Z3相鄰。
本揭示之半導體記憶裝置1中，按每個區域Z3～Z0分配記憶胞部。藉由按每個區域Z3～Z0分配記憶胞部，可按每個區域Z3～Z0，調整供給至記憶胞電晶體MT之實效之程式電壓。即，本揭示之半導體記憶裝置1中，可抑制記憶胞電晶體MT之程式動作之偏差(記憶胞之程式偏差)。又，本揭示之半導體記憶裝置1中，由於抑制記憶胞電晶體MT之程式動作之偏差，故可抑制程式動作之時間增加。
＜1-9.程式動作之概要＞ 針對第1實施形態之半導體記憶裝置1之寫入動作方法進行說明。針對選擇閘極線SGD被選擇之情況，使用圖3及圖4進行說明。選擇閘極線SGD0～SGD3之任一者被選擇之情形時，對與各選擇閘極線對應之1個配線層10-0～10-3供給將選擇電晶體ST1設為接通狀態之電壓。例如，圖15所示之1個區域ZONE中，若選擇對應於選擇閘極線SGD1之配線層10-1，則設置於記憶體柱MP0、MP1、MP4、MP5、MP8、MP9、MP12及MP13之8個選擇電晶體ST1成為接通狀態。同樣，其他區域ZONE中亦於配置於對應位置之記憶體柱設置之選擇電晶體ST1成為接通狀態。藉此，選擇區塊BLK中屬於對應於選擇閘極線SGD1之記憶體柱之記憶胞電晶體MT。利用由選擇閘極線選擇之記憶胞電晶體MT形成記憶體組群MG。又，由對應於記憶體組群MG中選擇之字元線WL之記憶胞電晶體MT形成1頁。選擇上述配線層10-1以外之配線層時之動作與上述同樣，此處省略說明。因此，區塊BLK包含相當於選擇閘極線SGD之數量之記憶體組群MG，各記憶體組群MG包含相當於字元線WL之層數之頁面。
作為記憶胞電晶體MT之寫入方式，例如可應用TLC方式。應用TLC方式之複數個記憶胞電晶體MT形成8個閾值分佈(寫入位準)。8個閾值分佈例如依閾值電壓由低至高之順序，稱為“ER”位準、“A”位準、“B”位準、“C”位準、“D”位準、“E”位準、“F”位準、“G”位準。對“ER”位準、“A”位準、“B”位準、“C”位準、“D”位準、“E”位準、“F”位準及“G”位準分別分配3位元資料。
半導體記憶裝置1於寫入動作中重複執行程式循環。程式循環例如包含程式動作及驗證動作。程式動作為藉由將所選擇之記憶胞電晶體MT中之電子注入至電荷累積層，而使該選擇之記憶胞電晶體MT之閾值電壓上升之動作。或，程式動作為藉由禁止對電荷累積層注入電子，而維持選擇之記憶胞電晶體MT之閾值電壓之動作。驗證動作為藉由繼程式動作後，使用驗證電壓進行讀取動作，而確認選擇之記憶胞電晶體MT之閾值電壓是否達到目標位準之動作。其後，將閾值電壓達到目標位準之選擇之記憶胞電晶體MT設為禁止寫入。
半導體記憶裝置1中，藉由重複執行包含如上述般之程式動作與驗證動作之程式循環，選擇之記憶胞電晶體MT之閾值電壓上升至目標位準。
有時累積於電荷累積層之電子以不穩定狀態累積。因此，有時自上述程式動作結束之時點，累積於記憶胞電晶體MT之電荷累積層之電子隨著時間經過而自電荷累積層脫離。若電子自電荷累積層脫離，則記憶胞電晶體MT之閾值電壓降低。因此，寫入動作結束後執行之讀取動作中，為應對如可能隨著時間經過而發生之記憶胞電晶體之閾值電壓降低，使用低於驗證電壓之讀取電壓進行讀取動作。讀取動作亦可包含驗證動作。以下說明之動作之例為半導體記憶裝置1之程式動作之例。半導體記憶裝置1之寫入動作包含於寫入動作方法。
第1實施形態之半導體記憶裝置1中，為調整供給至記憶胞電晶體MT之實效之程式電壓，而按每個區域Z3～Z0控制供給至感測放大器單元SAU(圖19)之節點SRC之電壓SRCGND。細節於下文敘述，由於感測放大器單元SAU電性連接於位元線BL，故藉由按每個區域Z3～Z0控制供給至節點SRC之電壓SRCGND，而按每個區域Z3～Z0控制供給至位元線BL之電壓。其結果，可按每個區域Z3～Z0調整供給至記憶胞電晶體MT之實效之程式電壓。
＜1-9-1.感測放大器及驅動器組之構成之一例＞ 使用圖16～圖18，說明第1實施形態之半導體記憶裝置1所含之感測放大器模組70及驅動器組28之構成之一例。圖16係顯示第1實施形態之半導體記憶裝置1所含之感測放大器模組70之構成之一例之方塊圖，即用以說明感測放大器模組70所含之複數個感測放大器單元SAU0～SAU15、與複數條位元線BL0-Z0～BL15-Z0之連接之圖。圖17係顯示繼圖16所示之感測放大器組群100A後之感測放大器組群100B～100D之構成之一例之方塊圖，即用以說明感測放大器模組70所含之複數個感測放大器單元SAU0～SAU15、與複數條位元線BL0-Z0～BL15-Z0、位元線BL0-Z1～BL15-Z1、複數條位元線BL0-Z2～BL15-Z2、位元線BL0-Z3～BL15-Z3之連接之圖。圖18係顯示第1實施形態之半導體記憶裝置1所含之驅動器組28之構成之一例之方塊圖，即用以說明驅動器組28與複數個感測放大器組群100A～100D之連接之圖。第1實施形態之感測放大器模組70及驅動器組28之構成不限定於圖16～圖18所示之構成。圖16～圖18之說明中，有時省略說明與圖1～圖15相同或類似之構成。
如圖16、圖17或圖18所示，感測放大器模組70包含複數個感測放大器組群100A～100D。有時將複數個感測放大器組群100A～100D之各者稱為「第1感測放大器群」、「第2感測放大器群」、「第3感測放大器群」、「第4感測放大器群」。
使用圖16及圖17，說明感測放大器模組70所含之複數個感測放大器單元SAU0～SAU15與複數條位元線BL之連接。感測放大器組群100A、100B、100C及100D分別包含感測放大器單元SAU0～SAU15。感測放大器單元SAU0～SAU15例如於字元線WL之延伸方向(X方向)與位元線BL之延伸方向(Y方向)上矩陣狀配置。感測放大器單元SAU0～SAU15分別連接有1條位元線BL。感測放大器模組70所含之感測放大器單元SAU之個數例如與位元線BL之條數對應。
第1實施形態之半導體記憶裝置1中，感測放大器組群100A內之感測放大器單元SAU0～SAU15分別與區域Z0所含之位元線BL0-Z0～BL15-Z0一對一電性連接。例如，位元線BL0-Z0電性連接於感測放大器單元SAU0，位元線BL7-Z0電性連接於感測放大器單元SAU7。
與感測放大器組群100A同樣，感測放大器組群100B內之感測放大器單元SAU0～SAU15分別與區域Z1所含之位元線BL0-Z1～BL15-Z1一對一電性連接，感測放大器組群100C內之感測放大器單元SAU0～SAU15分別與區域Z2所含之位元線BL0-Z2～BL15-Z2一對一電性連接，感測放大器組群100D內之感測放大器單元SAU0～SAU15分別與區域Z3所含之位元線BL0-Z3～BL15-Z3一對一電性連接。
第1實施形態之半導體記憶裝置1中，包含Y方向之實線所示之配線90、X方向之實線所示之配線92、及Y方向之粗實線所示之配線91。使用Y方向之實線所示之配線90、X方向之實線所示之配線92、及Y方向之粗實線所示之配線91，將複數條位元線BL分別連接於感測放大器單元SAU0～SAU15中對應之感測放大器單元SAU。
如圖16所示，例如使用Y方向之實線所示之配線90，將區域Z0所含之位元線BL0-Z0～BL3-Z0分別連接於感測放大器組群100A內之感測放大器單元SAU0～SAU3中對應之感測放大器單元SAU。使用Y方向之實線所示之配線90、及X方向之實線所示之配線92，將區域Z0所含之位元線BL4-Z0～BL7-Z0分別連接於感測放大器組群100A內之感測放大器單元SAU4～SAU7中對應之感測放大器單元SAU。使用Y方向之實線所示之配線90、X方向之實線所示之配線92、及Y方向之粗實線所示之配線91，將區域Z0所含之位元線BL8-Z0～BL15-Z0分別連接於感測放大器組群100A內之感測放大器單元SAU8～SAU15中對應之感測放大器單元SAU。
與區域Z0所含之位元線BL0-Z0～BL3-Z0同樣，區域Z1所含之位元線BL0-Z1～BL15-Z1、區域Z2所含之位元線BL0-Z2～BL15-Z2、及區域Z3所含之位元線BL0-Z3～BL15-Z3亦連接於各感測放大器組群100內之感測放大器單元SAU8～SAU15中對應之感測放大器單元SAU。
第1實施形態之半導體記憶裝置1中，Y方向之實線所示之配線90與Y方向之粗實線所示之配線91介隔絕緣層形成於不同層。即，Y方向之實線所示之配線90與Y方向之粗實線所示之配線91可重疊配置。X方向之實線所示之配線92可形成於與Y方向之實線所示之配線90、或Y方向之粗實線所示之配線91之任一配線相同層，亦可介隔絕緣層，形成於與Y方向之實線所示之配線90及Y方向之粗實線所示之配線91不同層。即，X方向之實線所示之配線92與Y方向之實線所示之配線90可重疊配置，X方向之實線所示之配線92與Y方向之粗實線所示之配線91可重疊配置。
圖16所示之形態中，Y方向之實線所示之配線90之條數為40條，Y方向之粗實線所示之配線91之條數為24條，X方向之實線所示之配線92之條數為48條。圖16及圖17所示之形態為一例，配線之連接等構成不限定於圖16及圖17所示之形態。
接著，使用圖18，說明驅動器組28與複數個感測放大器組群100A～100D之連接。
驅動器組28包含源極接地控制驅動器(SRCGND driver)28C。驅動器組28電性連接於電壓產生電路27。驅動器組28由電壓產生電路27供給電壓及控制信號。
源極接地控制驅動器28C基於自電壓產生電路27供給之電壓及控制信號，例如產生電壓SRCGND0(SRCGND[0])、電壓SRCGND1(SRCGND[1])、電壓SRCGND2(SRCGND[2])、及電壓SRCGND3(SRCGND[3])。源極接地控制驅動器28C具有對與每個區域極Z0～Z3建立對應之複數個感測放大器單元SAU供給每個區域Z0～Z3不同之電壓SRCGND之功能。有時將電壓SRCGND0(SRCGND[0])、電壓SRCGND1(SRCGND[1])、電壓SRCGND2(SRCGND[2])、及電壓SRCGND3(SRCGND[3])稱為「第1電壓」或「第2電壓」。
圖18所示之形態中，例如X方向之實線所示之配線84電性連接於供給電壓SRCGND之源極接地供給線80～83之各者。X方向之實線所示之配線84電性連接於各感測放大器組群100所含之感測放大器單元SAU0～SAU15之節點SRC。有時將源極接地供給線80～83稱為「電壓供給線」，有時將源極接地供給線80～83分別稱為「第1電壓供給線」、「第2電壓供給線」、「第3電壓供給線」、「第4電壓供給線」。
源極接地控制驅動器28C對源極接地供給線80，供給電壓SRCGND0(SRCGND[0])，對源極接地供給線81，供給電壓SRCGND1(SRCGND[1])，對源極接地供給線82，供給電壓SRCGND2(SRCGND[2])，對源極接地供給線83，供給電壓SRCGND3(SRCGND[3])。
感測放大器組群100A內之感測放大器單元SAU0～SAU15經由X方向之實線所示之配線84，被供給電壓SRCGND0(SRCGND[0])。感測放大器組群100B內之感測放大器單元SAU0～SAU15經由X方向之實線所示之配線84，被供給電壓SRCGND1(SRCGND[1])。感測放大器組群100C內之感測放大器單元SAU0～SAU15經由X方向之實線所示之配線84，被供給電壓SRCGND2(SRCGND[2])。感測放大器組群100D內之感測放大器單元SAU0～SAU15經由X方向之實線所示之配線84，被供給電壓SRCGND3(SRCGND[3])。
圖18所示之形態中，顯示源極接地控制驅動器28C產生4個電壓SRCGND之例，但由源極接地控制驅動器28C產生之電壓SRCGND只要為2個以上即可。由源極接地控制驅動器28C產生之電壓SRCGND只要基於區域Z0～Z3之數量決定即可。又，第1實施形態之半導體記憶裝置1中，X方向之實線所示之配線為與X方向平行或大致平行設置之配線，Y方向之實線所示之配線及Y方向之粗實線所示之配線為與Y方向平行或大致平行設置之配線。
第1實施形態之半導體記憶裝置1中，如圖15及圖16所示，藉由使用與X方向平行或大致平行之配線、及與Y方向平行或大致平行之配線，可更換於配置於各區域Z0～Z3之位元線BL連接之配線之配置(順序)。
更換之配線電性連接於與各位元線BL對應之感測放大器單元SAU。具體而言，連接於相鄰之記憶體柱MP之位元線BL(圖13)與設置於同一方向(此處為X方向)之感測放大器單元SAU連接。又，細節於下文敘述，感測放大器單元SAU可將供給至節點SRC之電壓SRCGND供給至位元線BL。
其結果，第1實施形態之半導體記憶裝置1中，如圖18所示，可使用與X方向平行或大致平行之配線84，將電壓SRCGND0(SRCGND[0])～SRCGND3(SRCGND[3])供給至配置於同一感測放大器組群100內之SAU0～SAU15。藉此，配置於同一感測放大器組群100內之SAU0～SAU15可對配置於同一區域Z0～Z3之位元線BL供給同一電壓SRCGND。
具體而言，配置於感測放大器組群100A內之SAU0～SAU15可對配置於區域Z0之位元線BL0-Z0～BL15-Z0供給電壓SRCGND0(SRCGND[0])，配置於感測放大器組群100B內之SAU0～SAU15可對配置於區域Z1之位元線BL0-Z1～BL15-Z1供給電壓SRCGND1(SRCGND[1])，配置於感測放大器組群100C內之SAU0～SAU15可對配置於區域Z2之位元線BL0-Z2～BL15-Z2供給電壓SRCGND2(SRCGND[2])，配置於感測放大器組群100D內之SAU0～SAU15可對配置於區域Z3之位元線BL0-Z3～BL15-Z3供給電壓SRCGND3(SRCGND[3])。
＜1-9-2.感測放大器單元SAU之電路構成＞ 接著，說明感測放大器單元SAU之電路構成之一例。圖19係顯示第1實施形態之感測放大器單元SAU之電路構成之一例之電路圖。另，圖9所示之感測放大器單元SAU之電路構成為一例，第1實施形態之非揮發性半導體記憶裝置之感測放大器單元SAU之電路構成不限定於圖19所示之例。有時省略說明與圖1～圖18相同或類似之構成。
感測放大器模組70包含分別與位元線BL0～BL(L-1)建立關聯之複數個感測放大器模組SAU。圖19顯示1個感測放大器單元SAU之電路構成。
感測放大器單元SAU例如可暫時保持對應於由對應之位元線BL讀取之閾值電壓之資料。又，感測放大器單元SAU可使用暫時保持之資料進行邏輯運算。細節於下文敘述，半導體記憶裝置1可使用感測放大器單元SAU，執行程式動作。
如圖19所示，感測放大器單元SAU包含感測放大器部SA、以及閂鎖電路SDL、ADL、BDL、CDL及XDL。感測放大器部SA以及閂鎖電路SDL、ADL、BDL、CDL及XDL以可互相收發資料之方式由匯流排LBUS連接。感測放大器部SA連接於電源線與節點SRC之間。節點SRC被供給小於供給至電源線之電壓的電壓。電源線為對感測放大器部SA供給高位準(High Level)之電壓之電壓供給線。節點SRC為對感測放大器部SA供給低位準(Low Level)之電壓之節點。感測放大器部SA被電源線及節點SRC供給電壓而動作。另，電源線及節點SRC亦可以對感測放大器單元SAU內之感測放大器部SA以外之元件供給電壓之方式構成。高位準之電壓例如為電壓VDD、電壓VHSA等，低位準之電壓例如為電壓VSS、電壓SRCGND[m:0]等。有時將電源線稱為「高電壓供給線」、「電壓供給端子」或「高電壓供給端子」，有時將節點SRC稱為「電壓供給端子」或「低電壓供給端子」。
感測放大器部SA例如於讀取動作中，感測由對應之位元線BL讀取之資料(閾值電壓)，判定對應於讀取之閾值電壓之資料為“0”或“1”。感測放大器部SA包含例如p通道MOS電晶體120、n通道MOS電晶體121～128及電容器129。
電晶體120之一端連接於電源線，電晶體120之閘極連接於閂鎖電路SDL內之節點INV。電晶體121之一端連接於電晶體120之另一端，電晶體121之另一端連接於節點SCOM，對電晶體121之閘極輸入控制信號BLX。電晶體122之一端連接於節點SCOM，對電晶體122之閘極輸入控制信號BLC。電晶體123為高耐壓之MOS電晶體，電晶體123之一端連接於電晶體122之另一端，電晶體123之另一端連接於位元線BL，對電晶體123之閘極輸入控制信號BLS。細節於下文敘述，電晶體122具有對閘極輸入控制信號BLC，將供給至節點SCOM之電壓供給至位元線BL之功能。有時將電晶體122稱為「控制電晶體」。
本揭示之半導體記憶裝置1中，可調整供給至記憶胞電晶體MT之實效之程式電壓。第1實施形態中，藉由按每個區域Z3～Z0控制供給至感測放大器單元SAU之節點SRC之電壓SRCGND，而調整供給至記憶胞電晶體MT之實效之程式電壓。細節於下文敘述，本揭示之半導體記憶裝置1中，亦可藉由使用控制信號BLC，而調整供給至記憶胞電晶體MT之實效之程式電壓。其結果，可藉由使用本揭示之半導體記憶裝置1，抑制記憶胞之程式偏差。該情形時，對應於連接於感測放大器單元SAU之位元線BL，供給不同之控制信號BLC[p:0](p為1以上之整數)。
電晶體124之一端連接於節點SCOM，電晶體124之另一端連接於節點SRC，電晶體124之閘極連接於節點INV。電晶體125之一端連接於電晶體120之另一端，電晶體125之另一端連接於節點SEN，對電晶體125之閘極輸入控制信號HHL。電晶體126之一端連接於節點SEN，電晶體126之另一端連接於節點SCOM，對電晶體126之閘極輸入控制信號XXL。
電晶體127之一端接地，電晶體127之閘極連接於節點SEN。電晶體128之一端連接於電晶體127之另一端，電晶體128之另一端連接於匯流排LBUS，對電晶體128之閘極輸入控制信號STB。電容器129之一端連接於節點SEN，對電容器129之另一端輸入時脈CLK。例如，對時脈CLK供給電壓VSS。
以上說明之控制信號BLX、BLC、BLS、HHL、XXL、STI、STL及STB例如由序列發生器24產生。又，對連接於電晶體120之一端之電源線供給例如半導體記憶裝置1之內部電源電壓即電壓VDD或電壓VHSA，對節點SRC供給例如半導體記憶裝置1之接地電壓即電壓VSS、供給至位元線ProgramBL之電壓SRCGND[m:0](m為1以上之整數)。
閂鎖電路SDL、ADL、BDL、CDL及XDL暫時保持讀取資料。閂鎖電路XDL例如連接於暫存器25，用於感測放大器單元SAU與輸入輸出電路22間之資料之輸入輸出。
閂鎖電路SDL包含例如反相器130及131、以及n通道MOS電晶體132及133。反相器130之輸入節點連接於節點LAT，反相器130之輸出節點連接於節點INV。反相器131之輸入節點連接於節點INV，反相器131之輸出節點連接於節點LAT。電晶體132之一端連接於節點INV，電晶體132之另一端連接於匯流排LBUS，對電晶體132之閘極輸入控制信號STI。電晶體133之一端連接於節點LAT，電晶體133之另一端連接於匯流排LBUS，對電晶體133之閘極輸入控制信號STL。例如，節點LAT中保持之資料相當於保持於閂鎖電路SDL之資料，節點INV中保持之資料相當於保持於節點LAT之資料之反轉資料。由於閂鎖電路ADL、BDL、CDL及XDL之電路構成例如與閂鎖電路SDL之電路構成同樣，故省略說明。
以上說明之感測放大器單元SAU中，各感測放大器單元SAU判定對應於由位元線BL讀取之閾值電壓之資料之時序係基於確立控制信號STB之時序。半導體記憶裝置1中，「序列發生器24確立控制信號STB」意指與序列發生器24使控制信號STB自"L"位準變化為"H"位準對應。
感測放大器單元SAU之構成不限定於使用圖19說明之構成及功能。例如，感測放大器單元SAU中，對閘極輸入控制信號STB之電晶體128亦可以p通道MOS電晶體構成。該情形時，「序列發生器24確立控制信號STB」意指與序列發生器24使控制信號STB自"H"位準變化為"L"位準對應。
又，感測放大器單元SAU具備之閂鎖電路之個數可設計為任意個數。該情形時，閂鎖電路之個數例如基於1個記憶胞電晶體MT保持之資料之位元數設計。又，亦可於1個感測放大器單元SAU經由選擇器連接複數條位元線BL。
＜1-9-3.程式動作之一例＞ 圖20～圖22係顯示第1實施形態之半導體記憶裝置1之程式動作時，各種信號之時序圖之圖。圖23～圖25係用以說明第1實施形態之半導體記憶裝置1之程式動作時之感測放大器單元SAU之動作之概略性電路圖。圖20～圖22所示之時序圖為顯示供給至各種電路構成要件之電壓之時間變化之一例之概略性時序圖。圖20～圖22所示之時序圖及圖23～圖25所示之感測放大器單元SAU之動作為一例，第1實施形態之半導體記憶裝置1之時序圖及感測放大器單元SAU之動作不限定於圖20～圖25所示之例。有時省略說明與圖1～圖19相同或類似之構成。
以下之說明中，NAND串50o、50e(圖12)中，將連接於成為寫入對象之記憶胞電晶體MT(被寫入程式電壓之記憶胞電晶體MT)之字元線稱為選擇字元線SEL-WL，將連接於其以外之記憶胞電晶體MT之字元線稱為非選擇字元線USEL-WL。又，將電性連接於NAND串50o、50e中，包含成為寫入對象之記憶胞電晶體MT之NAND串50o、50e之位元線BL稱為位元線ProgramBL。又，程式動作中，藉由使供給至位元線之電壓高於電壓VSS，而使連接於被供給大於電壓VSS之電壓之位元線之記憶胞電晶體MT之通道之部分，以實效上減弱程式動作時被供給之程式電壓VPGM(圖20)之狀態程式化。即，於程式動作中，藉由使供給至位元線之電壓高於電壓VSS，可抑制過量之電壓供給至記憶胞電晶體MT。本揭示之半導體記憶裝置1中，將此種位元線稱為位元線QPWBL。再者，將除位元線ProgramBL及位元線QPWBL以外，電性連接於包含成為寫入對象之記憶胞電晶體MT以外之記憶胞電晶體MT(未被寫入程式電壓之記憶胞電晶體MT)之NAND串50o或50e之位元線BL稱為位元線InhibitBL。
又，以下之說明中，序列發生器24(圖1)控制電壓產生電路27(圖1)、列解碼器29(圖1)及感測放大器模組70(圖1)，電壓產生電路27、列解碼器29、驅動器組28或感測放大器模組70對選擇閘極線SGD(例如偶數選擇閘極線SG0)、選擇閘極線SGS(例如偶數選擇閘極線SGSe、奇數選擇閘極線SGSo)、非選擇選擇閘極線USEL-SGD(例如奇數選擇閘極線SG1)、選擇字元線SEL-WL、非選擇字元線USEL-WL、源極線SL、控制信號BLC及感測放大器單元SAU之節點SRC供給電壓。第1實施形態之半導體記憶裝置1中，位元線ProgramBL例如由節點SRC供給源極接地電壓SRCGND[m:0]。
第1實施形態之半導體記憶裝置1之程式動作期間包含對位元線InhibitBL設定電壓之期間、對位元線QPWBL設定電壓之期間、及對位元線ProgramBL設定電壓之期間。將對位元線InhibitBL設定電壓之期間稱為第1動作期間，將對位元線QPWBL設定電壓之期間稱為第2動作期間，將對位元線ProgramBL設定電壓之期間稱為第3動作期間。
如圖20所示，於半導體記憶裝置1之程式動作期間之整個期間(自時刻t00至時刻t25)，選擇閘極線SGS、非選擇選擇閘極線USEL-SGD、選擇字元線SEL-WL、非選擇字元線USEL-WL及源極線SL被供給低(Low)位準之電壓。低位準之電壓例如為電壓VSS。又，於半導體記憶裝置1之程式動作期間之整個期間(自時刻t00至時刻t25)，區域Z3內之感測放大器單元SAU之節點SRC被供給電壓SRCGND[3]，區域Z2內之感測放大器單元SAU之節點SRC被供給電壓SRCGND[2]，區域Z1內之感測放大器單元SAU之節點SRC被供給電壓SRCGND[1]，區域Z0內之感測放大器單元SAU之節點SRC被供給電壓SRCGND[0]。電壓SRCGND[0]大於電壓SRCGND[1]，電壓SRCGND[1]大於電壓SRCGND[2]，電壓SRCGND[2]大於電壓SRCGND[3]。半導體記憶裝置1中，與替換孔部STHAR1、替換孔部STHAR2或替換孔部STHAR3之距離依區域Z3、區域Z2、區域Z1、區域Z0之順序變遠。藉此，與替換孔部STHAR2或替換孔部STHAR3之距離越遠之區域中被分配之位元線BL，被供給越小之電壓SRCGND。另，以下之說明中，有時將感測放大器單元SAU0～SAU15總稱為感測放大器單元SAU。
＜1-9-3-1.第1動作期間之一例＞ 主要使用圖20～圖25，說明於第1動作期間之整個期間(自時刻t00至時刻t10)，供給至各信號線及各節點之電壓等。第1實施形態之程式動作中，首先，使用序列發生器24，對NAND串50o、50e所含之記憶胞電晶體MT執行第1動作期間之第1動作。第1動作期間為對位元線InhibitBL設定電壓之期間(InhibitBL電壓設定期間)。
說明於第1動作期間之時刻t00至時刻t02，供給至各信號線及各節點之電壓等。
如圖20所示，控制信號BLC被供給低位準之電壓。選擇閘極線SGD於時刻t00至時刻t01，被供給低位準之電壓，於時刻t01至時刻t02，由低位準之電壓供給電壓VSGH_PCH。
將供給至圖21或圖22所示之區域Z3～Z0之位元線InhibitBL、連接於區域Z3～Z0之位元線InhibitBL之感測放大器單元SAU之節點INV、連接於區域Z3～區域Z0之位元線InhibitBL之感測放大器單元SAU之節點SCOM、區域Z3～Z0之位元線QPWBL、連接於區域Z3～Z0之位元線QPWBL之感測放大器單元SAU之節點INV、連接於區域Z3～區域Z0之位元線QPWBL之感測放大器單元SAU之節點SCOM、區域Z3～Z0之位元線ProgramBL、連接於區域Z3～Z0之位元線ProgramBL之感測放大器單元SAU之節點INV、及連接於區域Z3～區域Z0之位元線ProgramBL之感測放大器單元SAU之節點SCOM之各者之電壓，使用圖25之感測放大器單元SAU之概略性電路圖說明。另，雖顯示圖25所示之控制信號BLC被供給電壓VTH之例，但第1動作期間之時刻t00至時刻t02之說明中，控制信號BLC被供給低(Low)位準之電壓，連接於控制信號BLC之電晶體122斷開(OFF)，位元線BL保持初始狀態之低位準(例如電壓VSS)。
閂鎖電路SDL之節點INV保持“1”(高位準(High Level)之電壓)，閂鎖電路SDL之節點LAT保持“0”(低位準(Low Level)之電壓)。藉此，連接於節點INV之電晶體120斷開(OFF)，連接於節點INV之電晶體124接通(ON)。控制信號BLC被供給低位準之電壓，電晶體122斷開。藉此，節點SCOM由節點SRC供給電壓VSS、或電壓SRCGND[m:0]。本揭示之半導體記憶裝置1中，電壓SRCGND[m:0]為電壓SRCGND[0]、電壓SRCGND[1]、電壓SRCGND[2]、電壓SRCGND[3]。
藉此，於圖21或圖22所示之第1動作期間之時刻t00至時刻t02，區域Z3～Z0之位元線InhibitBL被供給低位準，連接於區域Z3～Z0之位元線InhibitBL之感測放大器單元SAU之節點INV被供給高位準之電壓，連接於區域Z3之位元線InhibitBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[3]，連接於區域Z2之位元線InhibitBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[2]，連接於區域Z1之位元線InhibitBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[1]，連接於區域Z0之位元線InhibitBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[0]。與供給至與位元線InhibitBL關聯之各節點之電壓同樣，區域Z3～Z0之位元線QPWBL被供給低位準，連接於區域Z3～Z0之位元線QPWBL之感測放大器單元SAU之節點INV被供給高位準之電壓，連接於區域Z3之位元線QPWBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[3]，連接於區域Z2之位元線QPWBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[2]，連接於區域Z1之位元線QPWBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[1]，連接於區域Z0之位元線QPWBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[0]。又，與供給至與位元線InhibitBL關聯之各節點之電壓同樣，區域Z3～Z0之位元線ProgramBL被供給低位準，連接於區域Z3～Z0之位元線ProgramBL之感測放大器單元SAU之節點INV被供給高位準之電壓，連接於區域Z3之位元線ProgramBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[3]，連接於區域Z2之位元線ProgramBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[2]，連接於區域Z1之位元線ProgramBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[1]，連接於區域Z0之位元線ProgramBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[0]。
接著，說明於第1動作期間之時刻t02至時刻t03，供給至各信號線及各節點之電壓等。
如圖20所示，控制信號BLC被供給電壓VTH。選擇閘極線SGD被供給電壓VSGH_PCH。此時，NAND串50o、50e(圖12)所含之選擇電晶體ST1(圖12)基於電壓VSGH_PCH與電壓VTH之電壓差而斷開。
將供給至圖21或圖22所示之區域Z3～Z0之位元線InhibitBL、連接於區域Z3～Z0之位元線InhibitBL之感測放大器單元SAU之節點INV、及連接於區域Z3～區域Z0之位元線InhibitBL之感測放大器單元SAU之節點SCOM之各者之電壓，使用圖23之感測放大器單元SAU之概略性電路圖說明。
閂鎖電路SDL之節點INV保持“0”(低位準(Low Level)之電壓)，閂鎖電路SDL之節點LAT保持“1”(高位準(High Level)之電壓)。藉此，連接於節點INV之電晶體120接通，連接於節點INV之電晶體124斷開。雖省略圖示，但控制信號BLX被供給高位準之電壓，電晶體121接通。控制信號BLC被供給電壓VTH，電晶體122接通。藉此，節點SCOM被供給電壓VDD或電壓VHSA，位元線BL被供給電壓VDD或電壓VHSA。電壓VDD或電壓VHSA小於電壓VTH。(電壓VTH較電壓VDD或電壓VHSA大電晶體122之閾值電壓Vthblc以上。)
藉此，於圖21或圖22所示之第1動作期間之時刻t02至時刻t03，區域Z3～Z0之位元線InhibitBL由低位準之電壓供給電壓VHSA，連接於區域Z3～Z0之位元線InhibitBL之感測放大器單元SAU之節點INV由高位準之電壓供給低位準之電壓，連接於區域Z3～Z0之位元線InhibitBL之感測放大器單元SAU之節點SCOM被供給電壓VHSA。
又，於圖21或圖22所示之第1動作期間之時刻t02至時刻t03，區域Z3之位元線QPWBL被供給電壓SRCGND[3]，區域Z2之位元線QPWBL被供給電壓SRCGND[2]，區域Z1之位元線QPWBL被供給電壓SRCGND[1]，區域Z0之位元線QPWBL被供給電壓SRCGND[0]，連接於區域Z3～Z0之位元線QPWBL之感測放大器單元SAU之節點INV被供給高位準之電壓，連接於區域Z3之位元線QPWBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[3]，連接於區域Z2之位元線QPWBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[2]，連接於區域Z1之位元線QPWBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[1]，連接於區域Z0之位元線QPWBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[0]。又，與供給至與位元線QPWBL關聯之各節點之電壓同樣，區域Z3之位元線ProgramBL被供給電壓SRCGND[3]，區域Z2之位元線ProgramBL被供給電壓SRCGND[2]，區域Z1之位元線ProgramBL被供給電壓SRCGND[1]，區域Z0之位元線ProgramBL被供給電壓SRCGND[0]，連接於區域Z3～Z0之位元線ProgramBL之感測放大器單元SAU之節點INV被供給高位準之電壓，連接於區域Z3之位元線ProgramBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[3]，連接於區域Z2之位元線ProgramBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[2]，連接於區域Z1之位元線ProgramBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[1]，連接於區域Z0之位元線ProgramBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[0]。
接著，說明於第1動作期間之時刻t03至時刻t10，供給至各信號線及各節點之電壓等。
如圖20所示，控制信號BLC由電壓VTH供給低位準之電壓。選擇閘極線SGD由電壓VSGH_PCH供給低位準之電壓。
於圖21或圖22所示之第1動作期間之時刻t03至時刻t10，區域Z3～Z0之位元線InhibitBL以浮動狀態保持電壓VHSA，連接於區域Z3～Z0之位元線InhibitBL之感測放大器單元SAU之節點INV被供給低位準之電壓，連接於區域Z3～Z0之位元線InhibitBL之感測放大器單元SAU之節點SCOM被供給電壓VHSA。又，區域Z3之位元線QPWBL被供給電壓SRCGND[3]，區域Z2之位元線QPWBL被供給電壓SRCGND[2]，區域Z1之位元線QPWBL被供給電壓SRCGND[1]，區域Z0之位元線QPWBL被供給電壓SRCGND[0]，連接於區域Z3～Z0之位元線QPWBL之感測放大器單元SAU之節點INV被供給高位準之電壓，連接於區域Z3之位元線QPWBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[3]，連接於區域Z2之位元線QPWBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[2]，連接於區域Z1之位元線QPWBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[1]，連接於區域Z0之位元線QPWBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[0]。又，區域Z3之位元線ProgramBL被供給電壓SRCGND[3]，區域Z2之位元線ProgramBL被供給電壓SRCGND[2]，區域Z1之位元線ProgramBL被供給電壓SRCGND[1]，區域Z0之位元線ProgramBL被供給電壓SRCGND[0]，連接於區域Z3～Z0之位元線ProgramBL之感測放大器單元SAU之節點INV被供給高位準之電壓，連接於區域Z3之位元線ProgramBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[3]，連接於區域Z2之位元線ProgramBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[2]，連接於區域Z1之位元線ProgramBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[1]，連接於區域Z0之位元線ProgramBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[0]。
與第1動作期間之時刻t03至時刻t10同樣，於繼第1動作期間後之第2動作期間及第3動作期間之時刻t10至時刻t25，區域Z3～Z0之位元線InhibitBL以浮動狀態保持電壓VHSA，連接於區域Z3～Z0之位元線InhibitBL之感測放大器單元SAU之節點INV被供給低位準之電壓，連接於區域Z3～Z0之位元線InhibitBL之感測放大器單元SAU之節點SCOM被供給電壓VHSA。藉此，有時於以下之＜1-9-3-2.第2動作期間之一例＞及＜1-9-3-3.第3動作期間之一例＞所說明之第2動作期間及第3動作期間，省略供給至區域Z3～Z0之位元線InhibitBL、連接於區域Z3～Z0之位元線InhibitBL之感測放大器單元SAU之節點INV、及連接於區域Z3～Z0之位元線InhibitBL之感測放大器單元SAU之節點SCOM之電壓之說明。
＜1-9-3-2.第2動作期間之一例＞ 主要使用圖20～圖25，說明於第2動作期間之整個期間(自時刻t10至時刻t20)，供給至各信號線及各節點之電壓等。第1實施形態之程式動作中，繼第1動作後，使用序列發生器24，對NAND串50o、50e所含之記憶胞電晶體MT執行第2動作期間之第2動作。第2動作期間為對位元線QPWBL設定電壓之期間(QPWBL電壓設定期間)。
於圖21或圖22所示之第2動作期間之整個期間(自時刻t10至時刻t20)，與時刻t03至時刻t10同樣，區域Z3之位元線ProgramBL被供給電壓SRCGND[3]，區域Z2之位元線ProgramBL被供給電壓SRCGND[2]，區域Z1之位元線ProgramBL被供給電壓SRCGND[1]，區域Z0之位元線ProgramBL被供給電壓SRCGND[0]，連接於區域Z3～Z0之位元線ProgramBL之感測放大器單元SAU之節點INV被供給高位準之電壓，連接於區域Z3之位元線ProgramBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[3]，連接於區域Z2之位元線ProgramBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[2]，連接於區域Z1之位元線ProgramBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[1]，連接於區域Z0之位元線ProgramBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[0]。
說明於第2動作期間之時刻t10至時刻t12，供給至各信號線及各節點之電壓等。
如圖20所示，控制信號BLC被供給低位準之電壓。選擇閘極線SGD於時刻t10至時刻t11，被供給低位準之電壓，於時刻t11至時刻t12，由低位準之電壓供給電壓VSGD。電壓VSG較電壓VQPW大選擇電晶體ST1之閾值電壓量，小於電壓VHSA。
於圖21或圖22所示之第2動作期間之時刻t10至時刻t12，與時刻t03至時刻t10同樣，區域Z3之位元線QPWBL被供給電壓SRCGND[3]，區域Z2之位元線QPWBL被供給電壓SRCGND[2]，區域Z1之位元線QPWBL被供給電壓SRCGND[1]，區域Z0之位元線QPWBL被供給電壓SRCGND[0]，連接於區域Z3～Z0之位元線QPWBL之感測放大器單元SAU之節點INV被供給高位準之電壓，連接於區域Z3之位元線QPWBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[3]，連接於區域Z2之位元線QPWBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[2]，連接於區域Z1之位元線QPWBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[1]，連接於區域Z0之位元線QPWBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[0]。
接著，說明於第2動作期間之時刻t12至時刻t13，供給至各信號線及各節點之電壓等。選擇閘極線SGD保持電壓VSGD。
將供給至圖21或圖22所示之區域Z3～Z0之位元線QPWBL、連接於區域Z3～Z0之位元線QPWBL之感測放大器單元SAU之節點INV、及連接於區域Z3～區域Z0之位元線QPWBL之感測放大器單元SAU之節點SCOM之各者之電壓，使用圖24之感測放大器單元SAU之概略性電路圖說明。
閂鎖電路SDL之節點INV保持“0”(低位準(Low Level)之電壓)，閂鎖電路SDL之節點LAT保持“1”(高位準(High Level)之電壓)。藉此，連接於節點INV之電晶體120接通，連接於節點INV之電晶體124斷開。雖省略圖示，但控制信號BLX被供給高位準之電壓，電晶體121接通。控制信號BLC被供給電壓VBLC_QPW，電晶體122接通。藉此，節點SCOM例如被供給電壓VHSA。由於電壓VBLC_QPW小於電壓VHSA，故位元線BL被供給電壓VBLC_QPW-Vthblc。電壓VBLC_QPW-Vthblc為較電壓VBLC_QPW小電晶體122之閾值電壓Vthblc量之電壓。
藉此，於圖21或圖22所示之第2動作期間之時刻t12至時刻t13，區域Z3之位元線QPWBL由電壓SRCGND[3]供給電壓VQPW(=VBLC_QPW-Vthblc)，區域Z2之位元線QPWBL由電壓SRCGND[2]供給電壓VQPW，區域Z1之位元線QPWBL由電壓SRCGND[1]供給電壓VQPW，區域Z0之位元線QPWBL由電壓SRCGND[0]供給電壓VQPW，連接於區域Z3～Z0之位元線QPWBL之感測放大器單元SAU之節點INV由高位準之電壓供給低位準之電壓，連接於區域Z3之位元線QPWBL之感測放大器單元SAU之節點SCOM由電壓SRCGND[3]供給電壓VHSA，連接於區域Z2之位元線QPWBL之感測放大器單元SAU之節點SCOM由電壓SRCGND[2]供給電壓VHSA，連接於區域Z1之位元線QPWBL之感測放大器單元SAU之節點SCOM由電壓SRCGND[1]供給電壓VHSA，連接於區域Z0之位元線QPWBL之感測放大器單元SAU之節點SCOM由電壓SRCGND[0]供給電壓VHSA。
藉此，於時刻t13，選擇閘極線SGD被供給電壓VSGD，區域Z3～Z0之位元線QPWBL被供給電壓VQPW。此時，NAND串50o、50e(圖12)所含之選擇電晶體ST1(圖12)基於電壓VSGD與電壓VQPW之電壓差而接通。即，於電性連接於位元線QPWBL之記憶胞電晶體MT之通道之部分流動電流。
接著，說明於第2動作期間之時刻t13至時刻t20，供給至各信號線及各節點之電壓等。如圖20所示，控制信號BLC保持電壓VBLC_QPW。選擇閘極線SGD保持電壓VSGD。與圖21或圖22所示之時刻t12至時刻t13同樣，區域Z3～Z0之位元線QPWBL被供給電壓VQPW，連接於區域Z3～Z0之位元線QPWBL之感測放大器單元SAU之節點INV被供給低位準之電壓，連接於區域Z3～Z0之位元線QPWBL之感測放大器單元SAU之節點SCOM被供給電壓VHSA。
與第2動作期間之時刻t13至時刻t20同樣，於繼第2動作期間後之第3動作期間之時刻t20至時刻t25，區域Z3～Z0之位元線QPWBL被供給電壓VQPW，連接於區域Z3～Z0之位元線QPWBL之感測放大器單元SAU之節點INV被供給低位準之電壓，連接於區域Z3～Z0之位元線QPWBL之感測放大器單元SAU之節點SCOM被供給電壓VHSA。藉此，有時於以下之＜1-9-3-3.第3動作期間之一例＞所說明之第3動作期間，省略供給至區域Z3～Z0之位元線QPWBL、連接於區域Z3～Z0之位元線QPWBL之感測放大器單元SAU之節點INV、及連接於區域Z3～Z0之位元線QPWBL之感測放大器單元SAU之節點SCOM之電壓之說明。
＜1-9-3-3.第3動作期間之一例＞ 主要使用圖20～圖25，說明於第3動作期間之整個期間(自時刻t20至時刻t25)，供給至各信號線及各節點之電壓等。第1實施形態之程式動作中，繼第2動作後，使用序列發生器24，對NAND串50o、50e所含之記憶胞電晶體MT執行第3動作期間之第3動作。第3動作期間為對位元線ProgramBL設定電壓之期間(ProgramBL電壓設定期間)。
說明於第3動作期間之時刻t20至時刻t22，供給至各信號線及各節點之電壓等。
如圖20所示，控制信號BLC保持電壓VBLC_QPW。選擇閘極線SGD保持電壓VSGD。電壓VSG較電壓SRCGND0大選擇電晶體ST1之閾值電壓量。
於圖21或圖22所示之第3動作期間之時刻t20至時刻t22，與時刻t03至時刻t10同樣，區域Z3～Z0之位元線ProgramBL被供給低位準，連接於區域Z3～Z0之位元線ProgramBL之感測放大器單元SAU之節點INV被供給高位準之電壓，連接於區域Z3之位元線ProgramBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[3]，連接於區域Z2之位元線ProgramBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[2]，連接於區域Z1之位元線ProgramBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[1]，連接於區域Z0之位元線ProgramBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[0]。
接著，說明於第2動作期間之時刻t22至時刻t25，供給至各信號線及各節點之電壓等。選擇閘極線SGD保持電壓VSGD。
對供給至圖21或圖22所示之區域Z3～Z0之位元線ProgramBL、連接於區域Z3～Z0之位元線ProgramBL的感測放大器單元SAU之節點INV、及連接於區域Z3～區域Z0之位元線ProgramBL的感測放大器單元SAU之節點SCOM各者之電壓，使用圖25之感測放大器單元SAU之概略性電路圖進行說明。另，雖顯示圖25所示之控制信號BLC被供給電壓VTH之例，但在第3動作期間之時刻t22至時刻t25之說明中，控制信號BLC保持電壓VBL_QPW之電壓，連接於控制信號BLC之電晶體122接通。
閂鎖電路SDL之節點INV保持“1”(高位準(High Level)之電壓)，閂鎖電路SDL之節點LAT保持“0”(低位準(Low Level)之電壓)。藉此，連接於節點INV之電晶體120斷開(OFF)，連接於節點INV之電晶體124接通(ON)。控制信號BLC被供給低位準之電壓，電晶體122斷開。藉此，位元線BL經由節點SCOM，自節點SRC被供給例如電壓SRCGND[m:0]。本揭示之半導體記憶裝置1中，電壓SRCGND[m:0]為電壓SRCGND[0]、電壓SRCGND[1]、電壓SRCGND[2]、電壓SRCGND[3]。
藉此，於圖21或圖22所示之第3動作期間之時刻t22至時刻t25，區域Z3之位元線ProgramBL由低位準供給電壓SRCGND[3]，區域Z2之位元線ProgramBL由低位準供給電壓SRCGND[2]，區域Z1之位元線ProgramBL由低位準供給電壓SRCGND[1]，區域Z0之位元線ProgramBL由低位準供給電壓SRCGND[0]，連接於區域Z3～Z0之位元線ProgramBL之感測放大器單元SAU之節點INV被供給高位準之電壓，連接於區域Z3之位元線ProgramBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[3]，連接於區域Z2之位元線ProgramBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[2]，連接於區域Z1之位元線ProgramBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[1]，連接於區域Z0之位元線ProgramBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[0]。
又，於圖20所示之第3動作期間之時刻t22至時刻t25，選擇字元線SEL-WL由低位準之電壓被供給電壓VPASS後，被供給電壓VPGM。其後，選擇字元線SEL-WL由電壓VPGM降壓至電壓VPASS。非選擇字元線USEL-WL由低位準之電壓被供給電壓VPASS。
例如，若著眼於區域Z3，則連接於區域Z3之位元線ProgramBL的記憶胞電晶體MT之通道被供給電壓SRCGND[3]。連接於區域Z3之位元線ProgramBL之記憶胞電晶體MT中，對連接有選擇字元線SEL-WL之記憶胞電晶體MT之閘極電極供給電壓VPGM。其結果，對閘極電極與通道間供給電壓VPGM-電壓SRCGND[3]。藉此，區域Z3之位元線ProgramBL中，連接於選擇字元線SEL-WL之記憶胞電晶體MT之閾值電壓上升。
與區域Z3同樣，對連接於區域Z2之位元線ProgramBL之記憶胞電晶體MT之閘極電極與通道間，供給電壓VPGM-電壓SRCGND[2]，對連接於區域Z1之位元線ProgramBL之記憶胞電晶體MT之閘極電極與通道間，供給電壓VPGM-電壓SRCGND[1]，對連接於區域Z0之位元線ProgramBL之記憶胞電晶體MT之閘極電極與通道間，供給電壓VPGM-電壓SRCGND[0]。藉此，區域Z2～區域0之位元線ProgramBL中，連接於選擇字元線SEL-WL之記憶胞電晶體MT之閾值電壓上升。
說明於第3動作期間之時刻t25之後，供給至各信號線及各節點之電壓等。選擇閘極線SGD、選擇字元線SEL-WL、非選擇字元線USEL-WL、控制信號BLC被供給低位準之電壓。區域Z3之位元線ProgramBL被供給電壓SRCGND[3]，區域Z2之位元線ProgramBL被供給電壓SRCGND[2]，區域Z1之位元線ProgramBL被供給電壓SRCGND[1]，區域Z0之位元線ProgramBL被供給電壓SRCGND[0]，連接於區域Z3～Z0之位元線ProgramBL之感測放大器單元SAU之節點INV由高位準之電壓供給低位準之電壓，連接於區域Z3之位元線ProgramBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[3]，連接於區域Z2之位元線ProgramBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[2]，連接於區域Z1之位元線ProgramBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[1]，連接於區域Z0之位元線ProgramBL之感測放大器單元SAU之節點SCOM被供給電壓SRCGND[0]。
如以上說明，第3動作期間結束。於第3動作期間，雖對字元線WL供給程式電壓VPGM，但根據與替換孔STH之距離，自位元線ProgramBL對記憶胞電晶體MT之通道供給大於電壓VSS之電壓。其結果，由於可按對應於與替換孔STH之距離之每個區域，減弱實效之程式電壓VPGM，故可每個區域使用適於記憶胞電晶體MT之絕緣層之厚度之電壓，將閾值電壓記憶於各區域之記憶胞電晶體MT。
＜1-10.感測放大器及驅動器組之構成之第1變化例＞ 使用圖26及圖27，說明第1實施形態之半導體記憶裝置1所含之感測放大器模組70及驅動器組28之構成之第1變化例。圖26係顯示第1實施形態之半導體記憶裝置1所含之感測放大器模組70之構成之第1變化例之方塊圖，即用以說明感測放大器模組70所含之感測放大器組群100A～100D內之複數個感測放大器單元SAU0～SAU15、與複數條位元線BL0-Z0～BL15-Z3之連接之圖。圖27係顯示第1實施形態之半導體記憶裝置1所含之驅動器組28之構成之第1變化例之方塊圖，即用以說明驅動器組28與複數個感測放大器組群100A～100D之連接之圖。第1實施形態之感測放大器模組70及驅動器組28之構成之第1變化例不限定於圖26及圖27所示之構成。圖26及圖27之說明中，有時省略說明與圖1～圖25相同或類似之構成。
圖26所示之第1變化例之構成中，與圖16及圖17所示之感測放大器模組70及驅動器組28之構成相比，於複數個感測放大器組群100A～100D配置於位元線BL之延伸方向(Y方向)之點上不同。圖26所示之第1變化例之構成中，由於其以外之點與圖16及圖17所示之感測放大器模組70及驅動器組28之構成同樣，故此處主要說明不同點。
例如，第1變化例中，使用Y方向之實線所示之配線90，將區域Z0所含之位元線BL0-Z0～BL15-Z0之各者與感測放大器單元SAU0～SAU15中對應之感測放大器單元SAU一對一電性連接。例如，使用Y方向之實線所示之配線90，將位元線BL0-Z0電性連接於感測放大器單元SAU0，使用Y方向之實線所示之配線90，將位元線BL7-Z0電性連接於感測放大器單元SAU7。
與感測放大器組群100A同樣，感測放大器組群100B內之感測放大器單元SAU0～SAU15之各者使用Y方向之實線所示之配線90，與區域Z1所含之位元線BL0-Z1～BL15-Z1一對一電性連接，感測放大器組群100C內之感測放大器單元SAU0～SAU15之各者使用Y方向之實線所示之配線90，與區域Z2所含之位元線BL0-Z2～BL15-Z2一對一電性連接，感測放大器組群100D內之感測放大器單元SAU0～SAU15之各者使用Y方向之實線所示之配線90，與區域Z3所含之位元線BL0-Z3～BL15-Z3一對一電性連接。
接著，使用圖27，說明第1實施形態之半導體記憶裝置1所含之驅動器組28之構成之第1變化例。圖27所示之第1變化例之構成中，與圖18所示之驅動器組28之構成相比，不同之點在於，複數個感測放大器組群100A～100D配置於位元線BL之延伸方向(Y方向)、及複數個感測放大器組群100A～100D所含之感測放大器單元SAU0～SAU15之各者經由Y方向之實線所示之配線85，電性連接於源極接地供給線80～83之各者。圖27所示之第1變化例之構成中，由於其以外之點與圖18所示之感測放大器模組70及驅動器組28之構成同樣，故此處主要說明不同點。
圖27所示之形態中，例如Y方向之配線85電性連接於供給源極接地電壓之源極接地供給線80～83之各者。Y方向之實線所示之配線85電性連接於各感測放大器組群100所含之感測放大器單元SAU0～SAU15之節點SRC。
與圖18所示之源極接地控制驅動器28C同樣，圖27所示之源極接地控制驅動器28C對源極接地供給線80供給電壓SRCGND0(SRCGND[0])，對源極接地供給線81供給電壓SRCGND1(SRCGND[1])，對源極接地供給線82供給電壓SRCGND2(SRCGND[2])，對源極接地供給線83供給電壓SRCGND3(SRCGND[3])。
感測放大器組群100A內之感測放大器單元SAU0～SAU15經由Y方向之實線所示之配線85，被供給電壓SRCGND0(SRCGND[0])。感測放大器組群100B內之感測放大器單元SAU0～SAU15經由Y方向之實線所示之配線85，被供給電壓SRCGND1(SRCGND[1])。感測放大器組群100C內之感測放大器單元SAU0～SAU15經由Y方向之實線所示之配線85，被供給電壓SRCGND2(SRCGND[2])。感測放大器組群100D內之感測放大器單元SAU0～SAU15經由Y方向之實線所示之配線85，被供給電壓SRCGND3(SRCGND[3])。
第1實施形態之半導體記憶裝置1中，如圖27所示，複數個感測放大器組群100A～100D於配置於各區域Z0～Z3之位元線BL之延伸方向(Y方向)上平行配置，使用與Y方向平行或大致平行之配線，藉此可將配置於各區域Z0～Z3之位元線BL與複數個感測放大器組群100A～100D內之複數個感測放大器單元SAU0～SAU15電性連接。又，複數個感測放大器組群100A～100D於配置於各區域Z0～Z3之位元線BL之延伸方向(Y方向)上平行配置，使用與Y方向平行或大致平行之配線，藉此可將複數個感測放大器組群100A～100D內之複數個感測放大器單元SAU0～SAU15、與供給各不相同之源極接地電壓之源極接地供給線80～83電性連接。
＜1-11.感測放大器及驅動器組之構成之第2變化例＞ 使用圖28，說明第1實施形態之半導體記憶裝置1所含之感測放大器模組70及驅動器組28之構成之第2變化例。圖28係顯示第1實施形態之半導體記憶裝置1所含之驅動器組28之構成之第2變化例之方塊圖，即用以說明驅動器組28與複數個感測放大器組群100A～100D之連接之圖。第1實施形態之驅動器組28之構成之第2變化例不限定於圖28所示之構成。圖28之說明中，有時省略說明與圖1～圖27相同或類似構成。
圖28所示之第2變化例之構成中，與圖27所示之第1變化例之構成相比，不同之點在於，使用Y方向之配線85、X方向之配線84、及供給電壓SRCGND之源極接地供給線80～83，將複數個感測放大器組群100A～100D內之感測放大器單元SAU0～SAU15連接於驅動器組28。圖28所示之第2變化例之構成中，由於其以外之點與圖27所示之第2變化例之構成同樣，故此處主要說明不同點。
例如，第2變化例中，使用X方向之實線所示之配線84、及Y方向之實線所示之配線85，將源極接地供給線80與感測放大器組群100A內之感測放大器單元SAU0～SAU15電性連接，將源極接地供給線81與感測放大器組群100B內之感測放大器單元SAU0～SAU15電性連接，將源極接地供給線82與感測放大器組群100C內之感測放大器單元SAU0～SAU15電性連接，將源極接地供給線83與感測放大器組群100D內之感測放大器單元SAU0～SAU15電性連接。
其結果，將電壓SRCGND0(SRCGND[0])經由源極接地供給線80、X方向之實線所示之配線84及Y方向之實線所示之配線85，供給至感測放大器組群100A內之感測放大器單元SAU0～SAU15，將電壓SRCGND1(SRCGND[1])經由源極接地供給線81、X方向之實線所示之配線84及Y方向之實線所示之配線85，供給至感測放大器組群100B內之感測放大器單元SAU0～SAU15，將電壓SRCGND2(SRCGND[2])經由源極接地供給線82、X方向之實線所示之配線84及Y方向之實線所示之配線85，供給至感測放大器組群100C內之感測放大器單元SAU0～SAU15，將電壓SRCGND3(SRCGND[3])經由源極接地供給線83、X方向之實線所示之配線84及Y方向之實線所示之配線85，供給至感測放大器組群100D內之感測放大器單元SAU0～SAU15。
第2變化例中，可使用X方向之實線所示之配線84、及Y方向之實線所示之配線85，將源極接地供給線80與感測放大器組群100A內之感測放大器單元SAU0～SAU15電性連接。其結果，本揭示之半導體記憶裝置1中，與使用X方向之實線所示之配線84、或Y方向之實線所示之配線85之任一者之情形相比，可緩和伴隨配線電阻及配線間電容等產生之信號延遲。
＜第2實施形態＞ 第2實施形態之半導體記憶裝置1中，為了調整供給至記憶胞電晶體MT之實效之程式電壓，於按每個區域Z3～Z0控制供給至感測放大器單元SAU(圖19)之控制信號BLC之信號之點上，與第1實施形態之半導體記憶裝置1不同。細節於下文敘述，由於感測放大器單元SAU電性連接於位元線BL，故藉由按每個區域Z3～Z0控制供給至控制信號BLC之信號，而按每個區域Z3～Z0控制供給至位元線BL之電壓。其結果，可按每個區域Z3～Z0調整供給至記憶胞電晶體MT之實效之程式電壓。其結果，可藉由使用本揭示之半導體記憶裝置1，抑制記憶胞之程式偏差。
＜2-1.感測放大器及驅動器組之構成之一例＞ 使用圖29，說明第2實施形態之半導體記憶裝置1所含之感測放大器模組70及驅動器組28之構成之一例。圖29係顯示第2實施形態之半導體記憶裝置1所含之驅動器組28之構成之一例之方塊圖，即用以說明驅動器組28與複數個感測放大器組群100A～100D之連接之圖。第2實施形態之感測放大器模組70及驅動器組28之構成不限定於圖29所示之構成。圖29之說明中，有時省略說明與圖1～圖28相同或類似之構成。
圖29所示之第2實施形態之半導體記憶裝置1所含之感測放大器模組70及驅動器組28之構成之一例，與圖18所示之第1實施形態之半導體記憶裝置1所含之感測放大器模組70及驅動器組28之構成之一例相比，於驅動器組28包含位元線控制驅動器28D之點上不同。圖29所示之第2實施形態之半導體記憶裝置1所含之感測放大器模組70及驅動器組28之構成中，由於其以外之點與圖18所示之第1實施形態之半導體記憶裝置1所含之感測放大器模組70及驅動器組28之構成同樣，故此處主要說明不同點。
圖29所示之驅動器組28包含位元線控制驅動器(BLC driver)28D。驅動器組28電性連接於電壓產生電路27。驅動器組28由電壓產生電路27供給電壓及控制信號。
位元線控制驅動器28D基於自電壓產生電路27供給之電壓及控制信號，例如產生控制信號BLC0～BLC3。控制信號BLC0例如包含電壓VTH、電壓VBLC_QPW及電壓VBLC_p0(VBLC_p[0])。控制信號BLC1例如包含電壓VTH、電壓VBLC_QPW、及電壓VBLC_p1(VBLC_p[1])。控制信號BLC2例如包含電壓VTH、電壓VBLC_QPW、及電壓VBLC_p2(VBLC_p[2])。控制信號BLC3例如包含電壓VTH、電壓VBLC_QPW、及電壓VBLC_p3(VBLC_p[3])。位元線控制驅動器28D具有對每個區域Z0～Z3建立對應之複數個感測放大器單元SAU供給每個區域Z0～Z3不同之控制信號BLC0～BLC3之功能。
圖29所示之形態中，例如X方向之實線所示之配線94電性連接於供給控制信號BLC0～BLC3之信號線96～99之各者。X方向之實線所示之配線94電性連接於各感測放大器組群100所含之感測放大器單元SAU0～SAU15之節點SRC控制信號BLC。由於信號線96～99被供給控制信號BLC0～BLC3，故有時將信號線96稱為「第1控制信號線」，將信號線97稱為「第2控制信號線」，將信號線98稱為「第2控制信號線」，將信號線99稱為「第3控制信號線」，將控制信號BLC0稱為「第1控制信號」，將控制信號BLC1稱為「第2控制信號」，將控制信號BLC2稱為「第2控制信號」，將控制信號BLC3稱為「第3控制信號」。
位元線控制驅動器28D對信號線96供給控制信號BLC0，對信號線97供給控制信號BLC1，對信號線98供給控制信號BLC2，對信號線99供給控制信號BLC3。
感測放大器組群100A內之感測放大器單元SAU0～SAU15經由X方向之實線所示之配線94，被供給控制信號BLC0。感測放大器組群100B內之感測放大器單元SAU0～SAU15經由X方向之實線所示之配線94，被供給控制信號BLC1。感測放大器組群100C內之感測放大器單元SAU0～SAU15經由X方向之實線所示之配線94，被供給控制信號BLC2。感測放大器組群100D內之感測放大器單元SAU0～SAU15經由X方向之實線所示之配線94，被供給控制信號BLC3。
圖29所示之形態中，雖顯示位元線控制驅動器28D產生4個控制信號BLC0～BLC3之例，但由位元線控制驅動器28D產生之控制信號只要為2個以上即可。由位元線控制驅動器28D產生之控制信號只要基於區域之數量決定即可。又，第2實施形態之半導體記憶裝置1中，X方向之實線所示之配線為與X方向平行或大致平行設置之配線，Y方向之實線所示之配線為與Y方向平行或大致平行設置之配線。
第2實施形態之半導體記憶裝置1中，如圖29所示，可使用與X方向平行或大致平行之配線94，將控制信號BLC0～BLC3供給至配置於同一感測放大器組群100內之SAU0～SAU15。藉此，配置於同一感測放大器組群100內之SAU0～SAU15可對配置於同一區域Z0～Z3之位元線BL供給控制信號BLC0～BLC3。
具體而言，配置於感測放大器組群100A內之SAU0～SAU15可對配置於區域Z0之位元線BL0-Z0～BL15-Z0供給控制信號BLC0，配置於感測放大器組群100B內之SAU0～SAU15可對配置於區域Z1之位元線BL0-Z1～BL15-Z1供給控制信號BLC1，配置於感測放大器組群100C內之SAU0～SAU15可對配置於區域Z2之位元線BL0-Z2～BL15-Z2供給控制信號BLC2，配置於感測放大器組群100D內之SAU0～SAU15可對配置於區域Z3之位元線BL0-Z3～BL15-Z3供給控制信號BLC3。
＜2-2.程式動作之一例＞ 圖30及圖31係顯示第2實施形態之半導體記憶裝置1之編程式動作時，各種信號之時序圖之圖。圖32係用以說明第2實施形態之半導體記憶裝置1之程式動作時之感測放大器單元SAU之動作之概略性電路圖。圖30及圖31所示之時序圖為顯示供給至各種電路構成要件之電壓之時間變化之一例之概略性時序圖。圖30及圖31所示之時序圖及圖32所示之感測放大器單元SAU之動作為一例，第2實施形態之半導體記憶裝置1之時序圖及感測放大器單元SAU之動作不限定於圖30～圖32所示之例。有時省略說明與圖1～圖29相同或類似之構成。
第2實施形態之NAND串50o、50e(圖12)中，由於成為寫入對象之記憶胞電晶體MT、選擇字元線SEL-WL、非選擇字元線USEL-WL、位元線ProgramBL、位元線QPWBL及位元線InhibitBL之構成及功能等與第1實施形態同樣，故此處有時省略說明。
與第1實施形態同樣，第2實施形態中，序列發生器24(圖1)控制電壓產生電路27(圖1)、列解碼器29(圖1)及感測放大器模組70(圖1)，電壓產生電路27、列解碼器29、驅動器組28或感測放大器模組70對選擇閘極線SGD(例如偶數選擇閘極線SG0)、選擇閘極線SGS(例如偶數選擇閘極線SGSe、奇數選擇閘極線SGSo)、非選擇選擇閘極線USEL-SGD(例如奇數選擇閘極線SG1)、選擇字元線SEL-WL、非選擇字元線USEL-WL、源極線SL、控制信號BLC及感測放大器單元SAU之節點SRC供給電壓。
第2實施形態之半導體記憶裝置1中，使用控制信號BLC0～BLC3，對位元線ProgramBL供給電壓VTH、電壓VBLC_QPW、電壓VBLC_p[0]、電壓VBLC_p[1]、電壓VBLC_p[2]或電壓VBLC_p[3]。
與第1實施形態同樣，第2實施形態之半導體記憶裝置1之程式動作期間包含對位元線InhibitBL設定電壓之期間(第1動作期間)、對位元線QPWBL設定電壓之期間(第2動作期間)、及對位元線ProgramBL設定電壓之期間(第3動作期間)。
由於圖30所示之選擇閘極線SGS、非選擇選擇閘極線USEL-SGD、選擇字元線SEL-WL、非選擇字元線USEL-WL及源極線SL、區域Z3～Z0之位元線InhibitBL、連接於區域Z3～Z0之位元線InhibitBL之感測放大器單元SAU之節點INV、區域Z3～Z0之位元線QPWBL、及連接於區域Z3～Z0之位元線QPWBL之感測放大器單元SAU之節點INV於半導體記憶裝置1之程式動作期間之整個期間(自時刻t00至時刻t25)，被供給與使用圖20說明者同樣之信號或電壓，故此處有時省略說明。又，連接於圖30所示之區域Z3～Z0之位元線InhibitBL之感測放大器單元SAU之節點SCOM，及連接於區域Z3～Z0之位元線QPWBL之感測放大器單元SAU之節點SCOM，於圖21所示之同樣之信號被供給電壓SRCGND[0]～電壓SRCGND[3]之期間被供給低位準之電壓之點上不同。由於其以外之構成及功能與圖21所示之同樣之信號同樣，故此處有時省略說明。
又，電壓VBLC_p3(VBLC_p[3])大於電壓VBLC_p2(VBLC_p[2])，電壓VBLC_p2(VBLC_p[2])大於電壓VBLC_p1(VBLC_p[1])，電壓VBLC_p1(VBLC_p[1])大於電壓VBLC_p0(VBLC_p[0])。位元線控制驅動器28D具有對每個區域Z0～Z3建立對應之複數個感測放大器單元SAU供給每個區域Z0～Z3不同之控制信號BLC0～BLC3之功能。第2實施形態之半導體記憶裝置1中，與替換孔部STHAR1、替換孔部STHAR2或替換孔部STHAR3之距離依區域Z3、區域Z2、區域Z1、區域Z0之順序變遠。藉此，與替換孔部STHAR2或替換孔部STHAR3之距離越遠之區域中被分配之位元線BL，被供給越小之電壓VBLC_p。另，以下之說明中，有時將感測放大器單元SAU0～SAU15總稱為感測放大器單元SAU。
＜2-2-1.第1動作期間之一例＞ 主要使用圖30及圖31，說明於第1動作期間之整個期間(自時刻t00至時刻t10)，供給至各信號線及各節點之電壓等。與第1實施形態同樣，第2實施形態之程式動作中，亦首先使用序列發生器24，對NAND串50o、50e所含之記憶胞電晶體MT執行第1動作期間之第1動作。第1動作期間為對位元線InhibitBL設定電壓之期間(InhibitBL電壓設定期間)。
說明於第1動作期間之時刻t00至時刻t02，供給至各信號線及各節點之電壓等。如圖30所示，控制信號BLC3～BLC0被供給低位準之電壓。
由於供給至圖31所示之區域Z3～Z0之位元線ProgramBL、連接於區域Z3～Z0之位元線ProgramBL之感測放大器單元SAU之節點INV、及連接於區域Z3～區域Z0之位元線ProgramBL之感測放大器單元SAU之節點SCOM之各者之電壓，與使用第1實施形態之圖25之感測放大器單元SAU之概略性電路圖說明之內容同樣，故此處有時省略說明。
區域Z3～Z0之位元線ProgramBL被供給低位準，連接於區域Z3～Z0之位元線ProgramBL之感測放大器單元SAU之節點INV被供給高位準之電壓，連接於區域Z3～區域Z0之位元線ProgramBL之感測放大器單元SAU之節點SCOM由節點SRC供給低位準之電壓(例如電壓VSS)。
接著，說明於第1動作期間之時刻t02至時刻t03，供給至各信號線及各節點之電壓等。
如圖30所示，控制信號BLC3～BLC0被供給電壓VTH。選擇閘極線SGD被供給電壓VSGH_PCH，NAND串50o、50e(圖12)所含之選擇電晶體ST1(圖12)基於電壓VSGH_PCH與電壓VTH之電壓差而斷開。
如圖31所示，區域Z3～Z0之位元線ProgramBL被供給低位準，連接於區域Z3～Z0之位元線ProgramBL之感測放大器單元SAU之節點INV被供給高位準之電壓，連接於區域Z3～區域Z0之位元線ProgramBL之感測放大器單元SAU之節點SCOM由節點SRC供給低位準之電壓。
與第1實施形態同樣，第2實施形態中，區域Z3～Z0之位元線InhibitBL由低位準之電壓供給電壓VHSA，連接於區域Z3～Z0之位元線InhibitBL之感測放大器單元SAU之節點INV由高位準之電壓供給低位準之電壓，連接於區域Z3～Z0之位元線InhibitBL之感測放大器單元SAU之節點SCOM被供給電壓VHSA。
接著，說明於第1動作期間之時刻t03至時刻t10，供給至各信號線及各節點之電壓等。
如圖30所示，控制信號BLC由電壓VTH供給低位準之電壓。選擇閘極線SGD由電壓VSGH_PCH供給低位準之電壓。
如圖31所示，區域Z3～Z0之位元線ProgramBL被供給低位準，連接於區域Z3～Z0之位元線ProgramBL之感測放大器單元SAU之節點INV被供給高位準之電壓，連接於區域Z3～區域Z0之位元線ProgramBL之感測放大器單元SAU之節點SCOM由節點SRC供給低位準之電壓。
與第1動作期間之時刻t03至時刻t10同樣，於繼第1動作期間後之第2動作期間，區域Z3～Z0之位元線ProgramBL被供給低位準之電壓，連接於區域Z3～Z0之位元線ProgramBL之感測放大器單元SAU之節點INV被供給高位準之電壓，連接於區域Z3～Z0之位元線ProgramBL之感測放大器單元SAU之節點SCOM被供給低位準之電壓。
＜2-2-2.第2動作期間之一例＞ 主要使用圖30及圖31，說明於第2動作期間之整個期間(自時刻t10至時刻t20)，供給至各信號線及各節點之電壓等。與第1實施形態同樣，第2實施形態之程式動作中，繼第1動作後，使用序列發生器24，對NAND串50o、50e所含之記憶胞電晶體MT執行第2動作期間之第2動作。第2動作期間為對位元線QPWBL設定電壓之期間(QPWBL電壓設定期間)。
說明於第2動作期間之時刻t10至時刻t12，供給至各信號線及各節點之電壓等。如圖30所示，控制信號BLC3～BLC0被供給低位準之電壓。
接著，說明於第2動作期間之時刻t12至時刻t13，供給至各信號線及各節點之電壓等。如圖30所示，控制信號BLC3～BLC0被供給電壓VBLC_QPW低位準之電壓。與第1實施形態同樣，第2實施形態中，選擇閘極線SGD亦被供給電壓VSGD，區域Z3～Z0之位元線QPWBL亦被自低位準之電壓供給電壓VQPW。此時，NAND串50o、50e(圖12)所含之選擇電晶體ST1(圖12)基於電壓VSGD與電壓VQPW之電壓差而接通。即，於電性連接於位元線QPWBL之記憶胞電晶體MT之通道之部分流動電流。
接著，說明於第2動作期間之時刻t13至時刻t20，供給至各信號線及各節點之電壓等。如圖30所示，控制信號BLC3～BLC0由電壓VBLC_QPW供給低位準之電壓。選擇閘極線SGD保持電壓VSGD。
＜2-2-3.第3動作期間之一例＞ 主要使用圖30及圖31，說明於第3動作期間之整個期間(自時刻t20至時刻t25)，供給至各信號線及各節點之電壓等。與第1實施形態同樣，第2實施形態之程式動作中，繼第2動作後，使用序列發生器24，對NAND串50o、50e所含之記憶胞電晶體MT執行第3動作期間之第3動作。第3動作期間為對位元線ProgramBL設定電壓之期間(ProgramBL電壓設定期間)。
說明於第3動作期間之時刻t20至時刻t22，供給至各信號線及各節點之電壓等。如圖30所示，控制信號BLC3～BLC0被供給低位準之電壓。與第1實施形態同樣，第2實施形態中，選擇閘極線SGD亦於時刻t20至時刻t22保持電壓VSGD。電壓VSG較電壓SRCGND0大選擇電晶體ST1之閾值電壓量。
於圖31所示之第3動作期間之時刻t20至時刻t22，與時刻t03至時刻t10同樣，區域Z3～Z0之位元線ProgramBL被供給低位準，連接於區域Z3～Z0之位元線ProgramBL之感測放大器單元SAU之節點INV被供給高位準之電壓，連接於區域Z3之位元線ProgramBL之感測放大器單元SAU之節點SCOM被供給低位準。
接著，說明於第2動作期間之時刻t22至時刻t25，供給至各信號線及各節點之電壓等。如圖30所示，控制信號BLC3被供給電壓VBLC_p[3]，控制信號BLC2被供給電壓VBLC_p[2]，控制信號BLC1被供給電壓VBLC_p[1]，控制信號BLC0被供給電壓VBLC_p[0]。
將供給至圖31所示之區域Z3～Z0之位元線ProgramBL、連接於區域Z3～Z0之位元線ProgramBL之感測放大器單元SAU之節點INV、及連接於區域Z3～區域Z0之位元線ProgramBL之感測放大器單元SAU之節點SCOM之各者之電壓，使用圖32之感測放大器單元SAU之概略性電路圖說明。
閂鎖電路SDL之節點INV保持“0”(低位準(Low Level)之電壓)，閂鎖電路SDL之節點LAT保持“1”(高位準(High Level)之電壓)。藉此，連接於節點INV之電晶體120接通，連接於節點INV之電晶體124斷開。雖省略圖示，但控制信號BLX被供給高位準之電壓，電晶體121接通。電性連接於區域Z3之位元線BL0-Z3～BL15-Z3之感測放大器單元SAU0～SAU15之控制信號BLC被供給包含電壓VBLC_p[3]之控制信號BLC3，電晶體122接通。由於電晶體122之閘極被供給包含電壓VBLC_p[3]之控制信號BLC3，節點SCOM被供給電壓VHSA且接通，故產生低電晶體122之閾值電壓Vthblc量之電壓VBLC_p[3]-Vthblc。電晶體122對位元線BL側供給電壓VBLC_p[3]_Vthblc。藉此，區域Z3之位元線BL0-Z3～BL15-Z3被供給較電壓VBLC_p[3]低電晶體122之閾值電壓Vthblc量之電壓VBLC_p[3]-Vthblc。電性連接於區域Z2之位元線BL0-Z2～BL15-Z2之感測放大器單元SAU0～SAU15之控制信號BLC被供給包含電壓VBLC_p[2]之控制信號BLC2，電晶體122接通。藉此，與區域Z3之位元線BL0-Z3～BL15-Z3同樣，區域Z2之位元線BL0-Z2～BL15-Z2被供給較電壓VBLC_p[2]低電晶體122之閾值電壓Vthblc量之電壓VBLC_p[2]-Vthblc。電性連接於區域Z1之位元線BL0-Z1～BL15-Z1之感測放大器單元SAU0～SAU15之控制信號BLC被供給包含電壓VBLC_p[1]之控制信號BLC1，電晶體122接通。藉此，與區域Z3之位元線BL0-Z3～BL15-Z3同樣，區域Z1之位元線BL0-Z1～BL15-Z1被供給較電壓VBLC_p[1]低電晶體122之閾值電壓Vthblc量之電壓VBLC_p[1]-Vthblc。電性連接於區域Z0之位元線BL0-Z0～BL15-Z0之感測放大器單元SAU0～SAU15之控制信號BLC被供給包含電壓VBLC_p[0]之控制信號BLC0，電晶體122接通。藉此，與區域Z3之位元線BL0-Z3～BL15-Z3同樣，區域Z0之位元線BL0-Z0～BL15-Z0被供給較電壓VBLC_p[0]低電晶體122之閾值電壓Vthblc量之電壓VBLC_p[0]-Vthblc。
藉此，於圖30或圖31所示之第3動作期間之時刻t22至時刻t25，區域Z3之位元線ProgramBL由低位準供給電壓VBLC_p[3]-Vthblc，區域Z2之位元線ProgramBL由低位準供給電壓VBLC_p[2]-Vthblc，區域Z1之位元線ProgramBL由低位準供給電壓VBLC_p[1]-Vthblc，區域Z0之位元線ProgramBL由低位準供給電壓VBLC_p[0]-Vthblc，連接於區域Z3～Z0之位元線ProgramBL之感測放大器模組SAU之節點INV被供給高位準之電壓，連接於區域Z3之位元線ProgramBL之感測放大器模組SAU之節點SCOM被供給電壓VHSA。有時將電壓VBLC_p[3]-Vthblc、電壓VBLC_p[2]-Vthblc、電壓VBLC_p[1]-Vthblc、電壓VBLC_p[0]-Vthblc稱為「第1電壓」或「第2電壓」。
又，於圖30所示之第3動作期間之時刻t22至時刻t25，選擇字元線SEL-WL由低位準之電壓供給電壓VPASS後，被供給電壓VPGM。其後，選擇字元線SEL-WL由電壓VPGM降壓至電壓VPASS。非選擇字元線USEL-WL由低位準之電壓供給電壓VPASS。
例如，若著眼於區域Z3，則連接於區域Z3之位元線ProgramBL之記憶胞電晶體MT之通道被供給電壓VBLC_p[3]-Vthblc。連接於區域Z3之位元線ProgramBL之記憶胞電晶體MT中，對連接有選擇字元線SEL-WL之記憶胞電晶體MT之閘極電極供給電壓VPGM。其結果，對閘極電極與通道間供給電壓VPGM-電壓VBLC_p[3]-Vthblc。藉此，區域Z3之位元線ProgramBL中，連接於選擇字元線SEL-WL之記憶胞電晶體MT之閾值電壓上升。
與區域Z3同樣，對連接於區域Z2之位元線ProgramBL之記憶胞電晶體MT之閘極電極與通道間，供給電壓VPGM-電壓VBLC_p[2]-Vthblc，對連接於區域Z1之位元線ProgramBL之記憶胞電晶體MT之閘極電極與通道間，供給電壓VPGM-電壓VBLC_p[1]-Vthblc，對連接於區域Z0之位元線ProgramBL之記憶胞電晶體MT之閘極電極與通道間，供給電壓VPGM-電壓VBLC_p[0]-Vthblc。藉此，區域Z2～區域0之位元線ProgramBL中，連接於選擇字元線SEL-WL之記憶胞電晶體MT之閾值電壓上升。
說明於第3動作期間之時刻t25之後，供給至各信號線及各節點之電壓等。控制信號BLC3由電壓VBLC_p[3]供給低位準之電壓，控制信號BLC2由電壓VBLC_p[2]供給低位準之電壓，控制信號BLC1由電壓VBLC_p[1]供給低位準之電壓，區域Z3之位元線ProgramBL被供給電壓VBLC_p[3]-Vthblc，區域Z2之位元線ProgramBL被供給電壓VBLC_p[2]-Vthblc，區域Z1之位元線ProgramBL被供給電壓VBLC_p[1]-Vthblc，區域Z0之位元線ProgramBL被供給電壓VBLC_p[0]-Vthblc。連接於區域Z3～Z0之位元線ProgramBL之感測放大器單元SAU之節點INV被供給低位準之電壓，連接於區域Z3～Z0之位元線ProgramBL之感測放大器單元SAU之節點SCOM被供給電壓VHSA。
＜2-3.感測放大器及驅動器組之構成之第1變化例＞ 使用圖33，說明第2實施形態之半導體記憶裝置1所含之感測放大器模組70及驅動器組28之構成之第1變化例。圖33係顯示第2實施形態之半導體記憶裝置1所含之驅動器組28之構成之第1變化例之方塊圖，即用以說明驅動器組28與複數個感測放大器組群100A～100D之連接之圖。第2實施形態之感測放大器模組70及驅動器組28之構成之第1變化例不限定於圖33所示之構成。圖33之說明中，有時省略說明與圖1～圖32相同或類似之構成。
圖33所示之第1變化例之構成中，與圖29所示之驅動器組28之構成相比，於複數個感測放大器組群100A～100D配置於位元線BL之延伸方向(Y方向)、及複數個感測放大器組群100A～100D所含之感測放大器單元SAU0～SAU15之各者經由Y方向之實線所示之配線95，電性連接於供給控制信號BLC0～BLC3之信號線96～99之各者之點上不同。圖33所示之第1變化例之構成中，由於其以外之點與圖29所示之感測放大器模組70及驅動器組28之構成同樣，故此處主要說明不同點。
圖33所示之形態中，例如Y方向之配線95電性連接於供給控制信號BLC0～BLC3之信號線96～99之各者。Y方向之實線所示之配線95電性連接於各感測放大器組群100所含之感測放大器單元SAU0～SAU15之控制信號BLC。
與圖29所示之位元線控制驅動器28D同樣，圖33所示之位元線控制驅動器28D對信號線96供給控制信號BLC0，對信號線97供給控制信號BLC1，對信號線98供給控制信號BLC2，對信號線99供給控制信號BLC3。
感測放大器組群100A內之感測放大器單元SAU0～SAU15經由Y方向之實線所示之配線95，對控制信號BLC供給控制信號BLC0。感測放大器組群100B內之感測放大器單元SAU0～SAU15經由Y方向之實線所示之配線95，對控制信號BLC供給控制信號BLC1。感測放大器組群100C內之感測放大器單元SAU0～SAU15經由Y方向之實線所示之配線95，對控制信號BLC供給控制信號BLC2。感測放大器組群100D內之感測放大器單元SAU0～SAU15經由Y方向之實線所示之配線95，對控制信號BLC供給控制信號BLC3。
第2實施形態之半導體記憶裝置1中，如圖33所示，複數個感測放大器組群100A～100D於配置於各區域之位元線BL之延伸方向(Y方向)上平行配置，使用與Y方向平行或大致平行之配線，藉此可將配置於各區域Z0～Z3之位元線BL與複數個感測放大器組群100A～100D內之複數個感測放大器單元SAU0～SAU15電性連接。又，複數個感測放大器組群100A～100D於配置於各區域Z0～Z3之位元線BL之延伸方向(Y方向)上平行配置，使用與Y方向平行或大致平行之配線，藉此可將複數個感測放大器組群100A～100D內之複數個感測放大器單元SAU0～SAU15、與供給各不相同之控制信號BLC0～BLC3之信號線96～99電性連接。
＜2-4.感測放大器及驅動器組之構成之第2變化例＞ 使用圖34，說明第2實施形態之半導體記憶裝置1所含之感測放大器模組70及驅動器組28之構成之第2變化例。圖34係顯示第2實施形態之半導體記憶裝置1所含之驅動器組28之構成之第2變化例之方塊圖，即用以說明驅動器組28與複數個感測放大器組群100A～100D之連接之圖。第2實施形態之驅動器組28之構成之第2變化例不限定於圖34所示之構成。圖34之說明中，有時省略說明與圖1～圖33相同或類似之構成。
圖34所示之第2變化例之構成中，與圖33所示之第1變化例之構成相比，於使用Y方向之配線95、X方向之配線94、及供給控制信號BLC0～BLC3之信號線96～99，複數個感測放大器組群100A～100D內之感測放大器單元SAU0～SAU15連接於驅動器組28之點上不同。圖34所示之第2變化例之構成中，由於其以外之點與圖33所示之第2變化例之構成同樣，故此處主要說明不同點。
例如，圖34所示之第2變化例中，使用X方向之實線所示之配線94、及Y方向之實線所示之配線95，將信號線96與感測放大器組群100A內之感測放大器單元SAU0～SAU15電性連接，將信號線97與感測放大器組群100B內之感測放大器單元SAU0～SAU15電性連接，將信號線98與感測放大器組群100C內之感測放大器單元SAU0～SAU15電性連接，將信號線99與感測放大器組群100D內之感測放大器單元SAU0～SAU15電性連接。
其結果，控制信號BLC0經由信號線96、X方向之實線所示之配線94、及Y方向之實線所示之配線95，供給至感測放大器組群100A內之感測放大器單元SAU0～SAU15，控制信號BLC1經由信號線97、X方向之實線所示之配線84、及Y方向之實線所示之配線85，供給至感測放大器組群100B內之感測放大器單元SAU0～SAU15，控制信號BLC2經由信號線98、X方向之實線所示之配線94、及Y方向之實線所示之配線95，供給至感測放大器組群100C內之感測放大器單元SAU0～SAU15，控制信號BLC3經由信號線99、X方向之實線所示之配線94、及Y方向之實線所示之配線95，供給至感測放大器組群100D內之感測放大器單元SAU0～SAU15。
第2變化例中，可使用X方向之實線所示之配線94、及Y方向之實線所示之配線95，將信號線與感測放大器組群100A內之感測放大器單元SAU0～SAU15電性連接。其結果，本揭示之半導體記憶裝置1中，與使用X方向之實線所示之配線84、或Y方向之實線所示之配線85之任一者之情形相比，可緩和伴隨配線電阻及配線間電容等產生之信號延遲。
＜第3實施形態＞ 第3實施形態之半導體記憶裝置1中，為了調整供給至記憶胞電晶體MT之實效之程式電壓，使用1個控制信號BLC，以時間序列控制對應於控制信號BLC3～BLC0之信號之點上，與第2實施形態之半導體記憶裝置1不同。
圖35及圖36係顯示第3實施形態之半導體記憶裝置1之程式動作時，各種信號之時序圖之圖。圖35及圖36所示之時序圖係顯示供給至各種電路構成要件之電壓之時間變化之一例之概略性時序圖。圖35及圖36所示之時序圖為一例，第3實施形態之半導體記憶裝置1之時序圖不限定於圖35及圖36所示之例。有時省略說明與圖1～圖34相同或類似之構成。
圖35及圖36所示之第3實施形態之半導體記憶裝置1之程式動作之例與圖30及圖31所示之第2實施形態之半導體記憶裝置1之程式動作之例相比，主要於使用1個控制信號BLC，以時間序列控制對應於控制信號BLC3～BLC0之信號之點上不同，第2動作期間之前之動作同樣。藉此，此處，圖35及圖36所示之第3實施形態之半導體記憶裝置1之程式動作之例、與圖30及圖31所示之第2實施形態之半導體記憶裝置1之程式動作之例中，說明不同點。
圖30及圖31所示之第2實施形態之半導體記憶裝置1之程式動作之形態為，使用4個控制信號BLC3～BLC0，於第3動作期間並列執行使用控制信號BLC0之區域Z0之位元線ProgramBL之電壓設定、使用控制信號BLC1之區域Z1之位元線ProgramBL之電壓設定、使用控制信號BLC2之區域Z2之位元線ProgramBL之電壓設定、使用控制信號BLC3之區域Z3之位元線ProgramBL之電壓設定的形態。
另一方面，圖35及圖36所示之第3實施形態之半導體記憶裝置1之程式動作之形態係使用1個控制信號BLC，於第3動作期間，執行與使用控制信號BLC0之情形對應之區域Z0之位元線ProgramBL之電壓設定，於第4動作期間，執行與使用控制信號BLC1之情形對應之區域Z1之位元線ProgramBL之電壓設定，於第5動作期間，執行與使用控制信號BLC2之情形對應之區域Z2之位元線ProgramBL之電壓設定，於第6動作期間，執行與使用控制信號BLC3之情形對應之區域Z3之位元線ProgramBL之電壓設定。即，圖35及圖36所示之第3實施形態之半導體記憶裝置1之程式動作之形態為，使用1個控制信號BLC，分時執行區域Z0之位元線ProgramBL之電壓設定、區域Z1之位元線ProgramBL之電壓設定、區域Z2之位元線ProgramBL之電壓設定、區域Z3之位元線ProgramBL之電壓設定的形態。又，第3實施形態之半導體記憶裝置1之程式動作中，於設定區域Z0～Z3之所有位元線ProgramBL之電壓之第6動作期間，執行與第2實施形態之半導體記憶裝置1於圖30所示之第3動作期間執行之選擇字元線SEL-WL關聯之動作同樣之動作。即，第3實施形態之半導體記憶裝置1之程式動作中，於第6動作期間，執行：選擇字元線SEL-WL被供給電壓VPGM；連接於選擇字元線SEL-WL之記憶胞電晶體MT之閾值電壓上升等。另，圖35及圖36所示之第3實施形態之半導體記憶裝置1之程式動作之形態中，省略第4動作期間及第5動作期間之動作。
第3實施形態之半導體記憶裝置1中，由於控制信號BLC為1條，故節點數量較少，故於縮小半導體記憶裝置1之佈局之上有效。
第1實施形態～第3實施形態中，使用相同、大致相同或一致等表述之情形時，相同、大致相同或一致亦可包含含有設計範圍之誤差之情形。
本說明書中之“連接”表示電性連接，不排除其間介置其他元件之情況。
以上，說明了本發明之非揮發性半導體記憶裝置之若干實施形態，但該等實施形態係作為例子提出者，未意欲限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，亦可於不脫離發明主旨之範圍內適當組合實施，可進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨內，且包含於申請專利範圍所記載之發明及其均等之範圍內。
1:半導體記憶裝置 2:記憶體控制器 3:記憶體系統 8:配線層 10:配線層 10-0:配線層 10-0a:配線層 10-0b:配線層 10-0c:配線層 10-0d:第1連接部(1st connecting section) 10-1:配線層 10-1a:配線層 10-1b:配線層 10-1d:第2連接部(2nd connecting section) 10-2:配線層 10-2a:配線層 10-2b:配線層 10-2d:第1連接部 10-3:配線層 10-3a:配線層 10-3b:配線層 10-3d:第2連接部 10-4:配線層 10-5:配線層 10-6:配線層 10-7:配線層 11:配線層 11-0:配線層 11-0a:配線層 11-0b:配線層 11-1:配線層 11-2:配線層 11-3:配線層 11-4:配線層 11-5:配線層 11-6:配線層 11-7:配線層 11-8:第1連接部(1st connecting section) 11-9:第2連接部(2nd connecting section) 11e:配線層 11o:配線層 12:配線層 13:源極線層 16:接點插塞 16BL:源極 17:接點插塞 17d:第1連接部(1st connecting section) 18:金屬配線層 19:接點插塞 19d:第2連接部(2nd connecting section) 20:金屬配線層 21:記憶胞陣列(memory cell array) 22:輸入輸出電路(input/output) 23:邏輯控制電路(logic control) 24:序列發生器(sequencer) 25:暫存器(register) 26:忙碌控制電路(ready/busy circuit) 27:電壓產生電路(voltage generation) 28:驅動器組(driver set) 28A:偶數字元線驅動器(Even word line driver) 28B:奇數字元線驅動器(Odd word line driver) 28C:源極接地電壓控制驅動器(SRCGND driver) 28D:位元線控制驅動器(BLC driver) 29:列解碼器(row decoder) 30:絕緣層 31:半導體層 32:絕緣層 33:絕緣層 34:絕緣層 35:AlO層 36:障壁金屬層 37:絕緣層 40:半導體層 41:絕緣層 42:導電層 43:絕緣層 45:AlO層 46:絕緣層 46a:絕緣層 46b:絕緣層 46c:絕緣層 47:障壁金屬層 48:絕緣層 50:串 50e:串 50o:串 70:感測放大器模組(sense amplifier) 71:輸入輸出用焊點群 72:邏輯控制用焊墊群 80:源極接地供給線 81:源極接地供給線 82:源極接地供給線 83:源極接地供給線 84:配線 85:配線 90:配線 91:配線 92:配線 94:配線 95:配線 96:信號線 97:信號線 98:信號線 99:信號線 100:感測放大器組群 100A:感測放大器組群 100B:感測放大器組群 100C:感測放大器組群 100D:感測放大器組群 120:電晶體 121:電晶體 122:電晶體 123:電晶體 124:電晶體 125:電晶體 126:電晶體 127:電晶體 128:電晶體 129:電容器 130:反相器 131:反相器 132:電晶體 133:電晶體 ADD:位址資訊 ADL:閂鎖電路 ALE:位址閂鎖啟動信號 BDL:閂鎖電路 BL:位元線 BL0～BL(L-1):位元線 BL0～BL15:位元線 BLC:控制信號 BLC[p:0]:控制信號 BLC0～BLC3:控制信號 BLK:區塊 BLK0:區塊 BLK1:區塊 BLK2:區塊 BLK3:區塊 BLS:控制信號 BLX:控制信號 CDL:閂鎖電路 CEn:晶片啟動信號 CLE:指令閂鎖啟動信號 CLK:時脈 CMD:指令 DAT:資料 DQ＜0＞～DQ＜7＞:資料信號 HHL:控制信號 INV:節點 LAT:節點 LBUS:匯流排 MC1:記憶胞部 MC2:記憶胞部 MG0:記憶體組群 MG1:記憶體組群 MG2:記憶體組群 MG3:記憶體組群 MP:記憶體柱 MP0～MP31:記憶體柱 MT:記憶胞電晶體 MT0～MT7:記憶胞電晶體 QPWBL:位元線 REn:讀入啟動信號 SAU:感測放大器單元 SAU0～SAU15:感測放大器單元 SCOM:節點 SDL:閂鎖電路 SEL:選擇字元線 SEN:節點 SGD:選擇閘極線 SGD0:選擇閘極線 SGD1:選擇閘極線 SGD2:選擇閘極線 SGD3:選擇閘極線 SGS:選擇閘極線 SGSe:偶數選擇閘極線 SGSo:奇數選擇閘極線 SL:源極線 SLT1:縫隙 SLT2:縫隙 SRC:節點 SRCGND[0]:電壓 SRCGND[1]:電壓 SRCGND[2]:電壓 SRCGND[3]:電壓 SRCGND[m:0]:電壓 ST1:選擇電晶體 ST2:選擇電晶體 STB:控制信號 STH:替換孔 STHAR1:替換孔部 STHAR2:替換孔部 STHAR3:替換孔部 STI:控制信號 STL:控制信號 STS:狀態資訊 t00～t25:時刻 t30～t35:時刻 t40:時刻 USEL:非選擇字元線 USEL-SGD:非選擇選擇閘極線 VBLC:電壓 VBLC_p[0]～VBLC_p[3]:電壓 VBLC_p0～VBLC_p3:電壓 VBLC_QPW:電壓 VBLC_QPW-Vthblc:電壓 VDD:電壓 VHSA:電壓 VPASS:電壓 VPGM:程式電壓 VQPW:電壓 VSGH_PCH:電壓 VSGD:電壓供給電壓 VSS:電壓 VTH:電壓 Vthblc:閾值電壓 WEn:寫入啟動信號 WL:字元線 WLe:字元線 WLe0～WLe7:字元線 WLo:字元線 WLo0～WLo7:字元線 WPn:寫入保護信號 XDL:閂鎖電路 XXL:控制信號 Z0:區域 Z1:區域 Z2:區域 Z3:區域 ZONE:區域
圖1係顯示包含第1實施形態之半導體記憶裝置之記憶體系統之構成之方塊圖。 圖2係顯示第1實施形態之半導體記憶裝置中之記憶胞陣列之電路構成之圖。 圖3係顯示第1實施形態之選擇閘極線、位元線及記憶體柱之平面佈局之圖。 圖4係顯示第1實施形態之字元線及記憶體柱之平面佈局之圖。 圖5係圖4所示之半導體記憶裝置之A1-A2切斷部端面圖。 圖6係圖4所示之半導體記憶裝置之B1-B2切斷部端面圖。 圖7係用以說明第1實施形態之電壓產生電路、驅動器組、選擇閘極線或字元線之電性連接之圖。 圖8係第1例中，沿圖5所示之記憶胞電晶體之C1-C2線之切斷部端面圖。 圖9係沿圖8所示之記憶胞電晶體之D1-D2線之切斷部端面圖。 圖10係第2例中，沿圖5所示之記憶胞電晶體之C1-C2線之切斷部端面部。 圖11係沿圖10所示之記憶胞電晶體之E1-E2線之切斷部端面圖。 圖12係顯示第1實施形態之半導體記憶裝置中，相鄰之串之等效電路之圖。 圖13係顯示第1實施形態之字元線、記憶體柱及替換孔之配置之圖。 圖14係顯示第1實施形態之字元線、記憶體柱及替換孔之配置之圖。 圖15係顯示第1實施形態之字元線、記憶體柱及替換孔之配置之圖。 圖16係顯示第1實施形態之感測放大器之構成之一例之方塊圖。 圖17係顯示第1實施形態之感測放大器之構成之一例之方塊圖。 圖18係顯示第1實施形態之驅動器組之構成之一例之方塊圖。 圖19係顯示第1實施形態之感測放大器單元之電路構成之一例之電路圖。 圖20係顯示第1實施形態之非揮發性半導體記憶裝置之程式動作時，各種信號之時序圖之圖。 圖21係顯示第1實施形態之非揮發性半導體記憶裝置之程式動作時，各種信號之時序圖之圖。 圖22係顯示第1實施形態之非揮發性半導體記憶裝置之程式動作時，各種信號之時序圖之圖。 圖23係用以說明第1實施形態之半導體記憶裝置之程式動作時之感測放大器單元SAU之動作之概略性電路圖。 圖24係用以說明第1實施形態之半導體記憶裝置之程式動作時之感測放大器單元SAU之動作之概略性電路圖。 圖25係用以說明第1實施形態之半導體記憶裝置之程式動作時之感測放大器單元SAU之動作之概略性電路圖。 圖26係顯示第1實施形態之半導體記憶裝置所含之感測放大器模組之構成之第1變化例之方塊圖。 圖27係顯示第1實施形態之半導體記憶裝置所含之驅動器組之構成之第1變化例之方塊圖。 圖28係顯示第1實施形態之半導體記憶裝置所含之驅動器組之構成之第2變化例之方塊圖。 圖29係顯示第2實施形態之驅動器組之構成之一例之方塊圖。 圖30係顯示第2實施形態之非揮發性半導體記憶裝置之程式動作時，各種信號之時序圖之圖。 圖31係顯示第2實施形態之非揮發性半導體記憶裝置之程式動作時，各種信號之時序圖之圖。 圖32係用以說明第2實施形態之半導體記憶裝置之程式動作時之感測放大器單元SAU之動作之概略性電路圖。 圖33係顯示第2實施形態之半導體記憶裝置所含之驅動器組之構成之第1變化例之方塊圖。 圖34係顯示第2實施形態之半導體記憶裝置所含之驅動器組之構成之第2變化例之方塊圖。 圖35係顯示第3實施形態之非揮發性半導體記憶裝置之程式動作時，各種信號之時序圖之圖。 圖36係顯示第3實施形態之非揮發性半導體記憶裝置之程式動作時，各種信號之時序圖之圖。
16BL:源極
17d:第1連接部(1st connecting section)
MC1:記憶胞部
SLT2:縫隙
STH:替換孔
STHAR1:替換孔部
STHAR2:替換孔部
WLe7:字元線
WLo7:字元線
Z0:區域
Z1:區域
Z2:區域
Z3:區域

Claims (15)

  1. 一種半導體記憶裝置，其具有： 第1記憶胞群至第8記憶胞群，其等沿第1方向配置； 第1字元線，其共通設置於上述第1記憶胞群至上述第8記憶胞群，於上述第1方向延伸；及 第1感測放大器群至第8感測放大器群，其等可對上述第1記憶胞群至上述第8記憶胞群分別供給電壓；且 上述第1記憶胞群至上述第8記憶胞群各自具有： 複數個記憶胞；及 分別連接於上述複數個記憶胞之複數條位元線； 於上述寫入動作中對上述第1字元線供給程式電壓時， 上述第1感測放大器群對連接於上述第1記憶胞群之上述複數個記憶胞中之寫入對象之記憶胞的上述位元線供給第1電壓； 上述第2感測放大器群對連接於上述第2記憶胞群之上述複數個記憶胞中之寫入對象之記憶胞的上述位元線，供給不同於上述第1電壓之第2電壓； 上述第3感測放大器群對連接於上述第3記憶胞群之上述複數個記憶胞中之寫入對象之記憶胞的上述位元線供給上述第2電壓； 上述第4感測放大器群對連接於上述第4記憶胞群之上述複數個記憶胞中之寫入對象之記憶胞的上述位元線供給上述第1電壓； 上述第5感測放大器群對連接於上述第5記憶胞群之上述複數個記憶胞中之寫入對象之記憶胞的上述位元線供給上述第1電壓； 上述第6感測放大器群對連接於上述第6記憶胞群之上述複數個記憶胞中之寫入對象之記憶胞的上述位元線供給上述第2電壓； 上述第7感測放大器群對連接於上述第7記憶胞群之上述複數個記憶胞中之寫入對象之記憶胞的上述位元線供給上述第2電壓； 上述第8感測放大器群對連接於上述第8記憶胞群之上述複數個記憶胞中之寫入對象之記憶胞的上述位元線供給上述第1電壓。
  2. 如請求項1之半導體記憶裝置，其中 上述第1記憶胞群 設置於上述第2記憶胞群、與用以形成上述第1字元線之第1部分之第1孔之間，且 設置於較上述第2記憶胞群更靠近上述第1孔之位置； 上述第4記憶胞群 設置於上述第3記憶胞群、與用以形成上述第1字元線之第2部分之第2孔之間，且 設置於較上述第3記憶胞群更靠近上述第2孔之位置； 上述第5記憶胞群 設置於上述第6記憶胞群與上述第2孔之間，且 設置於較上述第6記憶胞群更靠近上述第2孔之位置； 上述第8記憶胞群 設置於上述第7記憶胞群、與用以形成上述第1字元線之第3部分之第3孔之間，且 設置於較上述第7記憶胞群更靠近上述第3孔之位置。
  3. 如請求項2之半導體記憶裝置，其中 上述第2電壓大於上述第1電壓。
  4. 如請求項3之半導體記憶裝置，其中於上述寫入動作中，對上述第1字元線供給上述程式電壓時， 上述第1感測放大器群對分別連接於上述第1記憶胞群之上述複數個記憶胞中2個以上寫入對象之記憶胞的2條以上位元線，供給上述第1電壓； 上述第2感測放大器群對分別連接於上述第2記憶胞群之上述複數個記憶胞中2個以上寫入對象之記憶胞的2條以上位元線，供給上述第2電壓； 上述第3感測放大器群對分別連接於上述第3記憶胞群之上述複數個記憶胞中2個以上寫入對象之記憶胞的2條以上位元線，供給上述第2電壓； 上述第4感測放大器群對分別連接於上述第4記憶胞群之上述複數個記憶胞中2個以上寫入對象之記憶胞的2條以上位元線，供給上述第1電壓； 上述第5感測放大器群對分別連接於上述第5記憶胞群之上述複數個記憶胞中2個以上寫入對象之記憶胞的2條以上位元線，供給上述第1電壓； 上述第6感測放大器群對分別連接於上述第6記憶胞群之上述複數個記憶胞中2個以上寫入對象之記憶胞的2條以上位元線，供給上述第2電壓； 上述第7感測放大器群對分別連接於上述第7記憶胞群之上述複數個記憶胞中2個以上寫入對象之記憶胞的2條以上位元線，供給上述第2電壓； 上述第8感測放大器群對分別連接於上述第8記憶胞群之上述複數個記憶胞中2個以上寫入對象之記憶胞的2條以上位元線，供給上述第1電壓。
  5. 如請求項3之半導體記憶裝置，其中 上述第1感測放大器群至上述第8感測放大器群各自具有分別連接於上述複數條位元線之複數個感測放大器單元。
  6. 如請求項5之半導體記憶裝置，其中 上述半導體記憶裝置具有： 電壓產生電路； 驅動器組，其連接於上述電壓產生電路；及 複數條電壓供給線，其等將上述驅動器組與上述第1感測放大器群至上述第8感測放大器群連接；且 上述電壓產生電路產生上述第1電壓及上述第2電壓； 上述驅動器組由上述電壓產生電路供給上述第1電壓及上述第2電壓，對上述第1感測放大器群、上述第4感測放大器群、上述第5感測放大器群及上述第8感測放大器群供給上述第1電壓，對上述第2感測放大器群、上述第3感測放大器群、上述第6感測放大器群及上述第7感測放大器群供給上述第2電壓。
  7. 如請求項6之半導體記憶裝置，其中 上述複數個感測放大器單元沿上述第1方向排列，使用平行於與上述第1方向交叉之第2方向之配線電性連接，具有電源線與低電壓供給端子； 上述低電壓供給端子被供給比供給至上述電源線之電壓小之電壓； 上述第1感測放大器群、上述第4感測放大器群、上述第5感測放大器群及上述第8感測放大器群中之上述複數個感測放大器單元，由連接於上述複數條電壓供給線中之第1電壓供給線的上述低電壓供給端子供給上述第1電壓； 上述第2感測放大器群、上述第3感測放大器群、上述第6感測放大器群及上述第7感測放大器群中之上述複數個感測放大器單元，由連接於與上述複數條電壓供給線中之第1電壓供給線不同之第2電壓供給線的上述低電壓供給端子供給上述第2電壓。
  8. 如請求項5之半導體記憶裝置，其中 上述半導體記憶裝置具有： 電壓產生電路； 驅動器組，其連接於上述電壓產生電路；及 複數條信號線，其等將上述驅動器組與上述第1感測放大器群至上述第8感測放大器群連接；且 上述電壓產生電路與上述驅動器組 產生第1控制信號及第2控制信號， 經由上述複數條信號線中之第1控制信號線，對上述第1感測放大器群、上述第4感測放大器群、上述第5感測放大器群及上述第8感測放大器群供給上述第1控制信號； 經由上述複數條信號線中之第2控制信號線，對上述第2感測放大器群、上述第3感測放大器群、上述第6感測放大器群及上述第7感測放大器群供給上述第2控制信號。
  9. 如請求項8之半導體記憶裝置，其中 上述複數個感測放大器單元沿上述第1方向排列，使用平行於與上述第1方向交叉之第2方向之配線電性連接，具有電源線、低電壓供給端子、及控制電晶體； 上述第1感測放大器群、上述第4感測放大器群、上述第5感測放大器群及上述第8感測放大器群中之上述複數個感測放大器單元所含之控制電晶體各者之閘極電極被輸入上述第1控制信號，控制電晶體各者根據上述第1控制信號所含之電壓而產生上述第1電壓； 上述第2感測放大器群、上述第3感測放大器群、上述第6感測放大器群及上述第7感測放大器群中之上述複數個感測放大器單元所含之控制電晶體各者之閘極電極被輸入上述第2控制信號，控制電晶體各者根據上述第2控制信號所含之電壓而產生上述第2電壓。
  10. 如請求項9之半導體記憶裝置，其中 上述第1電壓為比上述第1控制信號之電壓低的電壓，其間相差上述第1感測放大器群、上述第4感測放大器群、上述第5感測放大器群及上述第8感測放大器群中之上述複數個感測放大器單元所含之任一控制電晶體之閾值電壓之量； 上述第2電壓為比上述第2控制信號之電壓低的電壓，其間相差上述第2感測放大器群、上述第3感測放大器群、上述第6感測放大器群及上述第7感測放大器群中之上述複數個感測放大器單元所含之任一控制電晶體之閾值電壓之量。
  11. 如請求項6之半導體記憶裝置，其中 上述半導體記憶裝置具有序列發生器； 供給上述寫入動作中之程式電壓時，上述序列發生器以於同一期間內執行：將上述第1電壓供給至上述第1感測放大器群、上述第4感測放大器群、上述第5感測放大器群及上述第8感測放大器群中之上述位元線，及將上述第2電壓供給至上述第2感測放大器群、上述第3感測放大器群、上述第6感測放大器群及上述第7感測放大器群中之上述位元線之方式，控制上述電壓產生電路及上述驅動器組。
  12. 如請求項6之半導體記憶裝置，其中 上述半導體記憶裝置具有序列發生器； 供給上述寫入動作中之程式電壓時，上述序列發生器以於不同期間內執行：將上述第1電壓供給至上述第1記憶胞群、上述第4感測放大器群、上述第5感測放大器群及上述第8感測放大器群中之上述位元線，及將上述第2電壓供給至上述第2記憶胞群、上述第3感測放大器群、上述第6感測放大器群及上述第7感測放大器群中之上述位元線之方式，控制上述電壓產生電路及上述驅動器組。
  13. 如請求項12之半導體記憶裝置，其中 上述序列發生器以執行將上述第1電壓供給至上述第1記憶胞群、上述第4感測放大器群、上述第5感測放大器群及上述第8感測放大器群中之上述位元線之動作後，執行將上述第2電壓供給至上述第2記憶胞群、上述第3感測放大器群、上述第6感測放大器群及上述第7感測放大器群中之上述位元線之動作之方式，控制上述電壓產生電路及上述驅動器組。
  14. 如請求項1之半導體記憶裝置，其進而具有： 第2字元線，其共通設置於上述第1記憶胞群至上述第8記憶胞群，於上述第1方向延伸，於與上述第1方向交叉之第2方向上與上述第1字元線對向。
  15. 如請求項14之半導體記憶裝置，其中 上述第1字元線設置複數條，於與上述第1方向及上述第2方向交叉之第3方向上積層； 上述第2字元線設置複數條，於上述第3方向上積層； 上述第1字元線與上述第2字元線各自之上述第3方向上之位置相同。
TW111100781A 2021-06-16 2022-01-07 半導體記憶裝置 TWI782848B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021-100534 2021-06-16
JP2021100534A JP2022191973A (ja) 2021-06-16 2021-06-16 半導体記憶装置

Publications (2)

Publication Number Publication Date
TWI782848B TWI782848B (zh) 2022-11-01
TW202301332A true TW202301332A (zh) 2023-01-01

Family

ID=84526996

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111100781A TWI782848B (zh) 2021-06-16 2022-01-07 半導體記憶裝置

Country Status (4)

Country Link
US (1) US20240062822A1 (zh)
JP (1) JP2022191973A (zh)
TW (1) TWI782848B (zh)
WO (1) WO2022264476A1 (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6314042B1 (en) * 1998-05-22 2001-11-06 Mitsubishi Denki Kabushiki Kaisha Fast accessible semiconductor memory device
JP2000200489A (ja) * 1999-01-07 2000-07-18 Mitsubishi Electric Corp 半導体記憶装置
JP3874655B2 (ja) * 2001-12-06 2007-01-31 富士通株式会社 半導体記憶装置、及び半導体記憶装置のデータアクセス方法
JP6290124B2 (ja) * 2015-03-12 2018-03-07 東芝メモリ株式会社 半導体記憶装置
JP2021072313A (ja) * 2019-10-29 2021-05-06 キオクシア株式会社 半導体記憶装置

Also Published As

Publication number Publication date
WO2022264476A1 (ja) 2022-12-22
US20240062822A1 (en) 2024-02-22
JP2022191973A (ja) 2022-12-28
TWI782848B (zh) 2022-11-01

Similar Documents

Publication Publication Date Title
CN109390018B (zh) 半导体存储装置
TWI692966B (zh) 半導體記憶裝置
JP2022102917A (ja) 半導体記憶装置
JP2020135915A (ja) 半導体記憶装置
TWI717157B (zh) 半導體記憶裝置
JP2021174567A (ja) 半導体記憶装置
US8259499B2 (en) Method and apparatus of performing an erase operation on a memory integrated circuit
TWI782848B (zh) 半導體記憶裝置
JP2022144318A (ja) 半導体記憶装置
JP2022135488A (ja) メモリシステム
JP2022095405A (ja) 半導体記憶装置
TWI796949B (zh) 半導體記憶裝置
TWI806614B (zh) 半導體記憶裝置
TWI828133B (zh) 半導體記憶裝置
TWI715421B (zh) 半導體記憶裝置
TWI834196B (zh) 半導體記憶裝置
US20240071477A1 (en) Memory system
JP2024042619A (ja) 半導体記憶装置
JP2024085300A (ja) 半導体記憶装置
TW202303597A (zh) 非揮發性半導體記憶裝置
JP2024021004A (ja) 半導体記憶装置
JP2024035989A (ja) 半導体記憶装置
JP2023028067A (ja) メモリシステム
CN111668229A (zh) 半导体存储装置
CN113971980A (zh) 存储器件及包括其的存储器系统