KR20220102332A - 도핑된 층간 절연층을 갖는 반도체 소자 - Google Patents

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KR20220102332A
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이재철
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Abstract

반도체 소자는 기판 상에 배치되며, 하부 게이트 전극들 및 하부 계단 구조물을 포함하는 하부 메모리 스택; 상부 게이트 전극들 및 상부 계단 구조물을 포함하는 상부 메모리 스택; 상기 하부 계단 구조물을 덮으며 불순물로 도핑된 하부 층간 절연층, 상기 하부 층간 절연층의 도핑 농도는 상기 하부 계단 구조물과 가까워질수록 점진적으로 증가하며; 상기 상부 계단 구조물 및 상기 하부 층간 절연층을 덮으며 불순물로 도핑된 상부 층간 절연층, 상기 상부 층간 절연층의 도핑 농도는 상기 상부 계단 구조물 및 상기 하부 층간 절연층과 가까워질수록 점진적으로 증가하며; 각각 상기 하부 게이트 전극들 및 상기 상부 게이트 전극들과 접하는 하부 콘택 플러그들 및 상부 콘택 플러그들 포함한다.

Description

도핑된 층간 절연층을 갖는 반도체 소자{SEMICONDUCTOR DEVICES HAVING DOPED INTERLAYER INSULATING LAYER}
본 개시의 기술적 사상은 층간 절연층을 갖는 반도체 소자에 관한 것이다.
전자 제품의 경박단소화 및 고집적화를 위해 멀티 스택 구조를 가지는 3차원 비휘발성 메모리 장치가 제안된 바 있다. 비휘발성 메모리 장치는 게이트 전극들, 게이트 전극들을 덮는 층간 절연층 및 상기 층간 절연층을 관통하여 상기 게이트 전극들과 접하는 콘택 플러그들을 포함한다.
본 개시의 기술적 사상의 실시예들에 따른 과제는 도핑된 층간 절연층을 갖는 반도체 소자를 제공하는데 있다.
본 개시의 실시예들에 따른 반도체 소자는 셀 어레이 영역 및 연장 영역을 포함하는 기판; 상기 기판상에 배치되며, 수직 방향으로 적층되며 서로 이격되는 하부 게이트 전극들을 포함하는 하부 메모리 스택, 상기 하부 메모리 스택은 상기 연장 영역 내에서 상기 하부 게이트 전극들이 계단 형상으로 적층되는 하부 계단 구조물을 포함하며; 상기 하부 메모리 스택 상에 배치되며, 상기 수직 방향으로 적층되며 서로 이격되는 상부 게이트 전극들을 포함하는 상부 메모리 스택, 상기 상부 메모리 스택은 상기 연장 영역 내에서 상기 상부 게이트 전극들이 계단 형상으로 적층되는 상부 계단 구조물을 포함하며; 상기 셀 어레이 영역 내에서 상기 하부 메모리 스택 및 상기 상부 메모리 스택을 관통하는 복수의 채널 구조체; 상기 하부 계단 구조물을 덮으며 불순물로 도핑된 하부 층간 절연층, 상기 하부 층간 절연층의 도핑 농도는 상기 하부 계단 구조물과 가까워질수록 점진적으로 증가하며; 상기 상부 계단 구조물 및 상기 하부 층간 절연층을 덮으며 불순물로 도핑된 상부 층간 절연층, 상기 상부 층간 절연층의 도핑 농도는 상기 상부 계단 구조물 및 상기 하부 층간 절연층과 가까워질수록 점진적으로 증가하며; 상기 하부 계단 구조물의 상기 하부 게이트 전극들과 접하는 하부 콘택 플러그들; 및 상기 상부 계단 구조물의 상기 상부 게이트 전극들과 접하는 상부 콘택 플러그들을 포함할 수 있다.
본 개시의 실시예들에 따른 반도체 소자는 기판을 포함하는 주변 회로 구조체, 상기 기판은 셀 어레이 영역 및 연장 영역을 포함하며; 상기 주변 회로 구조체 상의 하부 도전층; 상기 하부 도전층 상의 서포터; 상기 서포터 상에 배치되며, 수직 방향으로 적층되며 서로 이격되는 게이트 전극들을 포함하는 메모리 스택, 상기 메모리 스택은 상기 연장 영역 내에서 상기 게이트 전극들이 계단 형상으로 적층되는 계단 구조물을 포함하며; 상기 셀 어레이 영역 내에서 상기 메모리 스택을 관통하는 복수의 채널 구조체; 상기 계단 구조물을 덮으며 불순물로 도핑된 층간 절연층, 상기 층간 절연층은 제1 도핑 영역, 상기 제1 도핑 영역 상의 제2 도핑 영역 및 상기 제2 도핑 영역 상의 제3 도핑 영역을 포함하며, 상기 계단 구조물의 상기 게이트 전극들과 접하는 콘택 플러그들을 포함할 수 있다. 상기 제1 도핑 영역은 상기 계단 구조물의 상면을 따라 연장되고 상기 서포터의 상면을 따라 수평 방향으로 연장될 수 있다. 상기 층간 절연층의 도핑 농도는 상기 계단 구조물 및 상기 서포터와 가까워질수록 점진적으로 증가할 수 있다.
본 개시의 실시예들에 따른 전자 시스템은 메인 기판; 상기 메인 기판상의 반도체 소자; 및 상기 메인 기판상에서 상기 반도체 소자와 전기적으로 연결되는 컨트롤러를 포함할 수 있다. 상기 반도체 소자는 셀 어레이 영역 및 연장 영역을 포함하는 기판; 상기 기판상에 배치되며, 수직 방향으로 적층되며 서로 이격되는 하부 게이트 전극들을 포함하는 하부 메모리 스택, 상기 하부 메모리 스택은 상기 연장 영역 내에서 상기 하부 게이트 전극들이 계단 형상으로 적층되는 하부 계단 구조물을 포함하며; 상기 하부 메모리 스택 상에 배치되며, 상기 수직 방향으로 적층되며 서로 이격되는 상부 게이트 전극들을 포함하는 상부 메모리 스택, 상기 상부 메모리 스택은 상기 연장 영역 내에서 상기 상부 게이트 전극들이 계단 형상으로 적층되는 상부 계단 구조물을 포함하며; 상기 셀 어레이 영역 내에서 상기 하부 메모리 스택 및 상기 상부 메모리 스택을 관통하는 복수의 채널 구조체; 상기 하부 계단 구조물을 덮으며 불순물로 도핑된 하부 층간 절연층, 상기 하부 층간 절연층의 도핑 농도는 상기 하부 계단 구조물과 가까워질수록 점진적으로 증가하며; 상기 상부 계단 구조물 및 상기 하부 층간 절연층을 덮으며 불순물로 도핑된 상부 층간 절연층, 상기 상부 층간 절연층의 도핑 농도는 상기 상부 계단 구조물 및 상기 하부 층간 절연층과 가까워질수록 점진적으로 증가하며; 상기 하부 계단 구조물의 상기 하부 게이트 전극들과 접하는 하부 콘택 플러그들; 상기 상부 계단 구조물의 상기 상부 게이트 전극들과 접하는 상부 콘택 플러그들; 상기 기판과 상기 하부 메모리 스택 사이의 주변 회로 구조체; 및 상기 주변 회로 구조체와 상기 컨트롤러를 전기적으로 연결하는 입출력 패드를 포함할 수 있다.
본 개시의 실시예들에 따르면 콘택 플러그의 상단과 하단에서의 수평 폭들의 차이를 줄일 수 있다.
도 1은 본 개시의 실시예에 따른 반도체 소자의 레이아웃이다.
도 2는 도 1에 도시된 반도체 소자의 선 I-I', II-II'을 따른 수직 단면도들이다.
도 3은 도 1에 도시된 반도체 소자의 선 III-III'을 따른 수직 단면도이다.
도 4는 도 1에 도시된 반도체 소자의 일부 확대도들이다.
도 5 내지 도 9는 일 실시예에 따른 반도체 소자의 일부 확대도들이다.
도 10 및 도 11은 일 실시예에 따른 반도체 소자의 선 III-III'을 따른 수직 단면도들이다.
도 12a 내지 도 23은 도 2 및 도 3에 도시된 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 수직 단면도들이다.
도 24는 본 개시의 일 실시예에 따른 반도체 소자를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 25는 본 개시의 일 실시예에 따른 반도체 소자를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 26은 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
도 1은 본 개시의 실시예에 따른 반도체 소자의 레이아웃이다. 도 2는 도 1에 도시된 반도체 소자의 선 I-I', II-II'을 따른 수직 단면도들이다. 도 3은 도 1에 도시된 반도체 소자의 선 III-III'을 따른 수직 단면도이다. 본 개시의 실시예들에 따른 반도체 소자는 3D-NAND와 같은 플래시 메모리(flash memory)를 포함할 수 있다.
도 1을 참조하면, 반도체 소자(100)는 셀 어레이 영역(CA) 및 연장 영역(EA)을 포함할 수 있다. 셀 어레이 영역(CA)은 채널 구조체들(CS)을 포함할 수 있다. 연장 영역(EA)은 더미 채널 구조체들(DCS) 및 관통 전극들(THV)을 포함하는 관통 전극 영역(TA)을 포함할 수 있다.
반도체 소자(100)는 분리 절연층들(WLC) 및 제1 더미 분리 절연층들(DWLC1) 및 제2 더미 분리 절연층들(DWLC2)을 포함할 수 있다. 분리 절연층들(WLC)은 셀 어레이 영역(CA) 및 연장 영역(EA)에 걸쳐 제1 수평 방향(D1)을 따라 연장될 수 있다. 분리 절연층들(WLC)은 서로 제2 수평 방향(D2)으로 이격될 수 있다. 제1 더미 분리 절연층들(DWLC1) 및 제2 더미 분리 절연층들(DWLC2)은 분리 절연층들(WLC) 사이에 배치될 수 있으며, 제1 수평 방향(D1)을 따라 연장될 수 있다. 제1 더미 분리 절연층들(DWLC1)은 연장 영역(EA) 내에 배치될 수 있으며, 제2 더미 분리 절연층들(DWLC2)은 셀 어레이 영역(CA)으로 더 연장될 수 있다.
도 2 및 도 3을 참조하면, 반도체 소자(100)는 주변 회로 구조체(PS), 하부 메모리 스택(111), 하부 층간 절연층(116), 상부 메모리 스택(131), 상부 층간 절연층(136), 채널 구조체(CS), 더미 채널 구조체(DCS), 콘택 플러그들(CP) 및 관통 전극(THV)을 포함할 수 있다. 본 개시의 반도체 소자(100)는 COP(cell over peripheral) 구조 및 멀티 스택 구조를 가질 수 있다. 예를 들어, 주변 회로 구조체(PS)는 하부 메모리 스택(111)의 하부에 배치될 수 있으며 상부 메모리 스택(131)은 하부 메모리 스택(111) 상에 배치될 수 있다. 주변 회로 구조체(PS)는 기판(10) 상에 형성될 수 있으며, 소자 분리층(12), 불순물 영역(14), 트랜지스터(20), 주변 콘택 플러그(30), 주변 회로 배선(32) 및 주변 절연층(34)을 포함할 수 있다.
소자 분리층(12) 및 불순물 영역(14)은 기판(10)의 상면에 배치될 수 있다. 트랜지스터(20), 주변 콘택 플러그(30) 및 주변 회로 배선(32)은 기판(10) 상에 배치될 수 있다. 기판(10)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 기판(10)은 실리콘 기판, 게르마늄 기판, 실리콘 게르마늄 기판 또는 SOI (silicon on insulator) 기판일 수 있다. 일 실시예에서, 기판은 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다.
불순물 영역(14)은 트랜지스터(20)와 인접하게 배치될 수 있다. 주변 절연층(34)은 트랜지스터(20) 및 주변 콘택 플러그(30)를 덮을 수 있다. 주변 콘택 플러그(30)는 불순물 영역(14)과 전기적으로 연결될 수 있다. 주변 회로 배선(32)은 주변 콘택 플러그(30)와 연결될 수 있다.
반도체 소자(100)는 주변 회로 구조체(PS)와 하부 메모리 스택(111) 사이에 배치되는 하부 도전층(40), 연결 몰드층(42), 연결 도전층(43), 서포터(44), 전극 절연층(46) 및 매립 절연층(48)을 포함할 수 있다. 하부 도전층(40)은 주변 절연층(34) 상에 배치될 수 있다. 일 실시예에서, 하부 도전층(40)은 도핑된 폴리실리콘을 포함할 수 있다. 연결 몰드층(42) 및 연결 도전층(43)은 하부 도전층(40) 상에 배치될 수 있다. 연결 몰드층(42)은 연장 영역(EA) 내에 배치될 수 있으며 더미 채널 구조체(DCS)와 접할 수 있다. 연결 도전층(43)은 셀 어레이 영역(CA) 내에 배치될 수 있으며 채널 구조체(CS)와 접할 수 있다. 서포터(44)는 셀 어레이 영역(CA) 내에서 연결 도전층(43)을 덮을 수 있으며, 연장 영역(EA) 내에서 연결 몰드층(42)을 덮으며 하부 도전층(40)의 상면과 접할 수 있다. 전극 절연층(46)은 연장 영역(EA) 내에 배치될 수 있다. 예를 들어, 전극 절연층(46)은 관통 전극 영역(TA) 내에 배치될 수 있으며, 하부 도전층(40) 및 서포터(44)를 관통하여 주변 회로 구조체(PS)와 접할 수 있다. 매립 절연층(48)은 연장 영역(EA)에 배치될 수 있으며 하부 도전층(40) 및 서포터(44)를 관통하여 주변 회로 구조체(PS)와 접할 수 있다.
하부 메모리 스택(111)은 서포터(44) 상에 배치될 수 있다. 하부 메모리 스택(111)은 하부 절연층들(112), 하부 몰드층들(114) 및 하부 게이트 전극들(115)을 포함할 수 있다. 하부 게이트 전극들(115)은 하부 절연층들(112)과 교대로 적층될 수 있으며, 하부 게이트 전극들(115)과 하부 절연층들(112)은 수평 방향으로 연장될 수 있다. 하부 몰드층들(114)은 관통 전극 영역(TA) 내에 배치될 수 있으며, 하부 절연층들(112)과 교대로 적층될 수 있다. 각 하부 몰드층(114)은 대응하는 하부 게이트 전극(115)과 동일한 레벨에 위치할 수 있다.
하부 메모리 스택(111)은 연장 영역(EA) 내에서 하부 계단 구조물을 포함할 수 있다(예를 들어, 도 3에 R1으로 표시된 영역에 대응). 하부 계단 구조물은 하부 메모리 스택(111)의 단부로부터 연장되어 계단 형상을 갖는 구조물을 지칭할 수 있다. 예를 들어, 하부 계단 구조물은 상대적으로 하부에 위치하는 하부 게이트 전극(115)의 길이가 상대적으로 상부에 위치하는 하부 게이트 전극(115)보다 긴 계단 형상을 가질 수 있다.
하부 메모리 스택(111)의 하부에 배치된 하부 게이트 전극들(115) 중 적어도 하나는 접지 선택 라인(ground selection line; GSL)일 수 있다. 일 실시예에서, 하부 절연층들(112)은 실리콘 산화물을 포함할 수 있으며 하부 몰드층들(114)은 실리콘 질화물을 포함할 수 있다. 하부 게이트 전극들(115)은 텅스텐을 포함할 수 있다.
반도체 소자(100)는 하부 층간 절연층(116)을 포함할 수 있다. 하부 층간 절연층(116)은 하부 계단 구조물, 서포터(44) 및 매립 절연층(48)을 덮을 수 있다. 일 실시예에서, 하부 층간 절연층(116)은 불순물로 도핑될 수 있다. 예를 들어, 하부 층간 절연층(116)은, 보론(B), 인(P), 플루오린(F) 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 하부 층간 절연층(116)의 도핑 농도는 하부로 갈수록 점진적으로(gradually) 증가할 수 있다.
도 3은 하부 층간 절연층(116)의 제1 하부 도핑 영역(116_1), 제2 하부 도핑 영역(116_2), 및 제3 하부 도핑 영역(116_3)이 예시적으로 도시되어있다. 제1 하부 도핑 영역(116_1)은 하부 계단 구조물, 서포터(44) 및 매립 절연층(48)의 표면을 따라 연장될 수 있으며, 제2 하부 도핑 영역(116_2)은 제1 하부 도핑 영역(116_1) 상에 배치되고, 제3 하부 도핑 영역(116_3)은 제2 하부 도핑 영역(116_2) 상에 배치될 수 있다. 제1 하부 도핑 영역(116_1)의 도핑 농도는 제2 하부 도핑 영역(116_2)의 도핑 농도보다 크며, 제2 하부 도핑 영역(116_2)의 도핑 농도는 제3 하부 도핑 영역(116_3)의 도핑 농도보다 클 수 있다. 이와 같이, 하부 층간 절연층(116)의 도핑 농도는 하부 계단 구조물, 서포터(44), 및 매립 절연층(48)과 가까워질수록 점진적으로 증가할 수 있다. 예를 들어, 제1 하부 도핑 영역(116_1)은 하부 층간 절연층(116) 내에서 가장 도핑 농도가 높은 부분일 수 있다.
상부 메모리 스택(131)은 하부 메모리 스택(111) 상에 배치될 수 있다. 상부 메모리 스택(131)은 상부 절연층들(132), 상부 몰드층들(134) 및 상부 게이트 전극들(135)을 포함할 수 있다. 상부 게이트 전극들(135)은 상부 절연층들(132)과 교대로 적층될 수 있으며, 상부 게이트 전극들(135)과 상부 절연층들(132)은 수평 방향으로 연장될 수 있다. 상부 몰드층들(134)은 관통 전극 영역(TA) 내에 배치될 수 있으며, 상부 절연층들(132)과 교대로 적층될 수 있다. 각 상부 몰드층(134)은 대응하는 상부 게이트 전극(135)과 동일한 레벨에 위치할 수 있다.
상부 메모리 스택(131)은 연장 영역(EA) 내에서 상부 계단 구조물을 포함할 수 있다(예를 들어, 도 3에 R2으로 표시된 영역에 대응). 상부 계단 구조물은 상부 메모리 스택(131)의 단부로부터 연장되어 계단 형상을 갖는 구조물을 지칭할 수 있다. 예를 들어, 상부 계단 구조물은 상대적으로 상부에 위치하는 상부 게이트 전극(135)의 길이가 상대적으로 상부에 위치하는 상부 게이트 전극(135)보다 긴 계단 형상을 가질 수 있다.
상부 메모리 스택(131)의 상부에 배치된 게이트 전극들 중 적어도 하나는 스트링 선택 라인(string selection line; SSL) 또는 드레인 선택 라인(drain selection line; DSL)일 수 있다. 일 실시예에서, 상부 절연층들(132)은 실리콘 산화물을 포함할 수 있으며 상부 몰드층들(134)은 실리콘 질화물을 포함할 수 있다. 상부 게이트 전극들(135)은 텅스텐을 포함할 수 있다. 도 3에는 2개의 메모리 스택들(111, 131)이 도시되어 있으나, 이에 제한되지 않는다. 일 실시예에서, 반도체 소자(100)는 다수의 메모리 스택을 포함할 수 있다.
반도체 소자(100)는 상부 층간 절연층(136)을 포함할 수 있다. 상부 층간 절연층(136)은 상부 계단 구조물 및 하부 층간 절연층(116)을 덮을 수 있다. 일 실시예에서, 상부 층간 절연층(136)은 불순물로 도핑될 수 있다. 예를 들어, 상부 층간 절연층(136)은, 보론(B), 인(P), 플루오린(F) 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상부 층간 절연층(136)의 도핑 농도는 하부로 갈수록 점진적으로(gradually) 증가할 수 있다.
도 3은 상부 층간 절연층(136)의 제1 상부 도핑 영역(136_1), 제2 상부 도핑 영역(136_2), 및 제3 상부 도핑 영역(136_3)이 예시적으로 도시되어있다. 제1 상부 도핑 영역(136_1)은 상부 계단 구조물 및 하부 층간 절연층(116)의 상면들을 따라 연장될 수 있으며, 제2 상부 도핑 영역(136_2)은 제1 상부 도핑 영역(136_1) 상에 배치되고, 제3 상부 도핑 영역(136_3)은 제2 상부 도핑 영역(136_2) 상에 배치될 수 있다. 제1 상부 도핑 영역(136_1)의 도핑 농도는 제2 상부 도핑 영역(136_2)의 도핑 농도보다 크며, 제2 상부 도핑 영역(136_2)의 도핑 농도는 제3 상부 도핑 영역(136_3)의 도핑 농도보다 클 수 있다. 이와 같이, 상부 층간 절연층(136)의 도핑 농도는 상부 계단 구조물 및 하부 층간 절연층(116)과 가까워질수록 점진적으로 증가할 수 있다. 예를 들어, 제1 상부 도핑 영역(136_1)은 상부 층간 절연층(136) 내에서 가장 도핑 농도가 높은 부분일 수 있다.
제1 상부 도핑 영역(136_1)은 제1 하부 도핑 영역(116_1), 제2 하부 도핑 영역(116_2) 및 제3 하부 도핑 영역(116_3)과 부분적으로 접할 수 있다. 따라서, 상부 층간 절연층(136)의 하면의 도핑 농도는 하부 층간 절연층(116)의 상면의 도핑 농도와 다를 수 있다. 일 실시예에서, 상부 층간 절연층(136)의 하면의 도핑 농도는 하부 층간 절연층(116)의 상면의 일부의 도핑 농도와 동일할 수 있다.
하부 층간 절연층(116) 및 상부 층간 절연층(136)은 도핑 농도가 클수록 습식 식각률이 높을 수 있다. 콘택 플러그(CP)의 길이가 길어질수록 그 하면에서의 수평 폭이 작아질 수 있으므로, 콘택 플러그(CP)의 수평 폭을 균일하게 하기 위해 하부 층간 절연층(116) 및 상부 층간 절연층(136)은 하부로 갈수록 도핑 농도가 증가할 수 있다. 일 실시예에서, 제1 하부 도핑 영역(116_1)의 도핑 농도는 제1 상부 도핑 영역(136_1)의 도핑 농도보다 클 수 있다.
도 3에 도시된 제1 하부 도핑 영역(116_1), 제2 하부 도핑 영역(116_2), 제3 하부 도핑 영역(116_3), 제1 상부 도핑 영역(136_1), 제2 상부 도핑 영역(136_2) 및 제3 상부 도핑 영역(136_3)은 예시적인 것이며, 이에 제한되지 않는다. 예를 들어, 하부 층간 절연층(116)은 복수의 하부 도핑 영역을 포함하고 상부 층간 절연층(136)은 복수의 상부 도핑 영역을 포함할 수 있다. 상기 복수의 하부 도핑 영역은 물질적으로 연속하며 단일층을 이룰 수 있으며, 복수의 상부 도핑 영역은 물질적으로 연속하며 단일층을 이룰 수 있다.
채널 구조체들(CS)은 셀 어레이 영역(CA) 내에서 연결 도전층(43), 서포터(44), 하부 메모리 스택(111) 및 상부 메모리 스택(131)을 관통하여 수직 방향으로 연장될 수 있다. 채널 구조체들(CS)의 상부에는 도전성 패드들(154)이 배치될 수 있다. 채널 구조체들(CS)은 연결 도전층(43)과 전기적으로 연결될 수 있다. 도전성 패드(154)들은 채널 구조체들(CS) 상에 배치될 수 있다. 일 실시예에서, 채널 구조체들(CS)은 하부로 갈수록 수평 폭이 작아지는 테이퍼 형상(tapered shape)을 가질 수 있다. 채널 구조체들(CS)의 측면들은 하부 메모리 스택(111)과 상부 메모리 스택(131) 사이에서 단차를 가질 수 있다.
더미 채널 구조체들(DCS)은 연장 영역(EA) 내에 배치될 수 있으며 연결 몰드층(42), 서포터(44), 하부 메모리 스택(111), 및 상부 메모리 스택(131)을 관통할 수 있다. 더미 채널 구조체(DCS)는 채널 구조체(CS)와 동일하거나 유사한 구성을 포함할 수 있다.
반도체 소자(100)는 상부 층간 절연층(136) 상의 제1 상부 절연층(160)을 포함할 수 있다. 제1 상부 절연층(160)은 상부 층간 절연층(136), 도전성 패드(154)의 상면들을 덮을 수 있다. 제1 상부 절연층(160)은 실리콘 산화물을 포함할 수 있다.
분리 절연층들(WLC)은 셀 어레이 영역(CA) 및 연장 영역(EA)에 배치되며, 하부 메모리 스택(111), 상부 메모리 스택(131) 및 제1 상부 절연층(160)을 관통할 수 있다. 또한, 셀 어레이 영역(CA) 내에서 분리 절연층들(WLC)은 연결 도전층(43) 및 서포터(44)를 관통할 수 있으며, 연장 영역(EA) 내에서 분리 절연층들(WLC)은 서포터(44)를 관통할 수 있다. 일 실시예에서, 분리 절연층들(WLC)은 하부로 갈수록 수평 폭이 작아지는 테이퍼 형상을 가질 수 있다. 분리 절연층들(WLC)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 분리 절연층들(WLC)은 실리콘 산화물을 포함할 수 있다.
반도체 소자(100)는 관통 전극 영역(TA) 내의 관통 전극(THV)을 포함할 수 있다. 관통 전극(THV)은 전극 절연층(46), 하부 메모리 스택(111), 상부 메모리 스택(131), 상부 층간 절연층(136) 및 제1 상부 절연층(160)을 수직으로 관통할 수 있다. 관통 전극(THV)은 주변 회로 구조체(PS)와 전기적으로 연결될 수 있으며, 하부 게이트 전극들(115) 및 상부 게이트 전극들(135)과 전기적으로 절연될 수 있다. 예를 들어, 관통 전극(THV)의 하면은 주변 회로 배선(32)과 접할 수 있으며, 관통 전극(THV)의 측면은 하부 몰드층들(114) 및 상부 몰드층들(134)과 접할 수 있다.
반도체 소자(100)는 하부 게이트 전극들(115)과 연결되는 하부 콘택 플러그들(CP_L) 및 상부 게이트 전극들(135)과 연결되는 상부 콘택 플러그들(CP_U)을 포함할 수 있다. 예를 들어, 각 하부 콘택 플러그들(CP_L)은 하부 층간 절연층(116), 상부 층간 절연층(136) 및 제1 상부 절연층(160)을 수직으로 관통하여 대응하는 하부 게이트 전극(115)의 상면에 접할 수 있다. 하부 콘택 플러그들(CP_L) 중 적어도 하나는 서포터(44)의 상면에 접할 수 있다. 각 상부 콘택 플러그들(CP_U)은 상부 층간 절연층(136) 및 제1 상부 절연층(160)을 수직으로 관통하여 대응하는 상부 게이트 전극(135)의 상면에 접할 수 있다. 하부 콘택 플러그들(CP_L1, CP_L2, CP_L3, ?? CP_Ln)은 셀 어레이 영역(CA)과 가까운 순서로(또는 길이가 짧은 순서로) 넘버링 되어 있으며, 상부 콘택 플러그들(CP_U1, CP_U2, CP_U3, ..., CP_Un)은 셀 어레이 영역(CA)과 가까운 순서로(또는 길이가 짧은 순서로) 넘버링 되어있다. 도 3에는 4개의 하부 콘택 플러그들(CP_L)과 2개의 상부 콘택 플러그들(CP_U)이 도시되어 있으나, 이에 제한되지 않는다.
일 실시예에서, 하부 콘택 플러그들(CP_L) 및 상부 콘택 플러그들(CP_U)은 수평 폭이 일정할 수 있다. 그러나, 이에 제한되지 않는다. 하부 콘택 플러그들(CP_L)의 하부는 제1 하부 도핑 영역(116_1)과 접할 수 있으며, 상부 콘택 플러그들(CP_U)의 하부는 제1 상부 도핑 영역(136_1)과 접할 수 있다. 예를 들어, 제1 하부 도핑 영역(116_1)은 하부 계단 구조물, 서포터(44) 및 매립 절연층(48)의 상면들을 따라 연장될 수 있으며, 하부 콘택 플러그들(CP_L)의 하부들과 접할 수 있다. 제1 상부 도핑 영역(136_1)은 상부 계단 구조물 및 하부 층간 절연층(116)의 상면들을 따라 연장될 수 있으며, 상부 콘택 플러그들(CP_U)의 하부들과 접할 수 있다. 제1 상부 도핑 영역(136_1)은 또한 하부 콘택 플러그들(CP_L)과도 접할 수 있다.
반도체 소자(100)는 제2 상부 절연층(162) 및 스터드들(164)을 포함할 수 있다. 제2 상부 절연층(162)은 제1 상부 절연층(160) 상에 배치될 수 있다. 스터드들(164)은 제2 상부 절연층(162)을 관통하여 채널 구조체(CS), 관통 전극(THV), 콘택 플러그들(CP)과 접할 수 있다. 그러나, 스터드(164)는 더미 채널 구조체(DCS)와는 접하지 않을 수 있다.
도 4는 도 2에 도시된 반도체 소자의 일부 확대도이다. 도 4는 채널 구조체(CS)의 상부 및 하부를 도시한다.
도 4를 참조하면, 채널 구조체(CS)는 정보 저장층(140), 채널층(150) 및 매립 절연 패턴(152)을 포함할 수 있다. 채널층(150)은 정보 저장층(140)의 내측에 배치되며, 매립 절연 패턴(152)은 채널층(150)의 내측에 배치될 수 있다. 정보 저장층(140)은 터널 절연층(142), 전하 저장층(144) 및 블로킹층(146)을 포함할 수 있다. 전하 저장층(144)은 블로킹층(146)의 내측에 배치되며, 터널 절연층(142)은 전하 저장층(144)의 내측에 배치될 수 있다. 일 실시예예서, 채널층(150)은 폴리실리콘을 포함할 수 있다. 매립 절연 패턴(152)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 블로킹층(146) 및 터널 절연층(142)은 실리콘 산화물을 포함할 수 있으며, 전하 저장층(144)은 실리콘 질화물을 포함할 수 있다. 채널층(150)은 도전성 패드(154)와 전기적으로 연결될 수 있다.
연결 도전층(43)은 하부 도전층(40)의 상면에 배치될 수 있으며, 정보 저장층(140)을 관통하여 채널층(150)의 측면에 접할 수 있다. 연결 도전층(43)이 채널층(150)과 접하는 부분은 수직 방향으로 연장될 수 있다. 연결 도전층(43) 상에는 서포터(44)가 배치될 수 있다.
도 5 내지 도 9는 일 실시예에 따른 반도체 소자의 일부 확대도들이다. 도 5 및 도 6은 콘택 플러그들(CP)의 하부들의 수직 단면도이며, 도 7은 콘택 플러그들(CP)의 상단부들의 수직 단면도들이다. 도 8 및 도 9는 하부 층간 절연층(116)과 상부 층간 절연층(136)의 경계면 근처의 콘택 플러그들(CP)의 수직 단면도들이다.
도 5를 참조하면, 반도체 소자(100)는 상부 게이트 전극(135)과 접하는 제1 상부 콘택 플러그(CP_Ua) 및 제2 상부 콘택 플러그(CP_Ub)를 포함할 수 있다. 제1 상부 콘택 플러그(CP_Ua)는 제2 상부 콘택 플러그(CP_Ub)보다 셀 어레이 영역(CA)에 가깝거나 또는 제1 상부 콘택 플러그(CP_Ua)의 길이가 제2 상부 콘택 플러그(CP_Ub)의 길이보다 작을 수 있다(예를 들어, b>a인 경우). 제1 상부 콘택 플러그(CP_Ua)의 하부 및 제2 상부 콘택 플러그(CP_Ub)의 하부는 제1 상부 도핑 영역(136_1)과 접할 수 있다. 일 실시예에서, 제1 상부 콘택 플러그(CP_Ua)의 하면의 수평 폭은 제2 상부 콘택 플러그(CP_Ub)의 하면의 수평 폭보다 클 수 있다. 예를 들어, 제1 상부 콘택 플러그(CP_Ua)의 수평 폭은 일정할 수 있으며, 제2 상부 콘택 플러그(CP_Ub)는 아래로 갈수록 수평 폭이 작아지는 테이퍼 형상(tapered shape)을 가질 수 있다.
반도체 소자(100)는 하부 게이트 전극(115)과 접하는 제1 하부 콘택 플러그(CP_La) 및 제2 하부 콘택 플러그(CP_Lb)를 포함할 수 있다. 제1 하부 콘택 플러그(CP_La)는 제2 하부 콘택 플러그(CP_Lb)보다 셀 어레이 영역(CA)에 가깝거나 또는 제1 하부 콘택 플러그(CP_La)의 길이가 제2 하부 콘택 플러그(CP_Lb)의 길이보다 작을 수 있다(예를 들어, b>a인 경우). 제1 하부 콘택 플러그(CP_La)의 하부 및 제2 하부 콘택 플러그(CP_Lb)의 하부는 제1 하부 도핑 영역(116_1)과 접할 수 있다. 일 실시예에서, 제1 하부 콘택 플러그(CP_La)의 하면의 수평 폭은 제2 하부 콘택 플러그(CP_Lb)의 하면의 수평 폭보다 클 수 있다. 예를 들어, 제1 하부 콘택 플러그(CP_La)의 수평 폭은 실질적으로 일정할 수 있으며, 제2 하부 콘택 플러그(CP_Lb)는 아래로 갈수록 수평 폭이 작아지는 테이퍼 형상을 가질 수 있다.
도 6을 참조하면, 반도체 소자(100)는 상부 게이트 전극(135)과 접하는 제1 상부 콘택 플러그(CP_Ua) 및 제2 상부 콘택 플러그(CP_Ub)를 포함할 수 있다. 일 실시예에서, 제1 상부 콘택 플러그(CP_Ua)의 하면의 수평 폭은 제2 상부 콘택 플러그(CP_Ub)의 하면의 수평 폭보다 클 수 있다. 예를 들어, 제1 상부 콘택 플러그(CP_Ua)의 수평 폭은 아래로 갈수록 증가할 수 있으며, 제2 상부 콘택 플러그(CP_Ub)의 수평 폭은 실질적으로 일정할 수 있다.
반도체 소자(100)는 하부 게이트 전극(115)과 접하는 제1 하부 콘택 플러그(CP_La) 및 제2 하부 콘택 플러그(CP_Lb)를 포함할 수 있다. 일 실시예에서, 제1 하부 콘택 플러그(CP_La)의 하면의 수평 폭은 제2 하부 콘택 플러그(CP_Lb)의 하면의 수평 폭보다 클 수 있다. 예를 들어, 제1 하부 콘택 플러그(CP_La)의 수평 폭은 아래로 갈수록 증가할 수 있으며, 제2 하부 콘택 플러그(CP_Lb)의 수평 폭은 실질적으로 일정할 수 있다.
도 7을 참조하면, 반도체 소자(100)는 제1 상부 콘택 플러그(CP_Ua), 제2 상부 콘택 플러그(CP_Ub), 제1 하부 콘택 플러그(CP_Lc) 및 제2 하부 콘택 플러그(CP_Ld)를 포함할 수 있다. 제1 상부 콘택 플러그(CP_Ua), 제2 상부 콘택 플러그(CP_Ub), 제1 하부 콘택 플러그(CP_Lc) 및 제2 하부 콘택 플러그(CP_Ld)는 셀 어레이 영역(CA)과 가까운 순서 또는 길이가 짧은 순서로 배치될 수 있다(예를 들어, a>b, c>d인 경우).
상부 층간 절연층(136)은 도핑 농도가 높은 순서대로 제1 상부 도핑 영역(136_a), 제2 상부 도핑 영역(136_b), 제3 상부 도핑 영역(136_c) 및 제4 상부 도핑 영역(136_d)을 포함할 수 있으며, 이들 각각은 제1 상부 절연층(160)의 하면과 접할 수 있다. 제1 상부 도핑 영역(136_a), 제2 상부 도핑 영역(136_b), 제3 상부 도핑 영역(136_c) 및 제4 상부 도핑 영역(136_d)은 각각 제1 상부 콘택 플러그(CP_Ua), 제2 상부 콘택 플러그(CP_Ub), 제1 하부 콘택 플러그(CP_Lc) 및 제2 하부 콘택 플러그(CP_Ld)와 접할 수 있다.
일 실시예에서, 제1 상부 콘택 플러그(CP_Ua)의 제1 폭(W1)은 제2 상부 콘택 플러그(CP_Ub)의 제2 폭(W2)보다 클 수 있다. 제2 상부 콘택 플러그(CP_Ub)의 제2 폭(W2)은 제1 하부 콘택 플러그(CP_Lc)의 제3 폭(W3)보다 클 수 있으며, 제1 하부 콘택 플러그(CP_Lc)의 제3 폭(W3)은 제2 하부 콘택 플러그(CP_Ld)의 제4 폭(W4)보다 클 수 있다. 제1 폭(W1) 내지 제4 폭(W4)은 상부 층간 절연층(136)의 상면과 동일한 레벨에서의 각각 제1 상부 콘택 플러그(CP_Ua), 제2 상부 콘택 플러그(CP_Ub), 제1 하부 콘택 플러그(CP_Lc) 및 제2 하부 콘택 플러그(CP_Ld)의 수평 폭을 지칭할 수 있다. 일 실시예에서, 제1 상부 콘택 플러그(CP_Ua), 제2 상부 콘택 플러그(CP_Ub) 및 제1 하부 콘택 플러그(CP_Lc)는 상부 층간 절연층(136) 및 제1 상부 절연층(160)의 경계면에서 단차를 가질 수 있다. 예를 들어, 제1 폭(W1), 제2 폭(W2) 및 제3 폭(W3)은 각각 제1 상부 절연층(160)에서의 제1 상부 콘택 플러그(CP_Ua), 제2 상부 콘택 플러그(CP_Ub) 및 제1 하부 콘택 플러그(CP_Lc)의 수평 폭보다 클 수 있다. 그러나, 이에 제한되지 않으며, 일 실시예에서, 제1 상부 콘택 플러그(CP_Ua), 제2 상부 콘택 플러그(CP_Ub) 및 제1 하부 콘택 플러그(CP_Lc)는 단차를 가지지 않을 수 있다.
도 8을 참조하면, 상술한 바와 같이 상부 층간 절연층(136)의 상면의 도핑 농도는 하부 층간 절연층(116)의 상면의 도핑 농도와 다를 수 있다. 그러므로, 후술되는 콘택 홀(CH) 형성 공정에서, 상부 층간 절연층(136)의 하면과 하부 층간 절연층(116)의 상면에서의 식각률이 다를 수 있다. 일 실시예에서, 콘택 플러그들(CP) 중 적어도 하나는 하부 층간 절연층(116)과 상부 층간 절연층(136)의 경계면에서 단차를 가질 수 있다. 예를 들어, 콘택 플러그들(CP) 중 적어도 하나는 상부 폭 및 상부 폭보다 큰 하부 폭을 가질 수 있다.
도 9를 참조하면, 일 실시예에서, 콘택 플러그들(CP) 중 적어도 하나는 하부 층간 절연층(116)과 상부 층간 절연층(136)의 경계면에서 단차를 가질 수 있다. 예를 들어, 콘택 플러그들(CP) 중 적어도 하나는 상부 폭 및 상부 폭보다 작은 하부 폭을 가질 수 있다.
도 10을 참조하면, 반도체 소자(200)는 관통 플러그(TP)를 포함할 수 있다. 관통 플러그(TP)는 매립 절연층(48), 하부 메모리 스택(111) 및 상부 메모리 스택(131)을 관통할 수 있으며 주변 회로 구조체(PS)와 전기적으로 연결될 수 있다. 관통 플러그(TP)는 주변 회로 구조체(PS)의 주변 회로 배선(32)이 노출되도록 매립 절연층(48), 하부 메모리 스택(111) 및 상부 메모리 스택(131)을 이방성 식각하고 도전성 물질을 채워 넣음으로써 형성될 수 있다. 상기 식각 공정에서 관통 플러그(TP)의 하부의 수평 폭을 더 넓히기 위해 매립 절연층(48)의 도핑 농도가 조절될 수 있다. 예를 들어, 매립 절연층(48)의 도핑 농도는 하부 층간 절연층(116)의 도핑 농도보다 클 수 있다. 매립 절연층(48)의 도핑 농도는 상부에서 하부로 갈수록 점진적으로 증가할 수 있다.
도 11을 참조하면, 반도체 소자(300)는 메모리 스택(331) 및 메모리 스택(331)을 덮는 층간 절연층(316)을 포함할 수 있다. 메모리 스택(331)은 교대로 적층되는 절연층들(332) 및 게이트 전극들(335)을 포함할 수 있다. 일 실시예에서, 메모리 스택(331)은 멀티 스택 구조를 가질 수 있다. 그러나, 이에 제한되지 않으며, 일 실시예에서 메모리 스택(331)은 단일 스택 구조를 가질 수 있다.
층간 절연층(316)은 메모리 스택(331)의 계단 구조물, 서포터(44) 및 매립 절연층(48)을 덮을 수 있다. 층간 절연층(316)은 단일층을 이룰 수 있으며, 층간 절연층(316)의 하면은 메모리 스택(331)의 하면과 공면을 이룰 수 있으며 층간 절연층(316)의 상면은 채널 구조체(CS)의 상면과 공면을 이룰 수 있다. 층간 절연층(316)은 순차적으로 적층되는 제1 도핑 영역(316_1), 제2 도핑 영역(316_2) 및 제3 도핑 영역(316_3)을 포함할 수 있다. 제1 도핑 영역(316_1)은 메모리 스택(331)의 계단 구조물, 서포터(44) 및 매립 절연층(48)의 상면을 따라 연장할 수 있다. 각 콘택 플러그(CP)는 제1 도핑 영역(316_1)과 접할 수 있다. 예를 들어, 각 콘택 플러그(CP)의 하부는 제1 도핑 영역(316_1)과 접할 수 있다. 층간 절연층(316)의 도핑 농도는 계단 구조물, 서포터(44) 및 매립 절연층(48)에 가까워질수록 점진적으로 증가할 수 있다.
도 12a 내지 도 23은 도 2 및 도 3에 도시된 반도체 소자(100)의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 수직 단면도들이다. 도 12a, 13a, 15a, 16, 17a, 18a, 19a 및 20a는 선 I-I', II-II'을 따른 수직 단면도들이다. 도 12b, 13b, 14, 15b, 16b, 17b, 18b, 19b, 20b, 21, 22 및 23은 III-III'을 따른 수직 단면도들이다.
도 12a 및 도 12b을 참조하면, 주변 회로 구조체(PS) 및 주변 회로 구조체(PS) 상의 하부 도전층(40), 연결 몰드층(42), 서포터(44), 전극 절연층(46) 및 매립 절연층(48)이 형성될 수 있다. 주변 회로 구조체(PS)는 기판(10), 소자 분리층(12), 불순물 영역(14), 트랜지스터(20), 주변 콘택 플러그(30), 주변 회로 배선(32) 및 주변 절연층(34)을 포함할 수 있다. 소자 분리층(12) 및 불순물 영역(14)은 기판(10)의 상면에 형성될 수 있다. 일 실시예에서, 소자 분리층(12)은 실리콘 산화물, 실리콘 질화물과 같은 절연층을 포함할 수 있다. 불순물 영역(14)은 n형 불순물 또는 p형 불순물을 포함할 수 있다. 트랜지스터(20)는 불순물 영역(14)과 인접하게 배치될 수 있다. 주변 회로 배선(32)은 주변 콘택 플러그(30) 상에 배치될 수 있으며, 주변 콘택 플러그(30)를 통해 불순물 영역(14)과 연결될 수 있다. 주변 절연층(34)은 트랜지스터(20), 주변 콘택 플러그(30) 및 주변 회로 배선(32)을 덮을 수 있다.
하부 도전층(40)은 주변 회로 구조체(PS) 상에 배치될 수 있다. 연결 몰드층(42)은 하부 도전층(40) 상에 배치될 수 있다. 연결 몰드층(42)은 연장 영역(EA) 내에서 하부 도전층(40)이 노출되도록 부분적으로 식각될 수 있다. 연결 몰드층(42)은 보호층, 보호층의 상면 및 하면에 배치되는 절연층을 포함할 수 있다.
하부 도전층(40)은 금속, 금속 질화물, 금속 실리사이드, 금속 산화물, 도전성 카본, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 하부 도전층(40)은 도핑된 폴리실리콘 층을 포함할 수 있다. 연결 몰드층(42)은 하부 도전층(40)과 식각 선택비를 갖는 물질을 포함할 수 있으며, 절연층은 보호층과 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시예에서, 절연층은 실리콘 산화물을 포함할 수 있으며, 보호층은 실리콘 질화물을 포함할 수 있다. 일 실시예에서, 서포터(44)는 폴리실리콘을 포함할 수 있다.
서포터(44)는 연결 몰드층(42) 상에 증착될 수 있다. 셀 어레이 영역(CA) 내에서 서포터(44)는 연결 몰드층(42)을 덮을 수 있다. 연장 영역(EA) 내에서 서포터(44)는 하부 도전층(40) 및 연결 몰드층(42)을 덮을 수 있다.
전극 절연층(46)은 관통 전극 영역(TA) 내에 형성될 수 있으며, 매립 절연층(48)은 연장 영역(EA) 내에 형성될 수 있다. 전극 절연층(46) 및 매립 절연층(48)은 주변 회로 배선(32) 및 주변 절연층(34)이 노출되도록 하부 도전층(40) 및 서포터(44)를 식각한 후 절연 물질을 증착하여 형성될 수 있다. 일 실시예에서, 전극 절연층(46) 및 매립 절연층(48)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 전극 절연층(46) 및 매립 절연층(48)은 실리콘 산화물을 포함할 수 있다.
도 13a 및 도 13b를 참조하면, 도 12a 및 도 12b의 결과물 상에 하부 몰드 스택(110)이 형성될 수 있다. 하부 몰드 스택(110)은 교대로 적층되는 하부 절연층들(112) 및 하부 몰드층들(114)을 포함할 수 있다. 하부 절연층들(112) 및 하부 몰드층들(114)은 화학 기상 증착(chemical vapor deposition; CVD) 또는 원자층 증착(atomic layer deposition; ALD) 공정과 같은 증착 공정에 의해 형성될 수 있다. 하부 절연층들(112)은 하부 몰드층들(114)과 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시예에서, 하부 절연층들(112)은 실리콘 산화물을 포함할 수 있으며, 하부 몰드층들(114)은 실리콘 질화물을 포함할 수 있다.
하부 몰드 스택(110)은 연장 영역(EA) 내에서 하부 계단 구조물을 갖도록 트리밍될 수 있다(예를 들어, 도 13B에 R1으로 표시된 영역에 대응). 하부 계단 구조물은 하부 몰드 스택(110)의 단부로부터 연장되어 계단 형상을 갖는 구조물을 지칭할 수 있다.
도 14를 참조하면, 하부 몰드 스택(110)의 하부 계단 구조물을 덮는 하부 층간 절연층(116)이 형성될 수 있다. 하부 층간 절연층(116)은 도 13b에 도시된 서포터(44), 매립 절연층(48) 및 하부 몰드 스택(110) 상에 층간 절연물질을 적층하고, 상기 층간 절연물질과 하부 몰드 스택(110)의 상면이 공면이 되도록 평탄화 공정을 진행하여 형성될 수 있다. 하부 층간 절연층(116)은 TEOS(tetraethyl orthosilicate)을 사용하여 형성될 수 있으며, 하부 층간 절연층(116)의 증착 공정에는 화학 기상 증착, 플라즈마 증강 화학 기상 증착(plasma enhanced chemical vapor deposition; PECVD), 또는 원자층 증착 공정 등이 사용될 수 있다. 하부 층간 절연층(116)은 실리콘 산화물을 포함할 수 있다.
일 실시예예서, 하부 층간 절연층(116)은 불순물로 도핑될 수 있다. 예를 들어, 하부 층간 절연층(116)은, 보론(B), 인(P), 플루오린(F) 또는 이들의 조합을 포함할 수 있다. 상기 불순물들은 증착 과정에서 TEOS와 함께 제공될 수 있으며, 서로 다른 도핑 농도를 갖는 제1 하부 도핑 영역(116_1), 제2 하부 도핑 영역(116_2) 및 제3 하부 도핑 영역(116_3)이 순차적으로 형성될 수 있다. 일 실시예에서, 하부 층간 절연층(116)의 도핑 농도는 하부로 갈수록 점진적으로(gradually) 증가할 수 있다. 예를 들어, 제1 하부 도핑 영역(116_1)의 도핑 농도는 제2 하부 도핑 영역(116_2)의 도핑 농도보다 높고, 제2 하부 도핑 영역(116_2)의 도핑 농도는 제3 하부 도핑 영역(116_3)의 도핑 농도보다 높을 수 있다.
도 15a 및 도 15b를 참조하면, 셀 어레이 영역(CA) 및 연장 영역(EA) 내에 채널 희생층(120)이 형성될 수 있다. 채널 희생층(120)은 하부 몰드 스택(110)을 수직으로 식각하여 채널 홀을 형성하고, 상기 채널 홀의 내부에 희생 물질을 증착하여 형성될 수 있다. 채널 희생층(120)은 제1 희생 물질(121) 및 제2 희생 물질(122)을 포함할 수 있다. 제1 희생 물질(121)은 채널 홀의 내부를 따라 컨포멀하게 형성될 수 있으며, 제2 희생 물질(122)은 제1 희생 물질(121)의 내부를 채울 수 있다. 일 실시예에서, 제1 희생 물질(121)은 실리콘 질화물을 포함할 수 있으며, 제2 희생 물질(122)은 폴리실리콘을 포함할 수 있다. 채널 희생층(120)을 형성한 후, 채널 희생층(120)의 상면이 하부 몰드 스택(110)의 상면과 공면을 이루도록 평탄화 공정이 더 진행될 수 있다.
도 16a 및 도 16b를 참조하면, 도 15a 및 도 15b의 결과물 상에 상부 몰드 스택(130)이 형성될 수 있다. 상부 몰드 스택(130)은 교대로 적층되는 상부 절연층들(132) 및 상부 몰드층들(134)을 포함할 수 있다. 상부 절연층들(132) 및 상부 몰드층들(134)은 화학 기상 증착 또는 원자층 증착 공정과 같은 증착 공정에 의해 형성될 수 있다. 상부 절연층들(132)은 상부 몰드층들(134)과 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시예에서, 상부 절연층들(132)은 실리콘 산화물을 포함할 수 있으며, 상부 몰드층들(134)은 실리콘 질화물을 포함할 수 있다.
상부 몰드 스택(130)은 연장 영역(EA) 내에서 상부 계단 구조물을 갖도록 트리밍될 수 있다(예를 들어, 도 16B에 R2로 표시된 영역에 대응). 상부 계단 구조물은 상부 몰드 스택(130)의 단부로부터 연장되어 계단 형상을 갖는 구조물을 지칭할 수 있다.
도 17a 및 도 17b를 참조하면, 상부 몰드 스택(130)의 상부 계단 구조물을 덮는 상부 층간 절연층(136)이 형성될 수 있다. 상부 층간 절연층(136)은 도 16b에 도시된 하부 층간 절연층(116) 및 상부 몰드 스택(130) 상에 층간 절연물질을 적층하고, 상기 층간 절연물질과 상부 몰드 스택(130)의 상면이 공면이 되도록 평탄화 공정을 진행하여 형성될 수 있다. 상부 층간 절연층(136)은 TEOS을 사용하여 형성될 수 있으며, 상부 층간 절연층(136)을 형성하는 공정은 하부 층간 절연층(116)을 형성하는 공정과 유사할 수 있다. 상부 층간 절연층(136)은 실리콘 산화물을 포함할 수 있다.
일 실시예예서, 상부 층간 절연층(136)은 불순물로 도핑될 수 있다. 예를 들어, 상부 층간 절연층(136)은, 보론(B), 인(P), 플루오린(F) 또는 이들의 조합을 포함할 수 있다. 상기 불순물들은 증착 과정에서 TEOS와 함께 제공될 수 있으며, 서로 다른 도핑 농도를 갖는 제1 상부 도핑 영역(136_1), 제2 상부 도핑 영역(136_2) 및 제3 상부 도핑 영역(136_3)이 순차적으로 형성될 수 있다. 일 실시예에서, 상부 층간 절연층(136)의 도핑 농도는 하부로 갈수록 점진적으로(gradually) 증가할 수 있다. 예를 들어, 제1 상부 도핑 영역(136_1)의 도핑 농도는 제2 상부 도핑 영역(136_2)의 도핑 농도보다 높고, 제2 상부 도핑 영역(136_2)의 도핑 농도는 제3 상부 도핑 영역(136_3)의 도핑 농도보다 높을 수 있다.
도 18a 및 도 18b를 참조하면, 상부 몰드 스택(130) 및 상부 층간 절연층(136)에 채널 홀들(H)이 형성될 수 있다. 채널 홀들(H)은 상부 몰드 스택(130) 및 상부 층간 절연층(136)을 이방성 식각하여 형성될 수 있다. 각 채널 홀(H)은 상부 몰드 스택(130)을 수직으로 관통하여 대응하는 채널 희생층(120)을 노출시킬 수 있다.
도 19a 및 도 19b를 참조하면, 채널 희생층(120)들이 제거되고 채널 구조체들(CS) 및 더미 채널 구조체들(DCS)이 형성될 수 있다. 채널 희생층(120)을 제거하는 것은 채널 홀들(H) 내부에 희생 물질을 형성하는 것을 포함할 수 있다. 상기 희생 물질은 제1 희생 물질(121) 및 제2 희생 물질(122)과 동일한 물질을 포함할 수 있다.
채널 구조체들(CS) 및 더미 채널 구조체들(DCS)은 채널 홀들(H) 내부에 형성될 수 있다. 채널 구조체들(CS)은 셀 어레이 영역(CA) 내에서 상기 채널 홀(H)의 내부에 정보 저장층(140), 채널층(150) 및 매립 절연 패턴(152)을 증착하여 형성될 수 있다. 더미 채널 구조체들(DCS)은 채널 구조체들(CS)과 실질적으로 동일한 구조를 가질 수 있다. 더미 채널 구조체들(DCS)은 연장 영역(EA) 내에서 연결 몰드층(42), 서포터(44), 몰드 스택 및 층간 절연층을 관통할 수 있다.
도전성 패드(154)는 채널 구조체들(CS) 및 더미 채널 구조체들(DCS) 상에 형성될 수 있다. 도전성 패드(154)는 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 또는 이들의 조합과 같은 도전층을 포함할 수 있다.
도 20a 및 도 20b를 참조하면, 도 19a 및 도 19b의 결과물 상에 제1 상부 절연층(160)이 증착될 수 있으며, 연결 몰드층(42)이 연결 도전층(43)으로 치환될 수 있다. 제1 상부 절연층(160)은 몰드 스택 상에 배치될 수 있으며, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 연결 도전층(43)을 형성하는 것은 분리 절연층(WLC)이 형성될 위치에 분리 트렌치를 형성하고, 분리 트렌치에 의해 노출된 연결 몰드층(42)을 선택적으로 식각하여 채널 구조체(CS)의 측면을 노출하고, 채널 구조체(CS)와 접하도록 도전성 물질을 채워 넣는 것을 포함할 수 있다. 분리 트렌치는 이방성 식각 공정에 의해 형성될 수 있으며, 하부 몰드 스택(110) 및 상부 몰드 스택(130)을 관통하여 연결 몰드층(42)을 노출시킬 수 있다. 연결 몰드층(42)을 식각하는 것은 등방성 식각 공정을 포함할 수 있다. 연결 도전층(43)은 금속, 금속질화물, 금속산화물, 금속실리사이드, 폴리실리콘, 도전성 카본 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 연결 도전층(43)은 폴리실리콘을 포함할 수 있다. 연결 몰드층(42) 식각 공정 시, 하부 몰드 스택(110) 및 상부 몰드 스택(130)의 식각을 방지하기 위해 분리 트렌치의 측면에 스페이서가 더 형성될 수 있다.
연결 도전층(43)이 형성된 후 하부 몰드층들(114) 및 상부 몰드층들(134)이 각각 하부 게이트 전극들(115) 및 상부 게이트 전극들(135)로 치환될 수 있다. 하부 게이트 전극들(115) 및 상부 게이트 전극들(135)을 형성하는 것은, 연결 도전층(43) 형성 후, 상기 스페이서를 제거하여 하부 몰드층들(114) 및 상부 몰드층(134)을 노출하고, 상기 하부 몰드층들(114) 및 상부 몰드층들(134)을 등방성 식각하고, 하부 절연층들(112) 및 상부 절연층들(132) 사이에 도전성 물질을 채워 넣는 것을 포함할 수 있다. 관통 전극 영역(TA) 내에서, 하부 몰드층들(114) 및 상부 몰드층들(134)은 제거되지 않을 수 있다.
하부 게이트 전극들(115) 및 상부 게이트 전극들(135)은 증착 공정에 의해 각각 상기 하부 몰드층들(114) 및 상부 몰드층들(134)이 제거된 공간에 형성될 수 있다. 하부 게이트 전극들(115) 및 상부 게이트 전극들(135)이 형성된 후 분리 트렌치를 따라 이방성 식각 공정이 더 진행될 수 있다. 하부 게이트 전극들(115)은 하부 절연층들(112)과 교대로 배치될 수 있으며, 하부 메모리 스택(111)을 구성할 수 있다. 상부 게이트 전극들(135)은 상부 절연층들(132)과 교대로 배치될 수 있으며, 상부 메모리 스택(131)을 구성할 수 있다. 일 실시예에서, 하부 게이트 전극들(115) 및 상부 게이트 전극들(135)은 텅스텐을 포함할 수 있다.
관통 전극(THV)은 관통 전극 영역(TA) 내에 형성될 수 있다. 관통 전극(THV)은 전극 절연층(46), 하부 메모리 스택(111), 상부 메모리 스택(131), 및 상부 층간 절연층(136)을 이방성 식각하고 관통 홀을 형성한 후, 상기 관통 홀에 도전성 물질을 채워 넣어 형성될 수 있다. 관통 전극(THV)은 주변 회로 구조체(PS)와 전기적으로 연결될 수 있으며, 하부 게이트 전극들(115) 및 상부 게이트 전극들(135)과 전기적으로 절연될 수 있다. 예를 들어, 관통 전극(THV)의 하면은 주변 회로 배선(32)과 접할 수 있으며, 관통 전극(THV)의 측면은 하부 몰드층들(114) 및 상부 몰드층들(134)과 접할 수 있다. 관통 전극(THV)은 금속, 금속질화물, 금속산화물, 금속실리사이드, 폴리실리콘, 도전성 카본 또는 이들의 조합을 포함할 수 있다.
도 21을 참조하면, 하부 층간 절연층(116), 상부 층간 절연층(136) 및 제1 상부 절연층(160)을 식각하여 콘택 홀들(CH)이 형성될 수 있다. 각 콘택 홀(CH)은 대응하는 하부 게이트 전극(115) 또는 상부 게이트 전극들(135) 노출시킬 수 있다. 콘택 홀들(CH) 중 적어도 하나는 서포터(44)를 노출시킬 수 있다. 콘택 홀들(CH)은 이방성 식각 공정에 의해 형성될 수 있으며, 예를 들어, 건식 식각 공정이 사용될 수 있다. 도 21에 도시된 바와 같이, 제1 상부 절연층(160)의 상면으로부터 수직으로 형성되는 콘택 홀들(CH)은 수평 폭이 일정하지 않을 수 있다. 일 실시예에서, 콘택 홀들(CH)은 하부로 갈수록 수평 폭이 작아지는 테이퍼 형상을 가질 수 있다. 예를 들어, 콘택 홀들(CH)의 상단에서의 수평 폭들은 동일할 수 있으나, 콘택 홀(CH)의 길이가 길수록 그 하단에서의 수평 폭은 작을 수 있다.
도 22를 참조하면, 하부 층간 절연층(116) 및 상부 층간 절연층(136)을 식각하는 식각 공정이 더 진행될 수 있다. 상기 식각 공정은 습식 식각 공정과 같은 등방성 식각 공정일 수 있다. 습식 식각 공정에 의해 콘택 홀들(CH)의 수평 폭은 더 커질 수 있다. 하부 층간 절연층(116) 및 상부 층간 절연층(136)은 수직적 레벨에 따라 도핑 농도가 다를 수 있으며, 도핑 농도에 따라 식각량이 달라질 수 있다. 예를 들어, 도핑 농도가 높을수록 습식 식각 공정 시 식각률이 더 높을 수 있다. 도 15b 및 도 17b를 참조하여 설명된 바와 같이, 하부 층간 절연층(116) 및 상부 층간 절연층(136)은 하부로 갈수록 도핑 농도가 커질 수 있다. 따라서, 습식 식각 공정 시 하부 층간 절연층(116) 및 상부 층간 절연층(136)의 각각의 하부는 각각의 상부보다 더 많이 식각될 수 있다.
도 21에 도시된 바와 같이, 콘택 홀들(CH)은 테이퍼 형상을 가지므로, 콘택 홀들(CH)의 수평 폭을 균일하게 하기 위해 제1 하부 도핑 영역(116_1)은 가장 높은 도핑 농도를 가질 수 있다. 일 실시예에서, 제1 상부 도핑 영역(136_1)의 도핑 농도는 제1 하부 도핑 영역(116_1)의 도핑 농도보다 낮을 수 있다.
상술한 바와 같이 수직적 레벨에 따라 다른 도핑 농도를 갖도록 하부 층간 절연층(116) 및 상부 층간 절연층(136)을 형성하고, 건식 식각 공정 후에 습식 식각 공정을 더 수행함으로써 콘택 홀들(CH)의 상단과 하단에서의 수평 폭의 차이를 줄일 수 있다. 또한, 콘택 홀들(CH)의 수평 폭을 증가시킴으로써 콘택 홀(CH)의 저항을 낮출 수 있으며, 하부 게이트 전극들(115) 또는 상부 게이트 전극들(135)이 노출되지 않는 우려를 감소시키므로 소자의 신뢰성을 향상시킬 수 있다.
도 23을 참조하면, 콘택 홀들(CH)의 내부에 도전성 물질을 증착함으로써 콘택 플러그들(CP)이 형성될 수 있다. 콘택 플러그들(CP)은 하부 게이트 전극들(115)과 접하는 하부 콘택 플러그들(CP_L) 및 상부 게이트 전극들(135)과 접하는 상부 콘택 플러그들(CP_U)로 구성될 수 있다. 하부 콘택 플러그들(CP_L) 중 적어도 하나는 서포터(44)와 접할 수 있다. 일 실시예에서, 콘택 플러그들(CP)의 수평 폭은 수직적 레벨에 따라 변하지 않고 실질적으로 균일할 수 있다.
다시 도 2 및 도 3을 참조하면, 제2 상부 절연층(162) 및 스터드들(164)이 형성될 수 있다. 제2 상부 절연층(162)은 제1 상부 절연층(160) 상에 형성될 수 있다. 스터드들(164)은 제2 상부 절연층(162)을 관통하여 채널 구조체(CS), 관통 전극(THV), 콘택 플러그들(CP)과 접할 수 있다. 그러나, 스터드(164)는 더미 채널 구조체(DCS)와는 접하지 않을 수 있다.
제2 상부 절연층(162)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 스터드들(164)은 금속, 금속질화물, 금속산화물, 금속실리사이드, 폴리실리콘, 도전성 카본 또는 이들의 조합을 포함할 수 있다.
도 24는 본 개시의 일 실시예에 따른 반도체 소자를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 24를 참조하면, 본 개시의 일 실시예에 따른 전자 시스템(1000)은 반도체 소자(1100) 및 반도체 소자(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 소자(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 반도체 소자(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 소자(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 1 내지 도 4를 참조하여 상술한 NAND 플래쉬 메모리 장치일 수 있다. 반도체 소자(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트라인들(BL)은 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 소자(1000)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(1000)은 복수의 반도체 소자들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 소자들(1000)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 소자(1100)에 액세스할 수 있다. NAND 컨트롤러(1220)는 반도체 소자(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 소자(1100)를 제어하기 위한 제어 명령, 반도체 소자(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 소자(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 소자(1100)를 제어할 수 있다.
도 25는 본 개시의 일 실시예에 따른 반도체 소자를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 25를 참조하면, 본 개시의 일 실시예에 따른 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 24의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조물들(3210) 및 셀 채널 구조체들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 4를 참조하여 상술한 반도체 소자를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 26은 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 도 26은 도 25의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 25의 반도체 패키지(2003)를 절단선 A-A'를 따라 절단한 영역을 개념적으로 나타낸다.
도 26을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 25와 같이 전자 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 하부 소스 도전 패턴(3205), 하부 소스 도전 패턴(3205) 상의 게이트 적층 구조물(3210), 게이트 적층 구조물(3210)을 관통하는 셀 채널 구조체들(3220)과 워드 라인 분리층들(3230), 셀 채널 구조체들(3220)과 전기적으로 연결되는 비트라인들(3240), 및 게이트 적층 구조물(3210)의 워드라인들(예: 도 3의 115 및 135)과 전기적으로 연결되는 게이트 컨택 플러그들(예: 도 3의 CP)을 포함할 수 있다. 도 26의 제2 구조물(3200)을 확대하면 도 2 및 도 3과 같은 반도체 소자를 포함할 수 있으며, 구체적으로, 제2 구조물(3200)은 게이트 적층 구조물(3210)을 덮는 층간 절연층(예: 도 3의 116 및 136)을 포함할 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 적층 구조물(3210)을 관통할 수 있으며, 게이트 적층 구조물(3210)의 외측에 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 입출력 연결 배선(3265) 및 입출력 연결 배선(3265)과 전기적으로 연결되는 입출력 패드(2210)를 더 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100 : 반도체 소자 110 : 하부 몰드 스택
111 : 하부 메모리 스택 112 : 하부 절연층
115 : 하부 게이트 전극 116 : 하부 층간 절연층
116_1 : 제1 하부 도핑 영역 116_2 : 제2 하부 도핑 영역
116_3 : 제3 하부 도핑 영역 130 : 상부 몰드 스택
131 : 상부 메모리 스택 132 : 상부 절연층
135 : 상부 게이트 전극 136 : 상부 층간 절연층
136_1 : 제1 상부 도핑 영역 136_2 : 제2 상부 도핑 영역
136_3 : 제3 상부 도핑 영역 CP: 콘택 플러그
CA : 셀 어레이 영역 EA : 연장 영역 PS : 주변 회로 구조체 CS : 채널 구조체
WLC : 분리 절연층

Claims (10)

  1. 셀 어레이 영역 및 연장 영역을 포함하는 기판;
    상기 기판 상에 배치되며, 수직 방향으로 적층되며 서로 이격되는 하부 게이트 전극들을 포함하는 하부 메모리 스택, 상기 하부 메모리 스택은 상기 연장 영역 내에서 상기 하부 게이트 전극들이 계단 형상으로 적층되는 하부 계단 구조물을 포함하며;
    상기 하부 메모리 스택 상에 배치되며, 상기 수직 방향으로 적층되며 서로 이격되는 상부 게이트 전극들을 포함하는 상부 메모리 스택, 상기 상부 메모리 스택은 상기 연장 영역 내에서 상기 상부 게이트 전극들이 계단 형상으로 적층되는 상부 계단 구조물을 포함하며;
    상기 셀 어레이 영역 내에서 상기 하부 메모리 스택 및 상기 상부 메모리 스택을 관통하는 복수의 채널 구조체;
    상기 하부 계단 구조물을 덮으며 불순물로 도핑된 하부 층간 절연층, 상기 하부 층간 절연층의 도핑 농도는 상기 하부 계단 구조물과 가까워질수록 점진적으로 증가하며;
    상기 상부 계단 구조물 및 상기 하부 층간 절연층을 덮으며 불순물로 도핑된 상부 층간 절연층, 상기 상부 층간 절연층의 도핑 농도는 상기 상부 계단 구조물 및 상기 하부 층간 절연층과 가까워질수록 점진적으로 증가하며;
    상기 하부 계단 구조물의 상기 하부 게이트 전극들과 접하는 하부 콘택 플러그들; 및
    상기 상부 계단 구조물의 상기 상부 게이트 전극들과 접하는 상부 콘택 플러그들 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 하부 층간 절연층은 상기 하부 계단 구조물의 상면을 따라 연장되는 제1 하부 도핑 영역을 포함하며,
    상기 상부 층간 절연층은 상기 상부 계단 구조물 및 상기 하부 층간 절연층의 상면들을 따라 연장되는 제1 상부 도핑 영역을 포함하며, 상기 제1 상부 도핑 영역은 상기 제1 하부 도핑 영역과 접하며,
    상기 제1 하부 도핑 영역의 도핑 농도는 상기 제1 상부 도핑 영역의 도핑 농도보다 큰 반도체 소자.
  3. 제2항에 있어서,
    상기 하부 층간 절연층은 상기 제1 하부 도핑 영역 상의 제2 하부 도핑 영역 및 상기 제2 하부 도핑 영역 상의 제3 하부 도핑 영역을 더 포함하며, 상기 제1 상부 도핑 영역은 상기 제2 하부 도핑 영역 및 상기 제3 하부 도핑 영역과 접하는 반도체 소자.
  4. 제1항에 있어서,
    상기 하부 콘택 플러그들은 제1 하부 콘택 플러그 및 제2 하부 콘택 플러그를 포함하며,
    상기 제1 하부 콘택 플러그는 상기 제2 하부 콘택 플러그보다 상기 셀 어레이 영역과 가까우며,
    상기 제1 하부 콘택 플러그의 하면의 수평 폭은 상기 제2 하부 콘택 플러그의 하면의 수평 폭보다 크며, 상기 제1 하부 콘택 플러그의 수평 폭은 아래로 갈수록 증가하는 반도체 소자.
  5. 제1항에 있어서,
    상부 콘택 플러그들은 제1 상부 콘택 플러그 및 제2 상부 콘택 플러그를 포함하며,
    상기 제1 상부 콘택 플러그는 상기 제2 상부 콘택 플러그보다 상기 셀 어레이 영역과 가까우며,
    상기 상부 층간 절연층의 상면과 동일한 레벨에서, 상기 제1 상부 콘택 플러그 및 상기 제2 상부 콘택 플러그는 각각 제1 폭 및 제2 폭을 가지며,
    상기 제1 폭은 상기 제2 폭보다 큰 반도체 소자.
  6. 제1항에 있어서,
    상기 하부 콘택 플러그들 및 상기 상부 콘택 플러그들 중 적어도 하나는 상부 폭 및 상기 상부 폭보다 큰 하부 폭을 가질 수 있으며, 상기 상부 층간 절연층과 상기 하부 층간 절연층의 경계면에서 단차를 가지는 반도체 소자.
  7. 제1항에 있어서,
    상기 하부 콘택 플러그들 및 상기 상부 콘택 플러그들 중 적어도 하나는 상기 하부 층간 절연층과 상기 상부 층간 절연층의 경계면에서 단차를 가지며,
    상기 단차는 상기 상부 층간 절연층에서 상기 하부 층간 절연층으로 갈수록 수평 폭이 작아지는 반도체 소자.
  8. 제1항에 있어서,
    상기 기판과 상기 하부 메모리 스택 사이의 주변 회로 구조체;
    상기 주변 회로 구조체와 상기 하부 메모리 스택 사이의 매립 절연층;
    상기 매립 절연층, 상기 하부 층간 절연층, 상기 상부 층간 절연층을 수직으로 관통하는 관통 전극을 포함하며,
    상기 매립 절연층은 불순물로 도핑되며, 상기 매립 절연층의 도핑 농도는 상기 하부 층간 절연층의 도핑 농도보다 높은 반도체 소자.
  9. 기판을 포함하는 주변 회로 구조체, 상기 기판은 셀 어레이 영역 및 연장 영역을 포함하며;
    상기 주변 회로 구조체 상의 하부 도전층;
    상기 하부 도전층 상의 서포터;
    상기 서포터 상에 배치되며, 수직 방향으로 적층되며 서로 이격되는 게이트 전극들을 포함하는 메모리 스택, 상기 메모리 스택은 상기 연장 영역 내에서 상기 게이트 전극들이 계단 형상으로 적층되는 계단 구조물을 포함하며;
    상기 셀 어레이 영역 내에서 상기 메모리 스택을 관통하는 복수의 채널 구조체;
    상기 계단 구조물을 덮으며 불순물로 도핑된 층간 절연층, 상기 층간 절연층은 제1 도핑 영역, 상기 제1 도핑 영역 상의 제2 도핑 영역 및 상기 제2 도핑 영역 상의 제3 도핑 영역을 포함하며,
    상기 계단 구조물의 상기 게이트 전극들과 접하는 콘택 플러그들을 포함하며,
    상기 제1 도핑 영역은 상기 계단 구조물의 상면을 따라 연장되고 상기 서포터의 상면을 따라 수평 방향으로 연장되며,
    상기 층간 절연층의 도핑 농도는 상기 계단 구조물 및 상기 서포터와 가까워질수록 점진적으로 증가하는 반도체 소자.
  10. 제9항에 있어서,
    상기 콘택 플러그들은 제1 콘택 플러그 및 제2 콘택 플러그를 포함하며,
    상기 제1 콘택 플러그는 상기 제2 콘택 플러그보다 상기 셀 어레이 영역과 가까우며,
    상기 제1 콘택 플러그의 하면의 수평 폭은 상기 제2 콘택 플러그의 하면의 수평 폭 보다 크며,
    상기 제1 콘택 플러그는 아래로 갈수록 수평 폭이 증가하는 반도체 소자.
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