JPH07235843A - 負荷駆動回路 - Google Patents
負荷駆動回路Info
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- JPH07235843A JPH07235843A JP6025765A JP2576594A JPH07235843A JP H07235843 A JPH07235843 A JP H07235843A JP 6025765 A JP6025765 A JP 6025765A JP 2576594 A JP2576594 A JP 2576594A JP H07235843 A JPH07235843 A JP H07235843A
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- Japan
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Abstract
(57)【要約】
【目的】 負荷駆動回路に関し、広周波数帯域で電流増
幅が可能な負荷駆動回路を提供することを目的とする。 【構成】 極性の異なる入力信号電圧を電流に変換する
電圧／電流変換部と、該変換された電流をカレントミラ
ー回路を構成する２個のトランジスタを用いて増幅して
出力する一対の出力電流増幅部とを有する負荷駆動回路
において、前記一対の出力電流増幅部の２個のトランジ
スタの間に、一定利得の増幅器を用いた負帰還回路を設
けた構成とする。
幅が可能な負荷駆動回路を提供することを目的とする。 【構成】 極性の異なる入力信号電圧を電流に変換する
電圧／電流変換部と、該変換された電流をカレントミラ
ー回路を構成する２個のトランジスタを用いて増幅して
出力する一対の出力電流増幅部とを有する負荷駆動回路
において、前記一対の出力電流増幅部の２個のトランジ
スタの間に、一定利得の増幅器を用いた負帰還回路を設
けた構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、低インピーダンスの線
路で接続された容量性負荷などを大電力、かつ低歪で駆
動する駆動回路に関するものである。
路で接続された容量性負荷などを大電力、かつ低歪で駆
動する駆動回路に関するものである。
【０００２】
【従来の技術】図６は一例の低歪駆動回路の構成図であ
る。図において、例えば110 Ω等の低インピーダンスの
負荷２にほぼ等しい値の低インピーダンスの線路が接続
され、該線路の他端には該負荷２を駆動するために低イ
ンピーダンスのオペアンプ１が接続されている。そして
該オペアンプ１の２つの入力端子に入力信号と該入力信
号の位相を反転した信号が加えられる。
る。図において、例えば110 Ω等の低インピーダンスの
負荷２にほぼ等しい値の低インピーダンスの線路が接続
され、該線路の他端には該負荷２を駆動するために低イ
ンピーダンスのオペアンプ１が接続されている。そして
該オペアンプ１の２つの入力端子に入力信号と該入力信
号の位相を反転した信号が加えられる。
【０００３】図７は上記オペアンプ１の従来例の回路図
である。図において、オペアンプ１はプリアンプ３と該
プリアンプ３の出力に接続される電力増幅回路４とで構
成される。プリアンプ３は例えば入力段の差動対（図示
しない）と出力段のカスコード回路（図示しない）によ
り構成され、高出力インピーダンスと高利得特性を有す
る電圧増幅回路である。そしてプリアンプ３の出力(e)
、(f) が電力増幅回路内のＶ／Ｉアンプ４に接続され
る。このＶ／Ｉアンプ４により、入力電圧を出力電流に
変換する。
である。図において、オペアンプ１はプリアンプ３と該
プリアンプ３の出力に接続される電力増幅回路４とで構
成される。プリアンプ３は例えば入力段の差動対（図示
しない）と出力段のカスコード回路（図示しない）によ
り構成され、高出力インピーダンスと高利得特性を有す
る電圧増幅回路である。そしてプリアンプ３の出力(e)
、(f) が電力増幅回路内のＶ／Ｉアンプ４に接続され
る。このＶ／Ｉアンプ４により、入力電圧を出力電流に
変換する。
【０００４】上記電力増幅回路内のＰchのトランジスタ
（Ｔｒ）５と９、及びＴｒ６と10、並びにＮchのＴｒ７
と11、及びＴｒ８と12はそれぞれカレントミラー回路を
構成している。例えばＰchのＴｒ５に電流が流れるとき
はＶ／Ｉアンプ４の（ｇ）端子に電流Ｉoが流入し、Ｖ
／Ｉアンプ４を介して端子(j) から流出しＮchのＴr８
に加えられるとともに、電流利得Ａを有するＰchのＴｒ
９に電流Ａ・Ｉo が流れ、該電流Ａ・Ｉo は負荷抵抗Ｒ
L を介してＮchのＴｒ12にも流れる。また、ＰchのＴｒ
６に電流が流れるときはＶ／Ｉアンプ４の(h)端子に電
流Ｉo が流入しＶ／Ｉアンプ４を介して(i) 端子から流
出しＮchのＴｒ７に加えられるとともに、電流利得Ａを
有するＰchのＴｒ10に電流Ａ・Ｉo が流れ、該電流Ａ・
Ｉo は負荷ＲL を介してＮchＴｒ11にも流れる。
（Ｔｒ）５と９、及びＴｒ６と10、並びにＮchのＴｒ７
と11、及びＴｒ８と12はそれぞれカレントミラー回路を
構成している。例えばＰchのＴｒ５に電流が流れるとき
はＶ／Ｉアンプ４の（ｇ）端子に電流Ｉoが流入し、Ｖ
／Ｉアンプ４を介して端子(j) から流出しＮchのＴr８
に加えられるとともに、電流利得Ａを有するＰchのＴｒ
９に電流Ａ・Ｉo が流れ、該電流Ａ・Ｉo は負荷抵抗Ｒ
L を介してＮchのＴｒ12にも流れる。また、ＰchのＴｒ
６に電流が流れるときはＶ／Ｉアンプ４の(h)端子に電
流Ｉo が流入しＶ／Ｉアンプ４を介して(i) 端子から流
出しＮchのＴｒ７に加えられるとともに、電流利得Ａを
有するＰchのＴｒ10に電流Ａ・Ｉo が流れ、該電流Ａ・
Ｉo は負荷ＲL を介してＮchＴｒ11にも流れる。
【０００５】上述したすべてのＴｒ５〜Ｔr12のゲート
長を等しいとし、ＰchのＴｒ５と６のゲート幅をＷp1、
Ｔｒ９と10のそれをＷp2、ＮchのＴｒ７と８のゲート幅
をＷn1、Ｔｒ11と12のそれをＷn2とすると、ＰchのＴr
９、10、及びＮchのＴr11 、12の電流利得Ａは
長を等しいとし、ＰchのＴｒ５と６のゲート幅をＷp1、
Ｔｒ９と10のそれをＷp2、ＮchのＴｒ７と８のゲート幅
をＷn1、Ｔｒ11と12のそれをＷn2とすると、ＰchのＴr
９、10、及びＮchのＴr11 、12の電流利得Ａは
【０００６】
【数１】 となる。大電流で駆動するためにＡを非常に大きくとる
と、電力用Ｔr ９、10、11、及び12のゲート幅Ｗp2、Ｗ
n2は非常に大きくなり、その結果、ゲート面積も大きく
なって、ゲートの寄生容量Ｃp 、Ｃn も非常に大きくな
る。このとき、Ｔｒ５、６のゲート・ソース間の抵抗を
Ｒsp、Ｔｒ７、８のゲート・ソース間の抵抗をＲsnとす
ると、この電流増幅部での時定数τp 、τn は、 Ｐch側ではτp ＝Ｒsp・Ｃp （２） Ｎch側ではτn ＝Ｒsn・Ｃn （３） となる。この時定数はＡを大きくする程大きくなるた
め、周波数特性が劣化して、広帯域のオペアンプが必要
な場合の出力段の回路としては不向きである。
と、電力用Ｔr ９、10、11、及び12のゲート幅Ｗp2、Ｗ
n2は非常に大きくなり、その結果、ゲート面積も大きく
なって、ゲートの寄生容量Ｃp 、Ｃn も非常に大きくな
る。このとき、Ｔｒ５、６のゲート・ソース間の抵抗を
Ｒsp、Ｔｒ７、８のゲート・ソース間の抵抗をＲsnとす
ると、この電流増幅部での時定数τp 、τn は、 Ｐch側ではτp ＝Ｒsp・Ｃp （２） Ｎch側ではτn ＝Ｒsn・Ｃn （３） となる。この時定数はＡを大きくする程大きくなるた
め、周波数特性が劣化して、広帯域のオペアンプが必要
な場合の出力段の回路としては不向きである。
【０００７】
【発明が解決しようとする課題】前述したように従来の
駆動回路では、大電流で駆動するためにＡを非常に大き
くとるときには、周波数特性が劣化するという問題点が
あった。
駆動回路では、大電流で駆動するためにＡを非常に大き
くとるときには、周波数特性が劣化するという問題点が
あった。
【０００８】したがって本発明は、広帯域で電流増幅が
可能な負荷駆動回路を提供することを目的とする。
可能な負荷駆動回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記問題点は図１及び図
２に示す回路の構成によって解決される。図１において
（請求項１）、極性の異なる入力信号電圧を電流に変換
する電圧／電流変換部と、該変換された電流をカレント
ミラー回路を構成する２個のトランジスタを用いて増幅
して出力する一対の出力電流増幅部とを有する負荷駆動
回路において、前記一対の出力電流増幅部の２個のトラ
ンジスタの間に、一定利得の増幅器を用いた負帰還回路
を設けた構成とする。
２に示す回路の構成によって解決される。図１において
（請求項１）、極性の異なる入力信号電圧を電流に変換
する電圧／電流変換部と、該変換された電流をカレント
ミラー回路を構成する２個のトランジスタを用いて増幅
して出力する一対の出力電流増幅部とを有する負荷駆動
回路において、前記一対の出力電流増幅部の２個のトラ
ンジスタの間に、一定利得の増幅器を用いた負帰還回路
を設けた構成とする。
【００１０】図２において（請求項２）、前記請求項１
に記載の一対の出力電流増幅部を二組有する構成とす
る。
に記載の一対の出力電流増幅部を二組有する構成とす
る。
【００１１】
【作用】図１において、出力電流増幅部の２個のトラン
ジスタを例えば電界効果トランジスタとし、該２個のト
ランジスタのうち入力側のトランジスタのゲート・ソー
ス間の抵抗をＲi 、出力側のトランジスタの寄生容量を
Ｃp とすると、この出力電流増幅部での時定数τは、 τ＝Ｒi ・Ｃp （４） となる。
ジスタを例えば電界効果トランジスタとし、該２個のト
ランジスタのうち入力側のトランジスタのゲート・ソー
ス間の抵抗をＲi 、出力側のトランジスタの寄生容量を
Ｃp とすると、この出力電流増幅部での時定数τは、 τ＝Ｒi ・Ｃp （４） となる。
【００１２】負帰還回路の増幅器は電圧フォロワとして
使われているため、該増幅器の＋端子入力電圧、出力電
圧をそれぞれＶi 、Ｖo とすると、 Ｖo ≒Ｖi （５） が成り立つ。入力側および出力側のトランジスタのゲー
ト幅をそれぞれＷi 、Ｗo 、ドレイン・ソース電流をＩ
in、Ｉo とすると、
使われているため、該増幅器の＋端子入力電圧、出力電
圧をそれぞれＶi 、Ｖo とすると、 Ｖo ≒Ｖi （５） が成り立つ。入力側および出力側のトランジスタのゲー
ト幅をそれぞれＷi 、Ｗo 、ドレイン・ソース電流をＩ
in、Ｉo とすると、
【００１３】
【数２】 が成り立つとき、カレントミラー回路となる。負帰還回
路の出力インピーダンスをＲo 、負帰還回路を構成する
増幅器の利得をＡとすると、該２個のトランジスタから
なるカレントミラー回路の時定数τP' は、
路の出力インピーダンスをＲo 、負帰還回路を構成する
増幅器の利得をＡとすると、該２個のトランジスタから
なるカレントミラー回路の時定数τP' は、
【００１４】
【数３】 となる。Ｒi ＝Ｒo となるようにＲo の値を決めると、
（４）、（７）式より
（４）、（７）式より
【００１５】
【数４】 となり、時定数τを１／Ａとすることが可能となる。
【００１６】
【実施例】図２は本発明の実施例のオペアンプの電力増
幅段の回路構成図であり、トランジスタ（Ｔr)として電
界効果トランジスタ（ＦＥＴ）を用いた場合について示
してある。図において、カレントミラー回路を構成する
ＰchのＴr ５とＴr ９の間に、利得Ａの増幅器を使用し
た負帰還回路13を挿入する。負帰還回路13は電圧フォロ
ワとして使われているため、その利得Ａが非常に大きく
入力オフセットが非常に小さいとすると、該負帰還回路
13の＋端子の入力電圧Ｖi と出力電圧Ｖo の間には、 Ｖo ≒Ｖi （９） が成り立つ。
幅段の回路構成図であり、トランジスタ（Ｔr)として電
界効果トランジスタ（ＦＥＴ）を用いた場合について示
してある。図において、カレントミラー回路を構成する
ＰchのＴr ５とＴr ９の間に、利得Ａの増幅器を使用し
た負帰還回路13を挿入する。負帰還回路13は電圧フォロ
ワとして使われているため、その利得Ａが非常に大きく
入力オフセットが非常に小さいとすると、該負帰還回路
13の＋端子の入力電圧Ｖi と出力電圧Ｖo の間には、 Ｖo ≒Ｖi （９） が成り立つ。
【００１７】Ｔr ５、Ｔr ９のゲート幅をそれぞれＷ
p1、Ｗp9とし、Ｔr ５、Ｔr ９のドレイン・ソース電流
をそれぞれＩin、Ｉo とすると、
p1、Ｗp9とし、Ｔr ５、Ｔr ９のドレイン・ソース電流
をそれぞれＩin、Ｉo とすると、
【００１８】
【数５】 が成り立つとき、カレントミラー回路となる。又、負帰
還回路13の出力インピーダンスをＲo とすると、このカ
レントミラー回路の時定数τP' は、
還回路13の出力インピーダンスをＲo とすると、このカ
レントミラー回路の時定数τP' は、
【００１９】
【数６】 となる。(11)式に（２）式を代入すると、
【００２０】
【数７】 となり、ＲSP＝Ｒo となるようにＲo の値を決めると、
【００２１】
【数８】 となって、時定数τPを１／Ａとすることが可能とな
る。カレントミラー回路を構成するＰchのＴr ６とＴr
10の間に負帰還回路14を挿入した回路についても、上述
したと同様の動作を行う。又、ＮchのＴr ７とＴr11 の
間に負帰還回路15を挿入した回路、及びＮchのＴr ８と
Ｔr 12の間に負帰還回路16を挿入した回路についても同
様の動作を行う。
る。カレントミラー回路を構成するＰchのＴr ６とＴr
10の間に負帰還回路14を挿入した回路についても、上述
したと同様の動作を行う。又、ＮchのＴr ７とＴr11 の
間に負帰還回路15を挿入した回路、及びＮchのＴr ８と
Ｔr 12の間に負帰還回路16を挿入した回路についても同
様の動作を行う。
【００２２】図３は上記実施例における負帰還回路の具
体的構成図である。図は、カレントミラー回路を構成す
るＰchのＴr ６とＴr10 の各ゲートの間に、ＮchのＴr1
7 とＴr18 からなる差動増幅回路、及びその負荷として
ＰchのＴr19 とＴr20 からなる能動負荷回路を挿入し、
電圧フォロワとして用いたものである。
体的構成図である。図は、カレントミラー回路を構成す
るＰchのＴr ６とＴr10 の各ゲートの間に、ＮchのＴr1
7 とＴr18 からなる差動増幅回路、及びその負荷として
ＰchのＴr19 とＴr20 からなる能動負荷回路を挿入し、
電圧フォロワとして用いたものである。
【００２３】図４は実施例における負帰還回路の別の構
成図である。図は、カレントミラー回路のＴr ６とＴr1
0 の各ゲートの間に、差動増幅回路、及びその負荷とし
てＴr 25を用いた非線型抵抗又は線形抵抗を持つアンプ
を挿入したものである。
成図である。図は、カレントミラー回路のＴr ６とＴr1
0 の各ゲートの間に、差動増幅回路、及びその負荷とし
てＴr 25を用いた非線型抵抗又は線形抵抗を持つアンプ
を挿入したものである。
【００２４】図５は実施例における負帰還回路の第３の
構成図である。図は、カレントミラー回路のＴr ６とＴ
r10 の各ゲートの間に、差動増幅回路、及びその負荷と
してＴr 25を用いた非線型抵抗又は線形抵抗と、能動負
荷回路との並列接続回路を持つアンプを挿入したもので
ある。
構成図である。図は、カレントミラー回路のＴr ６とＴ
r10 の各ゲートの間に、差動増幅回路、及びその負荷と
してＴr 25を用いた非線型抵抗又は線形抵抗と、能動負
荷回路との並列接続回路を持つアンプを挿入したもので
ある。
【００２５】尚、上記実施例においては、ＰchおよびＮ
chのＦＥＴを用いた回路について説明したが、本発明は
ＦＥＴに限るものではなく、上記図２、図３、図４及び
図５のＦＥＴをバイポーラトランジスタで置き換えた場
合にも成り立つ。
chのＦＥＴを用いた回路について説明したが、本発明は
ＦＥＴに限るものではなく、上記図２、図３、図４及び
図５のＦＥＴをバイポーラトランジスタで置き換えた場
合にも成り立つ。
【００２６】
【発明の効果】以上説明したように本発明によれば、カ
レントミラー回路に負帰還回路を付加することにより、
この回路の時定数を小さくすることができ、広帯域で電
流増幅が可能な負荷駆動回路を実現することができる。
レントミラー回路に負帰還回路を付加することにより、
この回路の時定数を小さくすることができ、広帯域で電
流増幅が可能な負荷駆動回路を実現することができる。
【図１】は本発明の原理図、
【図２】は本発明の実施例のオペアンプの電力増幅段の
回路構成図、
回路構成図、
【図３】は実施例における負帰還回路の構成図（その
１）、
１）、
【図４】は実施例における負帰還回路の構成図（その
２）、
２）、
【図５】は実施例における負帰還回路の構成図（その
３）、
３）、
【図６】は一例の低歪駆動回路の構成図、
【図７】は従来例のオペアンプの回路図、
１はオペアンプ、２は負荷、３はプリアンプ、４はＶ／
Ｉアンプ、 ５、６、９、10、19、20、21、22、25はＰchのＴr 、 ７、８、11、12、17、18、23、24、26はＮchのＴr 、 13、14、14-1、14-2、14-3、15、16、16-1、16-2、16-3
は負帰還回路を示す。
Ｉアンプ、 ５、６、９、10、19、20、21、22、25はＰchのＴr 、 ７、８、11、12、17、18、23、24、26はＮchのＴr 、 13、14、14-1、14-2、14-3、15、16、16-1、16-2、16-3
は負帰還回路を示す。
Claims (2)
- 【請求項１】 極性の異なる入力信号電圧を電流に変換
する電圧／電流変換部と、該変換された電流をカレント
ミラー回路を構成する２個のトランジスタを用いて増幅
して出力する一対の出力電流増幅部とを有する負荷駆動
回路において、 前記一対の出力電流増幅部の２個のトランジスタの間
に、一定利得の増幅器を用いた負帰還回路を設けたこと
を特徴とする負荷駆動回路。 - 【請求項２】 前記一対の出力電流増幅部を二組有する
ことを特徴とする請求項１記載の負荷駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6025765A JPH07235843A (ja) | 1994-02-24 | 1994-02-24 | 負荷駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6025765A JPH07235843A (ja) | 1994-02-24 | 1994-02-24 | 負荷駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07235843A true JPH07235843A (ja) | 1995-09-05 |
Family
ID=12174941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6025765A Withdrawn JPH07235843A (ja) | 1994-02-24 | 1994-02-24 | 負荷駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07235843A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010118860A (ja) * | 2008-11-12 | 2010-05-27 | Sony Corp | 差動出力回路および通信装置 |
| EP3886318A1 (en) * | 2020-03-27 | 2021-09-29 | Analog Devices, Inc. | Current mirror arrangements with adjustable offset buffers |
-
1994
- 1994-02-24 JP JP6025765A patent/JPH07235843A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010118860A (ja) * | 2008-11-12 | 2010-05-27 | Sony Corp | 差動出力回路および通信装置 |
| EP3886318A1 (en) * | 2020-03-27 | 2021-09-29 | Analog Devices, Inc. | Current mirror arrangements with adjustable offset buffers |
| US11188112B2 (en) | 2020-03-27 | 2021-11-30 | Analog Devices, Inc. | Current mirror arrangements with adjustable offset buffers |
| TWI775362B (zh) * | 2020-03-27 | 2022-08-21 | 美商美國亞德諾半導體公司 | 電流鏡裝置以及差動電流鏡裝置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010508 |