JP3910608B2 - バッファ回路及びプッシュプル・バッファ回路 - Google Patents

Description

本発明は、信号伝達回路およびこれを用いた、プッシュプル・バッファ等の回路デバイスに関するものである。

一般的な半導体プロセスにおいては、ＰＮＰトランジスタは、ＮＰＮトランジスタと比べてその構造上から、速度や電流供給能力などで劣っている。このため、そのようなプロセスにおいてプッシュプル・バッファを構成する場合、ＮＰＮトランジスタのみを出力段に用いることが一般的である。

図９および図１０には、従来のプッシュプル・バッファの回路構成の例を示しており、出力段がＮＰＮトランジスタのみで構成されている。詳細には、図９に示したプッシュプル・バッファでは、ＮＰＮトランジスタＱ１と定電流源Ｉ２とは、基準のベース−エミッタ間電圧Ｖｂｅ１を形成するための回路を構成し、そして出力段は、プッシュ側ＮＰＮトランジスタＱ２とプル側ＮＰＮトランジスタＱ７とで構成されている。このバッファの残りの部分は、プル側ＮＰＮトランジスタＱ７を制御する制御部を構成している。この制御部が構成するフィードバック回路においては、ＰＮＰトランジスタＱ３，Ｑ４およびＮＰＮトランジスタＱ５，Ｑ６および定電流源Ｉ１で構成される差動アンプにより、ＮＰＮトランジスタＱ１とＱ２のベース−エミッタ間電圧Ｖｂｅ_Q1およびＶｂｅ_Q2の間の差を検出して、この差を表す大きさの電流を発生してＱ５に流す。Ｑ５は、このコレクタ電流Ｉｃ_Q5の大きさを、これに依存する大きさのコレクタ電圧Ｖｃ_Q5に変換する。コレクタ電圧Ｖｃ_Q5は、出力段のプル側Ｑ７のベース−エミッタ間電圧Ｖｂｅ_Q7となって、Ｑ７のコレクタ電流Ｉｃ_Q7の大きさを制御することにより、プッシュプル動作を実現している。

しかし、図９に示した回路構成の場合、制御部内の差動アンプの末端のＱ５のコレクタのインピーダンスは非常に高い。このことにより、Ｑ５は、これを流れるコレクタ電流Ｉｃ_Q5から、あるゲインでコレクタ電圧Ｖｃ_Q5を発生する。このコレクタ電圧Ｖｃ_Q5は、Ｑ７のベース−エミッタ間電圧Ｖｂｅ_Q7となり、そしてＱ７のベース−エミッタ間電圧とコレクタ電流Ｉｃ_Q7との間には指数関数特性が存在するため、Ｑ５のコレクタ電圧Ｖｃ_Q5が変化すると、プル側トランジスタＱ７のコレクタ電流Ｉｃ_Q7も大きく変化して、このコレクタ電流のダイナミックレンジは広くなる。このように、図９のバッファ回路構成では、バッファの高い電流駆動能力を実現できるという長所がある。その一方で、Ｑ３のコレクタ・ノードはＱ５のコレクタとＱ７のベースに接続されているが、このノードはインピーダンスが高く、Ｑ７のベースにおけるこの高インピーダンス・ノードの存在は、Ｑ３のベース−コレクタ間に寄生する容量や、Ｑ７のベース−コレクタ間に寄生する容量やこれのミラー効果容量とが組み合わさることにより、制御部の回路時定数を大きくする。この大きな回路時定数は、低い周波数に極を発生し、これにより高い周波数における位相の遅れを増大させてしまい、回路の高い周波数における安定性が低くなる。特に、プッシュプル・バッファの出力端子ＯＵＴに大きな容量性負荷が接続された場合、容量性負荷による位相遅れの増大と上記のＱ３のコレクタ・ノードにおける位相遅れの増大とにより位相余裕が減少し、発振に至ってしまう場合がある。さらに、このバッファの回路安定性の低さは、回路動作の高速化を困難にする原因ともなる。このため、従来のプッシュプル・バッファ回路は、大きな容量性負荷が接続される用途に用いることは困難である。

一方、図１０に示した回路構成のプッシュプル・バッファの場合、図９に示したものとほぼ同じ構成を備えているが、異なっているのは、差動アンプの末端にあるＱ５のベースとコレクタの接合部が、低インピーダンス・ノードを構成している点である。この低インピーダンス・ノードにより、Ｑ７のベース電圧は、図９のものと比べ低く、Ｑ５のほぼ一定のＶｂｅ電圧に等しくなっている。図１０のこの回路構成では、制御部内におけるこの低インピーダンス・ノードは、制御部が構成するフィードバック回路の時定数を低くする。この結果、高い周波数における安定性が高く、回路動作の高速化が容易である、という長所がある。しかし、上記の低インピーダンス・ノードは、Ｑ５を流れるコレクタ電流Ｉｃ_Q5から発生するＱ５のベース電圧、したがってＱ７のベース電圧は低く、しかもほぼ一定値となって大きく変化しない。言い換えれば、Ｑ５とＱ７のカレントミラー接続により、Ｑ５のコレクタ電流Ｉｃ_Q5とＱ７のコレクタ電流Ｉｃ_Q7間の電流ゲインは１である。これにより、プル側トランジスタＱ７のコレクタ電流Ｉｃ_Q7のダイナミックレンジは、Ｑ５のコレクタ電流Ｉｃ_Q5のダイナミックレンジに等しく、しかもＱ５のコレクタ電流Ｉｃ_Q5のダイナミックレンジは、これを含む差動アンプの一方の岐路に流れる電流の可変範囲（Ｉ１の１／２からＩ１までの範囲）により制限される。結果として、バッファの電流駆動能力が低いという問題がある。この低電流駆動能力の点は、Ｑ５とＱ７のカレントミラー接続で、Ｑ５のコレクタ電流のｎ倍のミラー電流をＱ７が流すように構成しても、Ｑ７のコレクタ電流のダイナミックレンジは変わらないため、解消できない。

上記のように、従来のプッシュプル・バッファにおいては、回路安定性と電流駆動能力とは、互いにトレードオフとなっていた。
したがって、本発明の目的は、回路安定性と高電流駆動能力の双方を実現するのに適した信号伝達回路を提供することである。

本発明の別の目的は、このような信号伝達回路を含む回路デバイスを提供することである。
本発明のさらに別の目的は、このような回路デバイスを備えたプッシュプル・バッファ等のバッファを提供することである。

本発明のその他の目的は、以下の説明から明かとなる。

本発明の１つの形態によれば、本発明が提供する信号伝達回路は、信号を電流で伝達する電流伝達回路を備え、該電流伝達回路が、信号電流を、第１基準電流を介して伝達すること、を特徴とする。前記電流伝達回路は、前記信号電流を、前記第１基準電流の第１部分に転写する電流転写回路と、前記第１基準電流の前記第１部分を伝達する出力電流経路と、を備えることができる。前記電流転写回路は、第１の電流分岐回路であって、前記信号電流を第２基準電流の第１部分へ転写し、前記第２基準電流の前記第１部分以外が第２部分である、前記の第１の電流分岐回路と、第２の電流分岐回路であって、前記第２基準電流の前記第２部分を、前記第１基準電流の前記第１部分以外の第２部分へ転写することにより、前記信号電流が、前記第１基準電流の前記第１部分へ転写される、前記の第２の電流分岐回路と、を備えることができる。前記第１電流分岐回路は、前記第２基準電流を通す第１岐路と、前記第２基準電流の前記第１部分を通す第２岐路と、前記第２基準電流の前記第２部分を通す第３岐路と、を備え、前記第２電流分岐回路は、前記第１基準電流を通す第１岐路と、前記第１基準電流の前記第２部分を通す第２岐路と、前記第１基準電流の前記第１部分を通す第３岐路と、を備えることができる。前記第２基準電流の前記第１部分は、ゼロから前記第２基準電流の大きさまでの範囲で変化可能とし、前記第１基準電流の前記第１部分は、前記第１基準電流と前記第２基準電流との差から、前記第１基準電流の大きさまでの範囲で変化可能とすることができる。前記信号伝達経路は、入力端に位置する、電圧に依存した信号電流を発生する電圧−電流変換回路と、出力端に位置する、前記信号電流に依存した電圧を発生する電流−電圧変換回路と、を含むようにできる。前記電流伝達回路は、少なくとも１つのノードを含み、該少なくとも１つのノードの各々は、低インピーダンスを有する低インピーダンス・ノードとすることができる。前記低インピーダンス・ノードは、当該ノードに、前記３端子デバイスの低インピーダンスを呈する低インピーダンス電極が少なくとも１つ接続されるようにすることができる。前記３端子デバイスは、バイポーラ・トランジスタまたはＭＯＳトランジスタとすることができる。

本発明の別の形態によれば、本発明が提供する回路デバイスは、上述の信号伝達回路を備えたこと、を特徴とする。前記回路デバイスは、バッファとしたり、演算増幅回路や基準電圧源の出力段として用いたりできる。

本発明のさらに別の形態によれば、本発明が提供する回路デバイスは、第１回路と、第１回路に接続した第２回路であって、上述の信号伝達回路を備えた、前記の第２回路と、を備える。前記第２回路は、前記第１回路に対するフィードバック回路を構成するようにできる。前記フィードバック回路は、前記第１回路における所定のパラメータの変動を低減するように動作するものとできる。前記所定のパラメータの変動は、前記パラメータの基準値からの誤差とすることができる。 前記所定のパラメータは、３端子デバイスに関連する電圧とすることができる。前記３端子デバイスに関連する電圧は、バイポーラ・トランジスタのベース−エミッタ間電圧、またはＭＯＳトランジスタのゲート−ソース間電圧とすることができる。また、前記第１回路は、基準電圧と、該基準電圧に一致させるべき所定の電圧を呈するノードを備えたバッファ回路とし、前記第２回路は、前記所定の電圧を前記基準電圧に一致させるように動作する回路とすることができる。前記第１回路は、基準電圧と、該基準電圧に一致させるべき所定の電圧を呈するノードを備えたプッシュプル・バッファ回路とし、前記第２回路は、前記所定の電圧を前記基準電圧に一致させるように動作する回路とすることができる。

本発明のさらに別の形態によれば、本発明が提供するバッファは、第１電圧フォロワ回路であって、該第１電圧フォロワ回路の出力に接続された可変の電流源を備え、該第１電圧フォロワ回路の出力がバッファの出力端子に接続された、前記の第１電圧フォロワと、第２電圧フォロワ回路であって、該第２電圧フォロワ回路の出力に接続された定電流源を備えた、前記の第２電圧フォロワ回路と、前記第１電圧フォロワ回路の出力と前記第２電圧フォロワ回路の出力との間の電位差に応答して、前記第１電圧フォロワ回路の前記可変電流源を制御する制御回路であって、信号を電流の形態で伝達する上述の信号伝達回路を含む、前記の制御回路と、を備える。

本発明のさらに別の形態によれば、本発明が提供するプッシュプル回路は、入力信号を受ける入力端子と、出力信号を供給する出力端子と、前記入力端子に電気的に接続され、前記出力端子に電流を供給するための第１の回路と、前記入力端子に電気的に接続され、第１のノードに電流を供給するための、前記第１のノードと第２のノードとの間に接続された第２の回路と、前記出力端子と前記第１のノードとの間に電気的に接続され、前記出力端子と前記第１のノードとの間の電圧を電流に変換して第１の電流として供給するための第３の回路と、前記第２のノードに第１の定電流を供給するための第１の定電流源と、前記第１のノードに第２の定電流を供給するための第２の定電流源と、前記第１の定電流と前記第２の定電流との差である第２の電流と前記第１の電流との加算電流を供給する第４の回路と、前記加算電流に応じた電流を前記出力端子に供給する第５の回路と、を備える。前記加算電流の電流範囲は、前記第２の電流の大きさと前記第１の定電流の大きさとの間とすることができる。

本発明によれば、低インピーダンスを有しかつ電流のダイナミックレンジが広い信号伝達回路を実現できる。また、この信号伝達回路を用いることにより、従来トレードオフとなっていた、高い回路安定性と高い電流駆動能力（出力電流の広いダイナミックレンジ）の双方を同時に実現することができる。さらに、この実現は、簡単な回路構成で可能となるため、コストを低減することもできる。

以下、図面を参照して、本発明についてその幾つかの実施形態で詳細に説明する。
図１は、本発明の１実施形態による信号伝達回路Ａを示すブロック図である。図示のように、この信号伝達回路Ａは、電圧−電流変換回路１と、電流伝達回路３と、電流−電圧変換回路５とを備え、そして電流伝達回路３は、電流転写回路３０と出力電流経路３２とを備えている。詳細には、電圧−電流変換回路１は、電圧形態の信号を入力に受け、そしてこの電圧を電流に変換して電流形態の信号を出力に発生する。この信号電流Ｉｓは、電流伝達回路３の入力に結合され、そして電流伝達回路３は、その信号電流を第１基準電流Ｉ１を介して伝達して出力に発生する。この第１基準電流Ｉ１を介して伝達された電流は、電流−電圧変換回路５の入力に結合され、そして電流−電圧変換回路５は、この伝達された電流を、電圧に変換して電圧形態の信号を出力に発生する。

より詳しくは、図２も参照しながら説明すると、電流伝達回路３の電流転写回路３０は、受けた信号電流Ｉｓを、第１基準電流Ｉ１の第１電流部分Ｉ１−１に転写して、この第１電流部分Ｉ１−１を出力に発生する。この第１電流部分が入力に結合される出力電流経路３２は、この第１電流部分Ｉ１−１を出力に伝達する。

本発明の１実施形態では、電流転写回路３０は、第１の電流分岐回路３００と第２の電流分岐回路３０２とを備えている。第１電流分岐回路３００は、外部あるいは内部に設けた電流源からの第２基準電流Ｉ２を受け、そして信号電流Ｉｓを第２基準電流Ｉ２の第１電流部分Ｉ２−１へ転写して出力に発生する。このとき、第２基準電流の第１電流部分Ｉ２−１以外は、第２電流部分Ｉ２−２となる。言い換えれば、第１電流分岐回路３００は、電流演算を行うものであって、第２基準電流Ｉ２から信号電流Ｉｓに相当する第１電流部分Ｉ２−１を減算して第２電流部分Ｉ２−２を形成するという演算を行う。第２電流分岐回路３０２は、外部あるいは内部に設けた電流源からの第１基準電流Ｉ１を受け、そして第１電流分岐回路３００から受けた第２基準電流Ｉ２の第２部分Ｉ２−２を、第１基準電流Ｉ１の第１電流部分以外の第２電流部分Ｉ１−２へ転写することにより、信号電流Ｉｓが、第１基準電流Ｉ１の第１電流部分Ｉ１−１へ転写されるようにする。言い換えれば、第２電流分岐回路３０２も、電流演算を行うものであって、第１基準電流Ｉ１から第２電流部分Ｉ２−２に相当する第２電流部分Ｉ１−２を減算して第１電流部分Ｉ１−１を形成するという演算を行う。尚、第１基準電流Ｉ１が第２基準電流Ｉ２よりも大きい場合、第１電流部分Ｉ１−１には、その差分α（＝Ｉ２−Ｉ１）が含まれる。以上のようにして信号電流Ｉｓが転写された第１電流部分Ｉ１−１は、第２電流分岐回路３０２から出力される。この出力された第１電流部分Ｉ１−１は、上記のように出力電流経路３２の入力に結合され、そしてこの経路を通して出力される。

図２からも分かるように、電流伝達回路３においては、信号電流ＩｓはＩ２の大きさからゼロまでの範囲で変化することができ、そしてＩｓを含む第１電流部分Ｉ１−１は、Ｉ１（Ｉ１−１ｍａｘとする）からα（Ｉ１−１ｍｉｎとする）までの範囲で変化することができる。したがって、電流伝達回路３が伝達できる電流のダイナミックレンジＤＲは、

（数１）
ＤＲ＝（Ｉ１−１ｍａｘ）／（Ｉ１−１ｍｉｎ）＝Ｉ１／α
となる。この場合、αがゼロに近づくにつれダイナミックレンジＤＲは大きくなり、そしてαをほぼゼロにしたときには、ダイナミックレンジＤＲは無限大にまですることができる。このように、本発明の信号伝達回路Ａでは、低インピーダンス経路である電流伝達回路を使って電流のダイナミックレンジを大きくすることができる。

尚、図１の信号伝達回路Ａの実施形態において、電流転写回路３０での転写は、図２にも示したように１対１の関係でのマッピングを行うものであるが、１以外のゲインでマッピングを行うようにすることもできる。また、この電流伝達回路３０においては、その電流伝達経路は、この電流伝達回路の動作に影響を与える有意な電流経路において実現されていれば良い。したがって、場合によっては、電流伝達回路が、その電流伝達経路以外の電流分岐または電流経路を含んでいても良い。そのような電流分岐ないし電流経路には、電流伝達を実施する回路の動作に必要な電流分岐または意図しない電流分岐や、伝達すべき電流のダイナミックレンジに有意な影響を与えない程度の電流分岐、などが含まれる。例えば、トランジスタのベース電流、漏れ電流等である。さらに、図２では、出力電流経路３２を単一の電流経路として図示したが、第２電流分岐回路３０２からの第１電流部分Ｉ１−１をそのまま伝達する単一の電流経路であることは必ずしも必要ではない。したがって、出力電流経路３２が、複数の岐路のうちの１つの岐路であって、この岐路が、受けた第１電流部分Ｉ１−１に大きさが比例した電流を流せる比例型のものであれば足りる。このような岐路であっても、単一の場合と同様に、広い電流ダイナミックレンジを実現することができる。さらにまた、図１の構成において、信号が電流の形態で供給される場合には、電圧−電流変換回路１は不要であり、また、信号を電流の形態で出力する必要がある場合には、電流−電圧変換回路５も不要である。

図３は、図１の信号伝達回路Ａを用いた回路デバイスＢを示している。回路デバイスＢは、任意の回路デバイスとすることができ、そしてその回路デバイス内における種々の信号伝達経路のうちの少なくとも１つを、図１の信号伝達回路Ａで構成している。図１の信号伝達回路Ａは、回路デバイスＢにおける、主たる信号の伝達経路部分、または主となる回路に使用することができる。あるいは、信号伝達回路Ａは、回路デバイスＢの従たる信号の伝達経路部分に使用することもできる。従たる信号伝経路としては、例えば、回路デバイスＢにおける、フィードバック回路や、各種の補償回路における信号伝達経路がある。さらにまた、信号伝達回路Ａは、回路デバイスＢ内において、広い電流ダイナミックレンジと低インピーダンス経路の双方の実現が求められるような、その他の任意の信号伝達経路にも使用することができる。

次に、図４を参照して、回路デバイスＢをより具体化した１実施形態の回路デバイスＣについて説明する。図示した回路デバイスＣは、第１回路である主回路７と、第２回路であるフィードバック回路９とを備えている。フィードバック回路９は、入力が、主回路７内のある箇所（例えば主回路７の出力端子）に結合し、そして出力が主回路７内の別の箇所（例えば、主回路７の入力端子またはその入力端子と出力端子との間の任意の箇所）に結合している。図４の実施形態では、フィードバック回路９に、図１の信号伝達回路Ａを備えている。このような構成とすることにより、フィードバック回路９部分における時定数を低くするとともに、フィードバック回路部分における信号電流のダイナミックレンジを大きくすることができる。この結果、フィードバック回路と主回路７とが組み合わさった回路全体の時定数を低くすることにより、所要の信号ダイナミックレンジを確保しつつ、回路デバイスＣの回路動作の安定性を高めることができる。

次に、図５を参照して、図４の回路デバイスＣをより具体化したプッシュプル・バッファＤについて説明する。図示のように、プッシュプル・バッファＤは、入力端子ＩＮおよび出力端子ＯＵＴと、ＮＰＮトランジスタＱ１，Ｑ２，Ｑ４およびＱ５と、ＰＮＰトランジスタＱ３と、２つの定電流源Ｉ１およびＩ２と、１つの定電圧源Ｅ１と、そして１つの抵抗器Ｒ１とで構成されている。

詳細には、プッシュプル・バッファは、大きく分けて、出力部と、プル側回路制御部とで構成されている。出力部は、トランジスタＱ２とＱ５を備えている。Ｑ２は、エミッタフォロワを構成するものであって、ベースが入力端子ＩＮに接続され、コレクタ−エミッタ回路が電源電圧Ｖｃｃと出力端子ＯＵＴとの間に接続されて、出力端子ＯＵＴに電流を供給するプッシュ側回路を構成する。一方、Ｑ５は、コレクタ−エミッタ回路が出力端子ＯＵＴとグランドとの間に接続されて、出力端子ＯＵＴから電流を引き込むプル側回路を構成する。このＱ５は、ベース電圧により制御される可変電流源として機能する。プッシュプル・バッファＤの残りの回路は、プル側回路制御部であり、これは、プル側回路であるＱ５を制御することによって、出力端子ＯＵＴから引き込む電流の大きさを制御する。

詳細には、このプル側回路制御部は、大きく分けて、基準電圧発生部と、信号伝達回路部とで構成している。基準電圧発生部は、Ｑ１を備え、このＱ１は、ベースが入力端子ＩＮに接続され、コレクタ−エミッタ回路が電源電圧Ｖｃｃとグランドとの間に結合されていて、エミッタフォロワを構成する。Ｑ１のエミッタはノードＮ１と、そしてそのコレクタはノードＮ２とも呼ぶ。ノードＮ１の電圧は、入力端子ＩＮの電圧ＶｉｎからＱ１のベース−エミッタ間電圧Ｖｂｅ_Q1だけ低い電圧であって、Ｑ２のエミッタ電圧に対する基準電圧として作用する。Ｑ２のエミッタ電圧は、同じく入力端子ＩＮの電圧ＶｉｎからＱ２のベース−エミッタ間電圧Ｖｂｅ_Q2だけ低い電圧である。尚、このＶｂｅ_Q2の値は、Ｑ２のコレクタしたがってエミッタを流れる電流の大きさに依存し、したがって出力端子ＯＵＴから引き込まれる電流が大きくなるにつれて減少する。Ｑ１のＶｂｅ_Q1は、このＱ２のＶｂｅ_Q2と比べると、比較的一定である。

次に、信号伝達回路部は、図１の信号伝達回路Ａと同様に、電圧−電流変換部と、電流伝達回路部と、電流−電圧変換部とで構成されている。詳細には、電圧−電流変換部は、出力端子ＯＵＴとノードＮ１との間に接続した抵抗器Ｒ１で構成され、そして電流伝達回路部は、ノードＮ１と、定電流源Ｉ２およびＩ１と、ノードＮ２と、Ｑ３およびＱ４と、定電圧源Ｅ１とで構成されている。また、電流−電圧変換部は、Ｑ４のベース−エミッタ間接合により構成されている。抵抗器Ｒ１は、出力端子ＯＵＴに接続される負荷によってＱ１，Ｑ２のＶｂｅに差が生じると、出力端子ＯＵＴとノードＮ１との間に電圧差が発生し、これにより図示のように電圧差に応じた大きさの電流Ｉ_R1が流れる。電流伝達回路は、この電流Ｉ_R1を伝達するように作用する。尚、無負荷状態においては、トランジスタＱ１，Ｑ２の電流密度が等しくなるように定電流Ｉ１，Ｉ２の大きさを決定するため、２つのＶｂｅ_Q1とＶｂｅ_Q2は等しくなり、抵抗器Ｒ１に電流は流れない。

詳細には、電流伝達回路部は、上述の実施形態と同様に、第１電流分岐回路と、第２電流分岐回路と、出力電流経路とで構成されている。すなわち、ノードＮ１は、抵抗器Ｒ１の一端と、Ｑ１のエミッタと、電流源Ｉ２の一端（他端はグランドに接続）とに接続されており、このノードが第１電流分岐回路を構成している。このノードＮ１には、電流Ｉ_R1と、Ｑ１のエミッタ電流Ｉｅ_Q1が流入し、定電流Ｉ２が流出する。尚、エミッタ電流Ｉｅ_Q1は、Ｑ１のベース電流を無視すると、コレクタ電流Ｉｃ_Q1と等しいと考えることができる。また、ノードＮ２は、Ｑ１のコレクタと、定電流源Ｉ１の一端（他端は電源電圧Ｖｃｃに接続）と、Ｑ３のエミッタとに接続され、このノードが第２電流分岐回路を構成する。このノードＮ２には、定電流Ｉ１が流入し、Ｑ１のコレクタ電流Ｉｃ_Q1とＱ３のエミッタ電流Ｉｅ_Q3が流出する。出力電流経路を構成しているのは、Ｑ３のエミッタ−コレクタ間回路とＱ４のベース−エミッタ間回路である。Ｑ３のベースは、定電圧源Ｅ１に接続され、コレクタはノードＮ３に接続されている。定電圧源Ｅ１の電圧値は、入力端子ＩＮの電圧Ｖｉｎの大きさに拘わらず、Ｑ３を常にオン状態にするのに必要な大きさのものである。Ｑ４は、コレクタとベースがノードＮ３に接続され、そしてエミッタがグランドに接続されている。さらに、Ｑ４は、ベースがプル側トランジスタＱ５のベースにも接続されている。Ｑ４とＱ５は、カレントミラー回路を構成する。この結果、Ｑ４のコレクタを流れる電流に対応した大きさの電流がＱ５のコレクタを流れることになる。Q4とQ5のトランジスタサイズが等しい場合、Q4のコレクタ電流とQ5のコレクタ電流とは等しくなる。ここで、ノードＮ３には、Ｑ３のコレクタ電流Ｉｃ_Q3が流入し、そしてＱ４のベース電流Ｉｂ_Q4が流出する。尚、Ｑ３、Q4のベースを無視すると、Ｉｃ_Q3は、エミッタ電流Ｉｅ_Q3と等しいと考えることができる。このため、Ｑ５のコレクタ電流Ｉｃ_Q5は、Ｑ３のコレクタ電流Ｉｃ_Q3と大きさが等しくなる。

次に、図２も参照して、以上の構成をもつプッシュプル・バッファＤの動作について説明する。尚、図５の回路における各電流と図２の各電流との対応関係は、以下の通りである。

（表１）
Ｉ１ → 第１基準電流Ｉ１
Ｉｅ_Q3 → 第１電流部分Ｉ１−１
Ｉｃ_Q1 → 第２電流部分Ｉ１−２
Ｉ２ → 第２基準電流Ｉ２
Ｉ_R1 → 第１電流部分Ｉ２−１
Ｉｅ_Q1 → 第２電流部分Ｉ２−２

図２からも分かるように、信号電流Ｉ_R1は、ノードＮ１での電流分岐によりＩ２の第１部分に転写され、そしてＩ２のうちの転写された第１部分の残りの第２部分であるＩｅ_Q3が、ノードＮ２での電流分岐によって、さらに定電流Ｉ１の第２部分であるＩｃ_Q1に転写される。これにより、信号電流Ｉ_R1は、Ｉ１のその転写された第２部分の残りである第１部分であるＩｅ_Q3に最終的に転写されることになる。ここで、Ｉｅ_Q3は、必ずしも電流Ｉ_R1の大きさと等しくある必要はない。例えば、Ｉ１がＩ２よりも大きい場合、前述のように、正のα（＝Ｉ１−Ｉ２）が生じる。仮に、Ｉ１＞Ｉ２の場合には、図２にも示したように、電流Ｉ_R1は、最大でＩ２の大きさから、最小でゼロ（これは、出力端子ＯＵＴの電圧とノードＮ１の電圧とが等しい場合に生じる）にまで変化することができる。この結果、コレクタ電流Ｉｃ_Q3は、最大でＩ１の大きさから、最小でαの大きさまで変化することができる。αを小さくすれば、図２でも説明したように、コレクタ電流Ｉｃ_Q3のダイナミックレンジを無限大にまで拡大できることが分かる。このことは、Ｑ４とＱ５のカレントミラー接続により、プル側トランジスタＱ５のコレクタ電流Ｉｃ_Q5のダイナミックレンジを無限大にまで拡大できることも意味する。図１０の従来の回路構成と対比すると分かるように、図１０の差動構成のアンプでは、Ｑ５には、Ｉ１の１／２からＩ１までの範囲（ダイナミックレンジは狭い）の電流しか供給できず、しかもＱ５を流れる電流から発生するＱ５のベース電圧、したがってＱ７のベース電圧は低く、図９の回路構成におけるように電流を電圧に変換する過程で大きなダイナミックレンジを実現することもできないこととは対照的である。

以上のように、図５のプッシュプル・バッファＤにおいては、出力端子ＯＵＴを流れる電流のダイナミックレンジを大きくすることができる。しかも、この広い電流ダイナミックレンジを、電流伝達回路を用いて実現できている。すなわち、電流伝達回路部において、ノードＮ１は、Ｑ１のエミッタに接続しており、ノードＮ２はＱ３のエミッタに接続しており、ノードＮ３はＱ４のベースとコレクタが互いに接続されたベース−コレクタ接合部に接続している。当該分野においては、トランジスタのコレクタは高インピーダンスを呈するが、トランジスタのエミッタ、およびベース−コレクタ接合部は、それぞれ低インピーダンスを呈することが知られている。このことから、電流伝達回路内のノードＮ１，Ｎ２，Ｎ３は、すべて低インピーダンス・ノードであることが分かる。したがって、電流伝達回路部は、全体として信号電流に対し低インピーダンスを有し、そして従来のプッシュプル・バッファのようなインピーダンスの高いノードが存在しないため、プル側回路制御部全体の時定数を非常に小さく維持することができ、結果として低周波の極を発生させることはなく、高い回路安定性が実現される。したがって、この高い回路安定性をもつ本発明のプッシュプル・バッファでは、出力端子ＯＵＴに大きな容量性負荷が接続されたときにも、位相余裕の減少が少ないために発振の可能性は少なく、これにより、高速動作をすることができる。また、本発明のプッシュプル・バッファでは、大きな負荷容量（従来回路では発振の可能性が高いため用いることのできなかったような大きさのもの）が接続されるような場合においても、出力バッファとして用いることもできる。

次に、図６を参照して、別の実施形態のプッシュプル・バッファＥについて説明する。尚、図５の要素と対応する要素、電流、電圧には、同じ記号を用いている。図示のように、プッシュプル・バッファＥは、図５の回路とほぼ同じであり、異なっているのは、トランジスタＱ２を、互いにコレクタ−エミッタ路が並列に接続した３つのＮＰＮトランジスタＱ２ａ，Ｑ２ｂ，Ｑ２ｃで構成し、同様に、トランジスタＱ５を、互いにコレクタ−エミッタ路が並列に接続した３つのＮＰＮトランジスタＱ５ａ，Ｑ５ｂ，Ｑ５ｃで構成して、図５と比べ３倍の電流を出力端子ＯＵＴを通して流せるようにしている点である。これにより、例えば出力端子ＯＵＴから引き込む電流と比べると、コレクタ電流Ｉｃ_Q3の大きさを１／３にすることができる。図５に示したのバッファにおいて大きな電流駆動能力が必要な場合、定電流Ｉ１，Ｉ２もそれに応じて大きな値にしなくてはならないため、バッファ全体の消費電流が大きくなってしまう。これに対し、図６のこのプッシュプル・バッファＥでは、図５と同じ電流駆動能力を１／３のコレクタ電流Ｉｃ_Q3で実現できるため、それに応じて定電流Ｉ１，Ｉ２を小さくすることができ、消費電力を小さくすることができる。尚、図示例では、並列接続の個数として３個の場合について例示したが、それより多くしたり少なくしたりしても良い。

次に、図７を参照して、図５のプッシュプル・バッファを用いた演算増幅回路Ｆについて説明する。尚、図５と対応する要素、電流、電圧には、同じ記号を用いている。図示のように、演算増幅回路Ｆは、図５の回路と大部分同じであり、異なっているのは、演算増幅器ＯＰＡを追加した点である。すなわち、演算増幅器ＯＰＡの非反転入力を入力端子ＩＮに接続し、反転入力を出力端子ＯＵＴに接続し、そして出力をＱ１およびＱ２のベースに接続している。言い換えれば、演算増幅器ＯＰＡの出力段として図５のプッシュプル・バッファを使用することにより、高い電流駆動能力を持った電圧バッファが実現されている。この図７の演算増幅回路Ｆは、Ｖｉｎが固定値の場合には、高い電流駆動能力を持った定電圧源として機能する。

ここで、図７の演算増幅回路Ｆでは、図５のバッファを備えた例を示したが、図６のバッファを代わりに備えるようにしても良い。また、図７に示した演算増幅回路Ｆでは、演算増幅器ＯＰＡの外にプッシュプル・バッファを設けた電圧バッファの例を示したが、任意の演算増幅回路内に設ける出力段として、図５のプッシュプル・バッファを用いるようにすることもできる。

次に、図８を参照して、別の実施形態のプッシュプル・バッファＧについて説明する。尚、図５と対応する要素、電流、電圧には、同じ記号を用いている。図示したプッシュプル・バッファＧは、図５のものとは回路構成が同じであり、異なっている点は、バイポーラ・トランジスタの代わりにＭＯＳトランジスタを使用している点のみである。すなわち、ＮＰＮトランジスタおよびＰＮＰトランジスタを、それぞれＮＭＯＳトランジスタＭ１，Ｍ２，Ｍ４，Ｍ５およびＰＭＯＳトランジスタＭ３に置換している。このようにＭＯＳトランジスタに置換しても、図５のプッシュプル・バッファと同様の動作を実現することができる。尚、回路動作の考え方は、図５のものと同じであるため、詳細な説明は省略する。

図８に示したプッシュプル・バッファＧには、図６と同様の変更（すなわち、Ｍ２およびＭ５における、ＭＯＳトランジスタのドレイン−ソース路の並列接続）を行うこともできる。また、このようなＭＯＳトランジスタ形式のプッシュプル・バッファを、図７の回路あるいは上述したその他の回路に用いるようにすることもできる。

以上に、本発明の幾つかの実施形態について詳細に説明したが、当業者には理解されるように、本発明によるプッシュプル・バッファを、電圧バッファとして使用したりあるいは定電圧源として使用することもできる。また、上記の実施形態では、電圧−電流変換回路として抵抗器の場合について例示したが、ＭＯＳトランジスタ等のその他の抵抗手段を代わりに使用するようにもできる。さらに、図示または上述したプッシュプル・バッファ等の回路は、本発明の信号伝達回路の応用例のほんの一例に過ぎず、その他の各種の回路に応用できることは、当業者には明かである。

図１は、本発明の１実施形態による信号伝達回路を示すブロック図。 図２は、図１の電流伝達回路の詳細を示す回路図と、この回路を流れる電流の関係を示す図。 図３は、図１の信号伝達回路を用いた回路デバイスを示すブロック図。 図４は、図３の回路デバイスをより具体化した１実施形態の回路デバイスを示すブロック図。 図５は、図４の回路デバイスをより具体化した１実施形態のプッシュプル・バッファを示す回路図。 図６は、本発明の別の実施形態のプッシュプル・バッファを示す回路図。 図７は、図５のプッシュプル・バッファを用いた１実施形態の演算増幅回路を示す回路図。 図８は、本発明の別の実施形態のプッシュプル・バッファを示す回路図。 図９は、従来のプッシュプル・バッファの回路構成の１例を示す回路図。 図１０は、従来のプッシュプル・バッファの回路構成の別の例を示す回路図。

符号の説明

１ 電圧−電流変換回路
３ 電流伝達回路
５ 電流−電圧変換回路
７ 主回路
９ フィードバック回路

Claims (11)

1. バッファ回路であって、
   第１電圧フォロワ回路であって、該第１電圧フオロワ回路の出力に接続された可変の電流源を備え、該第１電圧フォロワ回路の出力がバッファの出力端子に接続された、前記の第１電圧フォロワと、
   第２電圧フォロワ回路であって、該第２電圧フオロワ回路の出力に接続された定電流源を備えた、前記の第２電圧フォロワ回路と、
   前記第１電圧フォロワ回路の出力と前記第２電圧フォロワ回路の出力との間の電位差に応答して、前記第１電圧フォロワ回路の前記可変電流源を制御する制御回路であって、信号を電流の形態で伝達する信号伝達回路を含む、前記の制御回路と、
   を備え、
   前記信号伝達回路が、信号を電流で伝達する電流伝達回路を備え、信号電流を第１基準電流を介して伝達すること、
   を特徴とするバッファ回路。
2. 請求項１記載のバッファ回路において、
   前記電流伝達回路が、
   前記信号電流を前記第１基準電流の第１部分に転写する電流転写回路と、
   前記第１基準電流の前記第１部分を伝達する出力電流経路と、
   を備えること、
   を特徴とするバッファ回路。
3. 請求項２記載のバッファ回路において、
   前記電流転写回路が、
   第１の電流分岐回路であって、前記信号電流を第２基準電流の第１部分へ転写し、前記第２基準電流の前記第１部分以外が第２部分である、前記の第１の電流分岐回路と、
   第２の電流分岐回路であって、前記第２基準電流の前記第２部分を前記第１基準電流の前記第１部分以外の第２部分へ転写することにより、前記信号電流が前記第１基準電流の前記第１部分へ転写される、前記の第２の電流分岐回路と、
   を備えること、
   を特徴とするバッファ回路。
4. 請求項３記載のバッファ回路において、
   前記第１電流分岐回路が、
   前記第２基準電流を通す第１岐路と、
   前記第２基準電流の前記第１部分を通す第２岐路と、
   前記第２基準電流の前記第２部分を通す第３岐路と、
   を備え、
   前記第２電流分岐回路が、
   前記第１基準電流を通す第１岐路と、
   前記第１基準電流の前記第２部分を通す第２岐路と、
   前記第１基準電流の前記第１部分を通す第３岐路と、
   を備えること、
   を特徴とするバッファ回路。
5. 請求項３または４に記載のバッファ回路において、
   前記第２基準電流の前記第１部分が、ゼロから前記第２基準電流の大きさまでの範囲で変化可能であり、
   前記第１基準電流の前記第１部分が、前記第１基準電流と前記第２基準電流との差から前記第１基準電流の大きさまでの範囲で変化可能であること、
   を特徴とするバッファ回路。
6. 請求項１から５のいずれかに記載のバッファ回路において、
   前記信号伝達経路が、
   入力端に位置する、電圧に依存した信号電流を発生する電圧一電流変換回路と、
   出力端に位置する、前記信号電流に依存した電圧を発生する電流一電圧変換回路と、
   を含むこと、
   を特徴とするバッファ回路。
7. 請求項１から６のいずれかに記載のバッファ回路において、
   前記電流伝達回路が少なくとも１つのノードを含み、該少なくとも１つのノードの各々が低インピーダンスを有する低インピーダンス・ノードであること、
   を特徴とするバッファ回路。
8. 入力信号を受ける入力端子と、
   出力信号を供給する出力端子と、
   前記入力端子に電気的に接続され、前記出力端子に電流を供給するための第１の回路と、
   前記入力端子に電気的に接続され、第１のノードに電流を供給するための、前記第１のノードと第２のノードとの間に接続された第２の回路と、
   前記出力端子と前記第１のノードとの間に電気的に接続され、前記出力端子と前記第１のノードとの間の電圧を電流に変換して第１の電流として供給するための第３の回路と、
   前記第２のノードに第１の定電流を供給するための第１の定電流源と、
   前記第１のノードに第２の定電流を供給するための第２の定電流源と、
   前記第１の定電流と前記第２の定電流との差である第２の電流と前記第１の電流との加算電流を供給する第４の回路と、
   前記加算電流に応じた電流を前記出力端子に供給する第５の回路と、
   を有するプッシュプル・バッファ回路。
9. 請求項８記載のプッシュプル・バッファ回路において、
   前記加算電流の電流範囲が前記第２の電流の大きさと前記第１の定電流の大きさとの間にあること、を特徴とするプッシュプル・バッファ回路。
10. 請求項８または９に記載のプッシュプル・バッファ回路において、
    前記第１の回路が第１のトランジスタを有し、前記第２の回路が第２のトランジスタを有し、前記第４の回路が第３のトランジスタを有し、前記第５の回路がカレントミラー回路を有し、前記第３の回路が抵抗器を有すること、を特徴とするプッシュプル・バッファ回路。
11. 請求項１０に記載のプッシュプル・バッファ回路において、
    前記第１のトランジスタが、ベースが前記入力端子に接続されたＮＰＮトランジスタであり、
    前記第２のトランジスタが、ベースが前記入力端子に接続され、エミッタが前記第１のノードに接続され、コレクタが前記第２のノードに接続されたＮＰＮトランジスタであり、
    前記第３のトランジスタが、ベースが定電圧源に接続され、エミッタが前記第２のノードに接続されたＰＮＰトランジスタであり、
    前記カレントミラー回路が、コレクタおよびベースが前記ＰＮＰトランジスタのコレクタに接続された第４のＮＰＮトランジスタと、ベースが前記第４のＮＰＮトランジスタのベースに接続され、コレクタが前記出力端子に接続された第５のＮＰＮトランジスタとを有し、
    前記抵抗器が前記出力端子と前記第１のノードとの間に接続されていること、
    を特徴とするプッシュプル・バッファ回路。

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