KR100612892B1 - 반도체 기판 및 그 제조방법 - Google Patents

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Abstract

반도체 기판 및 그 제조방법이 개시된다. 본 발명에 따르면, Si 기판, 상기 Si 기판 상에 형성된 소정폭의 비정질절연층, 양측에 각각 제1단부 및 제2단부를 가지며 상기 양 단부로부터 측방향 에피텍셜 성장에 의해 형성된 것으로 상기 비정질절연층을 매립하는 SiGe층 및 상기 비정질절연층에 대응하여 상기 SiGe층 상에 에피텍셜 성장에 의해 형성된 것으로 Si의 격자변형이 유도된 스트레인 Si층을 구비하는 반도체 기판 및 그 제조방법이 제공된다.

Description

반도체 기판 및 그 제조방법{Semiconductor device and fabricating method of the same}
도 1은 본 발명의 일 실시예에 따른 반도체 기판의 단면도이다.
도 2a 내지 도 2f는 본 발명의 제1실시예에 따른 반도체 기판의 제조방법을 보여주는 공정도이다.
도 3a 내지 도 3i는 본 발명의 제2실시예에 따른 반도체 기판의 제조방법을 보여주는 공정도이다.
< 도면의 주요부분에 대한 부호의 설명 >
10:Si 기판 12:비정질절연층
14a, 24a:제1부분 14b, 24b:제2부분
15a, 25a:제1경계영역 15b, 25b:제2경계영역
30a, 30, 40:SiGe층 32, 42:제3경계영역
40a:제1단부 40b:제2단부
50:스트레인 Si층
본 발명은 반도체 기판 및 그 제조방법에 관한 것으로, 보다 상세하게는 작은 기생용량(parasitic capacitance) 및 높은 캐리어 이동도(carrier mobility)를 가지는 반도체 기판 및 그 제조방법에 관한 것이다.
반도체 산업에 있어서, 종래 CMOS 응용장치에서 높은 캐리어 이동도를 갖는 반도체 기판의 구조를 달성하기 위하여, 스트레인 Si(strained Si) 기반의 이종 구조(hetero structure)를 이용하는 경우가 많았다. 통상적으로 이를 구현하기 위한 종래 기술은 두꺼운(약 1 내지 5㎛) 이완 SiGe(relaxed SiGe)층 상에 스트레인 Si층을 성장시키는 것이었다.
그러나, 이와 같이 반도체 기판에 두꺼운 SiGe층을 사용하는 것에는 그와 관련된 몇 가지 문제점이 있다. 첫째, 두꺼운 SiGe층을 기존의 Si 기반의 CMOS 기술에 통합하는 것이 통상적으로 용이하지 않다. 둘째, 스레딩 전위(threading dislocation; TD) 및 불일치 전위(misfit dislocation)를 포함한 결함밀도(defect density)가 약 105 내지 108 결함/cm2 이며, 이와 같은 값은 실제의 VLSI 응용장치에서는 지나치게 높은 값이다. 셋째, 종래 기술에 따른 반도체 기판의 구조는 그 본질상 SiGe층의 선택적인 성장을 배제하고 있기 때문에, 스트레인 Si(strained Si), 이완된 Si(relaxed Si) 및 SiGe 재료를 구비한 소자를 상기 구조상에 집적하기가 어렵고, 어떤 경우에는 집적이 거의 불가능할 수도 있다. 따라서, 종래 기술에 따른 반도체 기판의 구조의 경우, SGOI(SiGe on insulator)이 형성된다고 하여도, 두꺼운 SiGe층으로 인하여 상기 SGOI의 효과, 예를 들어, 작은 기생용량 (parasitic capacitance) 및 높은 캐리어 이동도(carrier mobility)를 얻을 수 없었다.
종래 기술에 따른 반도체 기판의 구조의 경우 그 제조방법에 있어서, 이송공정(transfer process) 및 본딩공정(bonding process) 등을 다수 포함하여 그 제조방법이 복잡하였다. 또한, 그 제조에 있어서 SOI 기판이 요구되며, 따라서 제조비용이 크다는 문제점이 있었다.
미국공개특허 US 0068102는 고품질의 이완 SGOI의 제조방법을 개시한다. 상기 제조방법에서 Ge 확산에 대한 내성이 있는 장벽층, 예를 들어 SOI 기판이 요구된다. 그러나, 이러한 SOI 기판은 가격이 비싸기 때문에, 상기 제조방법에 의할 경우 제조비용이 커질 수 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 작은 기생용량(parasitic capacitance) 및 높은 캐리어 이동도(carrier mobility)를 가지는 반도체 기판 및 그 제조방법을 제공함에 있다.
또한, 본 발명이 이루고자 하는 기술적 과제는 간단하고 용이한 방법에 의해 SGOI(SiGe on insulator) 기판 상에 스트레인 Si층이 형성된 구조를 가지는 반도체 기판의 제조방법을 제공함에 있다.
본 발명에 따르면,
Si 기판;
상기 Si 기판 상에 형성된 소정폭의 비정질절연층;
양측에 각각 제1단부 및 제2단부를 가지며 상기 양 단부로부터 측방향 에피텍셜 성장에 의해 형성된 것으로 상기 비정질절연층을 매립하는 SiGe층; 및
상기 비정질절연층에 대응하여 상기 SiGe층 상에 에피텍셜 성장에 의해 형성된 것으로 Si의 격자변형이 유도된 스트레인 Si층;을 구비하는 반도체 기판이 제공된다.
여기에서, 상기 SiGe층에 상기 제1 및 제2 단부로부터 각각 성장한 결정의 그레인이 서로 만나는 경계영역이 형성되어 있으며, 상기 스트레인 Si층은 상기 경계영역이 형성되지 않은 소정영역 상에 형성되어 있다. 또한, 여기에서 상기 비정질절연층은 SiO2 또는 Si3N4 물질이다.
또한, 본 발명에 따르면,
Si 기판을 준비하는 제1단계;
상기 Si 기판 상에 소정두께의 비정질절연층을 형성하는 제2단계;
상기 비정질절연층을 소정폭으로 패터닝하는 제3단계;
상기 비정질절연층이 형성된 기판의 전면에 SiGe층을 형성하는 제4단계;
상기 비정질절연층 위에 형성된 SiGe층을 어닐링하는 제5단계; 및
상기 비정질절연층에 대응하여 상기 SiGe층 상에 Si의 격자변형이 유도된 스트레인 Si층을 형성하는 제6단계;를 포함하는 반도체 기판의 제조방법이 제공된다.
상기 제4단계에서 상기 SiGe층은 상기 기판 위에 형성되는 제1부분 및 상기 비정질절연층 위에 형성되는 제2부분을 가지며, 상기 SiGe층에 상기 제1부분과 제2부분이 만나는 경계영역으로 각각 제1 및 제2 경계영역이 형성된다. 여기에서, 상기 제1부분은 에피텍셜 성장에 의해 형성되며, 상기 제2부분은 비정질 또는 다결정의 조직으로 형성된다.
상기 제5단계에서 상기 어닐링에 의해 상기 제1 및 제2 경계영역을 포함하여 상기 제2부분이 결정화되며, 상기 결정화는 상기 제1 및 제2 경계영역으로부터 각각 시작되는 측방향 에피텍셜 성장에 의해 진행된다. 상기 제5단계에서 상기 어닐링은 레이저빔에 의해 수행된다.
또한, 상기 제2부분에 상기 제1 및 제2 경계영역으로부터 각각 성장한 결정의 그레인이 서로 만나는 제3 경계영역이 형성되며, 상기 제6단계에서 상기 스트레인 Si층은 상기 제3 경계영역이 형성되지 않은 소정영역 상에 형성된다. 여기에서, 상기 비정질절연층은 SiO2 또는 Si3N4 물질이다.
또한, 본 발명에 따르면,
Si 기판을 준비하는 제1단계;
상기 Si 기판 상에 소정두께의 비정질절연층을 형성하는 제2단계;
상기 비정질절연층을 소정폭으로 패터닝하는 제3단계;
상기 비정질절연층이 형성된 기판의 전면에 Si층을 형성하는 제4단계;
상기 비정질절연층 위에 형성된 Si층을 어닐링하는 제5단계;
상기 Si층에 Ge 이온을 도핑하는 제6단계;
상기 Si층을 어닐링하여 SiGe층을 형성하는 제7단계; 및
상기 비정질절연층에 대응하여 상기 SiGe층 상에 Si의 격자변형이 유도된 스트레인 Si층을 형성하는 제8단계;를 포함하는 반도체 기판의 제조방법이 제공된다.
상기 제4단계에서 상기 Si층은 상기 기판 위에 형성되는 제1부분 및 상기 비정질절연층 위에 형성되는 제2부분을 가지며, 상기 Si층에 상기 제1부분과 제2부분이 만나는 경계영역으로 각각 제1 및 제2 경계영역이 형성된다. 여기에서, 상기 제1부분은 에피텍셜 성장에 의해 형성되며, 상기 제2부분은 비정질 또는 다결정의 조직으로 형성된다.
상기 제5단계에서 상기 어닐링에 의해 상기 제1 및 제2 경계영역을 포함하여 상기 제2부분이 결정화되며, 상기 결정화는 상기 제1 및 제2 경계영역으로부터 각각 시작되는 측방향 에피텍셜 성장에 의해 진행된다. 상기 제5단계에서 상기 Si층의 어닐링은 레이저빔에 의해 수행된다.
또한, 상기 제2부분에 상기 제1 및 제2 경계영역으로부터 각각 성장한 결정의 그레인이 서로 만나는 제3 경계영역이 형성되며, 상기 제7 및 제8단계에서 각각 상기 SiGe층은 상기 제3 경계영역을 가진다. 상기 제8단계에서 상기 스트레인 Si층은 상기 제3 경계영역이 형성되지 않은 소정영역 상에 형성된다.
상기 제6단계에서 상기 Ge 이온의 도핑은 이온주입 장치에 의해 수행되며, 상기 제7단계에서 상기 Si층의 어닐링은 레이저빔 장치 또는 저온로 장치에 의해 수행된다. 여기에서, 상기 비정질절연층은 SiO2 또는 Si3N4 물질이다.
이하, 본 발명의 실시예에 따른 반도체 기판 및 그 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 기판의 단면도이다.
도 1을 참조하면, Si 기판(10) 상에 소정폭의 비정질절연층(12)이 마련되어 있으며, 상기 비정질절연층(12) 상에 상기 비정질절연층(12)을 매립하는 SiGe층(40)이 형성되어 있다. 여기에서, 상기 Si 기판(10)은 단결정 기판이며, 상기 비정질절연층(12)은 SiO2 또는 Si3N4 물질이다.
상기 SiGe층(40)은 양측에 각각 제1단부(40a) 및 제2단부(40b)를 가지며, 상기 양 단부(end portion)(40a, 40b)로부터 측방향 에피텍셜 성장(lateral epitaxial growth)에 의해 형성된 이완된(relaxed) 결정조직을 가진다. 또한, 상기 SiGe층(40)에 상기 제1 및 제2 단부(40a, 40b)로부터 각각 성장한 결정의 그레인이 서로 만나는 경계영역(42)이 형성되어 있다. 그리고, 상기 비정질절연층(12)에 대응하여 상기 이완된 SiGe층(40) 상에 스트레인 Si(strained Si)층(50)이 에피텍셜 성장에 의해 형성되어 있다. 상기 스트레인 Si층(50)은 상기 경계영역(42)이 형성되지 않은 소정영역 상에 형성되어 있다.
SiGe의 격자상수(lattice contant)는 Si의 격자상수 보다 크며, 이완된 SiGe(relaxed SiGe) 상에 Si을 에피텍셜 성장시키는 경우, 상기 Si은 상기 이완된 SiGe과 정합관계(coherence relation)를 유지하면서 성장하게 된다. 따라서, 상기 Si의 내부격자는 인장응력(tensile stress)을 받게 되며, 이와 같이 내부격자가 인 장응력을 받게되는 Si에서 이완된 Si에서 보다 캐리어 이동도(carrier mobility)가 더 높다.
본 발명에 따른 반도체 기판은 기본적으로 SGOI(SiGe on insulator) 기판 상에 스트레인 Si층이 형성된 구조를 가진다. 이와 같은 반도체 기판은 작은 기생용량(parasitic capacitance) 및 높은 캐리어 이동도(carrier mobility)를 가진다. 또한, 상기 반도체 기판 상에 설치되는 디바이스간의 크로스토크(cross-talk)가 감소된다. 따라서, 본 발명의 반도체 기판은 빠른 스피드와 작은 전력소모를 가지는 차세대 고성능 트랜지스터 디바이스의 베이스 기판으로 이용될 수 있다.
도 2a 내지 도 2f는 본 발명의 제1실시예에 따른 반도체 기판의 제조방법을 보여주는 공정도이다.
도 2a 및 도 2b에 도시된 바와 같이, 먼저 단결정 Si 기판(10)을 준비하여, 상기 기판(10) 상에 소정두께의 비정질절연층(12)을 형성한다. 그리고, 상기 비정질절연층(12)을 소정폭으로 패터닝한다. 여기에서, 상기 비정질절연층(12)은 SiO2 또는 Si3N4 물질이다.
다음에는 도 2c에 도시된 바와 같이, 상기 비정질절연층(12)이 형성된 기판의 전면에 SiGe층(14a, 14b)을 형성한다. 여기에서, 상기 SiGe층(14a, 14b)은 상기 기판(10) 위에 형성되는 제1부분(14b) 및 상기 비정질절연층(12) 위에 형성되는 제2부분(14a)을 가지며, 상기 SiGe층(14a, 14b)에 상기 제1부분(14b)과 제2부분(14a)이 만나는 경계영역으로 각각 제1 및 제2 경계영역(15a, 15b)이 형성된다. 상기 제 1부분(14b)은 단결정 Si 기판(10) 위에서 에피텍셜 성장에 의해 형성되며, 상기 제2부분(14a)은 비정질조직을 가지는 비정질절연층(12) 위에서 비정질 또는 다결정의 조직으로 형성된다.
다음에는 도 2d 및 도 2e에 도시된 바와 같이, 상기 비정질절연층(12) 위에 형성된 SiGe층, 즉 제2부분(14a)을 어닐링한다. 상기 어닐링에 의해 상기 제1 및 제2 경계영역(15a, 15b)을 포함하여 상기 제2부분(14a)이 결정화된다. 상기 결정화는 상기 제1 및 제2 경계영역(15a, 15b)으로부터 각각 시작되는 측방향 에피텍셜 성장에 의해 진행된다. 상기 결정화에 의해 상기 비정질절연층(12) 위의 SiGe층, 즉 제2부분(14a)은 이완된(relaxed) 결정조직을 가진다. 상기 제2부분(14a)에 상기 제1 및 제2 경계영역(15a, 15b)으로부터 각각 성장한 결정의 그레인이 서로 만나는 제3 경계영역(42)이 형성된다. 상기 어닐링은 레이저빔에 의해 수행된다.
다음에는 도 2f에 도시된 바와 같이, 상기 비정질절연층(12)에 대응하여 상기 이완된(relaxed) SiGe층(40) 상에 에피텍셜 성장에 의해 스트레인 Si층(50)을 형성한다. 상기 이완된 SiGe층(40) 상에서 Si의 격자변형을 유도하여 스트레인 Si층(50)을 형성할 수 있다. 상기 스트레인 Si층(50)은 상기 제3 경계영역(42)이 형성되지 않은 소정영역 상에 형성된다. SiGe의 격자상수(lattice contant)는 Si의 격자상수 보다 크며, 이완된 SiGe(relaxed SiGe) 상에 Si을 에피텍셜 성장시키는 경우, 상기 Si은 상기 이완된 SiGe과 정합관계(coherence relation)를 유지하면서 성장하게 된다. 따라서, 상기 Si의 내부격자는 인장응력(tensile stress)을 받게 되며, 이와 같이 내부격자가 인장응력을 받게되는 Si에서 이완된 Si에서 보다 캐리 어 이동도(carrier mobility)가 더 높다.
도 3a 내지 도 3i는 본 발명의 제2실시예에 따른 반도체 기판의 제조방법을 보여주는 공정도이다.
도 3a 및 도 3b에 도시된 바와 같이, 먼저 단결정 Si 기판(10)을 준비하여, 상기 기판(10) 상에 소정두께의 비정질절연층(12)을 형성한다. 그리고, 상기 비정질절연층(12)을 소정폭으로 패터닝한다. 여기에서, 상기 비정질절연층(12)은 SiO2 또는 Si3N4 물질이다.
다음에는 도 3c에 도시된 바와 같이, 상기 비정질절연층(12)이 형성된 기판의 전면에 Si층(24a, 24b)을 형성한다. 여기에서, 상기 Si층(24a, 24b)은 상기 기판(10) 위에 형성되는 제1부분(24b) 및 상기 비정질절연층(12) 위에 형성되는 제2부분(24a)을 가지며, 상기 Si층(24a, 24b)에 상기 제1부분(24b)과 제2부분(24a)이 만나는 경계영역으로 각각 제1 및 제2 경계영역(25a, 25b)이 형성된다. 상기 제1부분(24b)은 단결정 Si 기판(10) 위에서 에피텍셜 성장에 의해 형성되며, 상기 제2부분(24a)은 비정질조직을 가지는 비정질절연층(12) 위에서 비정질 또는 다결정의 조직으로 형성된다.
다음에는 도 3d 및 도 3e에 도시된 바와 같이, 상기 비정질절연층(12) 위에 형성된 Si층, 즉 제2부분(24a)을 어닐링한다. 상기 어닐링에 의해 상기 제1 및 제2 경계영역(25a, 25b)을 포함하여 상기 제2부분(24a)이 결정화된다. 상기 결정화는 상기 제1 및 제2 경계영역(25a, 25b)으로부터 각각 시작되는 측방향 에피텍셜 성장 에 의해 진행된다. 상기 결정화에 의해 상기 비정질절연층(12) 위의 Si층, 즉 제2부분(24a)은 이완된(relaxed) 결정조직을 가진다. 상기 제2부분(24a)에 상기 제1 및 제2 경계영역(25a, 25b)으로부터 각각 성장한 결정의 그레인이 서로 만나는 제3 경계영역(32)이 형성된다. 상기 어닐링은 레이저빔에 의해 수행된다.
다음에는 도 3f 내지 도 3h에 도시된 바와 같이, 상기 Si층(30)에 Ge 이온을 도핑한 후, 상기 Ge 이온이 도핑된 Si층(30a)를 어닐링 하여 상기 Si층(30a)을 SiGe층(40)으로 변화시킨다. 이 경우, 상기 SiGe층(40)에 제3 경계영역(42)이 그대로 유지되며, 상기 SiGe층(40)은 이완된 결정조직을 가진다. 여기에서, 상기 Ge 이온의 도핑은 이온주입 장치에 의해 수행되며, 상기 Si층(30a)의 어닐링은 레이저빔 장치 또는 저온로 장치에 의해 수행된다.
다음에는 도 3i에 도시된 바와 같이, 상기 비정질절연층(12)에 대응하여 상기 이완된(relaxed) SiGe층(40) 상에 에피텍셜 성장에 의해 스트레인 Si층(50)을 형성한다. 상기 이완된 SiGe층(40) 상에서 Si의 격자변형을 유도하여 스트레인 Si층(50)을 형성할 수 있다. 상기 스트레인 Si층(50)은 상기 제3 경계영역(42)이 형성되지 않은 소정영역 상에 형성된다.
본 발명의 제조방법에 의하면, 간단하고 용이한 방법에 의해 SGOI(SiGe on insulator) 기판 상에 스트레인 Si층이 형성된 구조를 가지는 반도체 기판을 제조할 수 있다. 또한 이와 같은 반도체 기판의 제조에 가격이 비싼 SOI 기판을 사용하지 않으므로, 제조비용을 줄일 수 있다.
<실시예>
먼저, 단결정 Si 기판 상에 PECVD 또는 LPCVD 등에 의하여 SiO2층을 500-1000Å의 두께로 형성하였다. 이 경우 챔버 내부의 온도는 450℃를 유지하였으며, 증착시간은 10분이었다.
다음에는 상기 SiO2층을 4-20㎛의 폭으로 패터닝하였다. 그리고 나서, 상기 상기 SiO2층이 형성된 기판의 전면에 UHV(ultra high vacuum)-CVD에 의해 SiGe층을 형성하였다. 이 경우, 단결정 Si 기판 위에 epi-SiGe를, 상기 SiO2층 위에 비정질조직의 SiGe를 동시에 형성하였다. 여기에서, 챔버 내부의 온도는 500 내지 800℃ 이었으며, 증착시간은 30 내지 100분이었다.
다음에는, 상기 비정질조직의 SiGe를 엑시머 레이저로 가열하여 결정화시켰다. 이 경우 레이저 빔의 에너지 밀도는 400-1000mJ/cm2 이었다. 그리고 나서 상기 결정화된 SiGe층 상에 UHV-CVD에 의해 스트레인 Si층을 형성하였다. 이 경우, 챔버 내부의 온도는 500 내지 800℃ 이었으며, 증착시간은 30 내지 100분이었다.
본 발명에 따른 반도체 기판은 기본적으로 SGOI(SiGe on insulator) 기판 상에 스트레인 Si층이 형성된 구조를 가진다. 이와 같은 반도체 기판은 작은 기생용량(parasitic capacitance) 및 높은 캐리어 이동도(carrier mobility)를 가진다. 또한, 상기 반도체 기판 상에 설치되는 디바이스간의 크로스토크(cross-talk)가 감소된다. 따라서, 본 발명에 따른 반도체 기판이 반도체 디바이스의 베이스 기판으 로 적용될 경우, 상기 디바이스는 작은 전력소모와 빠른 동작속도를 가지며, 상기 디바이스의 스위칭 특성이 향상될 수 있다.
본 발명의 제조방법에 의하면, 간단하고 용이한 방법에 의해 SGOI(SiGe on insulator) 기판 상에 스트레인 Si층이 형성된 구조를 가지는 반도체 기판을 제조할 수 있다. 또한 이와 같은 반도체 기판의 제조에 가격이 비싼 SOI 기판을 사용하지 않으므로, 제조비용을 줄일 수 있다.
본 발명의 반도체 기판은 빠른 스피드와 작은 전력소모를 가지는 차세대 고성능 트랜지스터 디바이스의 베이스 기판으로 이용될 수 있다. 또한, 본 발명의 반도체 기판 및 그 제조방법이 반도체 메모리 디바이스 및 차세대 디바이스에 적용될 경우, 고품질의 디바이스가 효과적으로 제작될 수 있을 뿐만 아니라 디바이스의 성능이 극대화될 수 있다.
이러한 본원 발명의 이해를 돕기 위하여 몇몇의 모범적인 실시예가 설명되고 첨부된 도면에 도시되었으나, 이러한 실시예들은 단지 넓은 발명을 예시하고 이를 제한하지 않는다는 점이 이해되어야 할 것이며, 그리고 본 발명은 도시되고 설명된 구조와 배열에 국한되지 않는다는 점이 이해되어야 할 것이며, 이는 다양한 다른 수정이 당 분야에서 통상의 지식을 가진 자에게 일어날 수 있기 때문이다.

Claims (27)

  1. Si 기판;
    상기 Si 기판 상에 형성된 소정폭의 비정질절연층;
    양측에 각각 제1단부 및 제2단부를 가지며 상기 양 단부로부터 측방향 에피텍셜 성장에 의해 형성된 것으로 상기 비정질절연층을 매립하는 SiGe층; 및
    상기 비정질절연층에 대응하여 상기 SiGe층 상에 에피텍셜 성장에 의해 형성된 것으로 Si의 격자변형이 유도된 스트레인 Si층;을 구비하는 것을 특징으로 하는 반도체 기판.
  2. 제 1 항에 있어서,
    상기 SiGe층에 상기 제1 및 제2 단부로부터 각각 성장한 결정의 그레인이 서로 만나는 경계영역이 형성된 것을 특징으로 하는 반도체 기판.
  3. 제 2 항에 있어서,
    상기 스트레인 Si층은 상기 경계영역이 형성되지 않은 소정영역 상에 형성된 것을 특징으로 하는 반도체 기판.
  4. 제 1 항에 있어서,
    상기 비정질절연층은 SiO2 또는 Si3N4 물질인 것을 특징으로 하는 반도체 기판.
  5. Si 기판을 준비하는 제1단계;
    상기 Si 기판 상에 소정두께의 비정질절연층을 형성하는 제2단계;
    상기 비정질절연층을 소정폭으로 패터닝하는 제3단계;
    상기 비정질절연층이 형성된 기판의 전면에 SiGe층을 형성하는 제4단계;
    상기 비정질절연층 위에 형성된 SiGe층을 어닐링하는 제5단계; 및
    상기 비정질절연층에 대응하여 상기 SiGe층 상에 Si의 격자변형이 유도된 스트레인 Si층을 형성하는 제6단계;를 포함하는 것을 특징으로 하는 반도체 기판의 제조방법.
  6. 제 5 항에 있어서,
    상기 제4단계에서 상기 SiGe층은 상기 기판 위에 형성되는 제1부분 및 상기 비정질절연층 위에 형성되는 제2부분을 가지며, 상기 SiGe층에 상기 제1부분과 제2부분이 만나는 경계영역으로 각각 제1 및 제2 경계영역이 형성되는 것을 특징으로 하는 반도체 기판의 제조방법.
  7. 제 6 항에 있어서,
    상기 제1부분은 에피텍셜 성장에 의해 형성되는 것을 특징으로 하는 반도체 기판의 제조방법.
  8. 제 6 항에 있어서,
    상기 제2부분은 비정질 또는 다결정의 조직으로 형성되는 것을 특징으로 하는 반도체 기판의 제조방법.
  9. 제 6 항에 있어서,
    상기 제5단계에서 상기 어닐링에 의해 상기 제1 및 제2 경계영역을 포함하여 상기 제2부분이 결정화되는 것을 특징으로 하는 반도체 기판의 제조방법.
  10. 제 9 항에 있어서,
    상기 결정화는 상기 제1 및 제2 경계영역으로부터 각각 시작되는 측방향 에피텍셜 성장에 의해 진행되는 것을 특징으로 하는 반도체 기판의 제조방법.
  11. 제 10 항에 있어서,
    상기 제2부분에 상기 제1 및 제2 경계영역으로부터 각각 성장한 결정의 그레인이 서로 만나는 제3 경계영역이 형성된 것을 특징으로 하는 반도체 기판의 제조방법.
  12. 제 11 항에 있어서,
    상기 제6단계에서 상기 스트레인 Si층은 상기 제3 경계영역이 형성되지 않은 소정영역 상에 형성된 것을 특징으로 하는 반도체 기판의 제조방법.
  13. 제 5 항에 있어서,
    상기 제5단계에서 상기 어닐링은 레이저빔에 의해 수행되는 것을 특징으로 하는 반도체 기판의 제조방법.
  14. 제 5 항에 있어서,
    상기 비정질절연층은 SiO2 또는 Si3N4 물질인 것을 특징으로 하는 반도체 기판의 제조방법.
  15. Si 기판을 준비하는 제1단계;
    상기 Si 기판 상에 소정두께의 비정질절연층을 형성하는 제2단계;
    상기 비정질절연층을 소정폭으로 패터닝하는 제3단계;
    상기 비정질절연층이 형성된 기판의 전면에 Si층을 형성하는 제4단계;
    상기 비정질절연층 위에 형성된 Si층을 어닐링하는 제5단계;
    상기 Si층에 Ge 이온을 도핑하는 제6단계;
    상기 Si층을 어닐링하여 SiGe층을 형성하는 제7단계; 및
    상기 비정질절연층에 대응하여 상기 SiGe층 상에 Si의 격자변형이 유도된 스트레인 Si층을 형성하는 제8단계;를 포함하는 것을 특징으로 하는 반도체 기판의 제조방법.
  16. 제 15 항에 있어서,
    상기 제4단계에서 상기 Si층은 상기 기판 위에 형성되는 제1부분 및 상기 비정질절연층 위에 형성되는 제2부분을 가지며, 상기 Si층에 상기 제1부분과 제2부분이 만나는 경계영역으로 각각 제1 및 제2 경계영역이 형성되는 것을 특징으로 하는 반도체 기판의 제조방법.
  17. 제 16 항에 있어서,
    상기 제1부분은 에피텍셜 성장에 의해 형성되는 것을 특징으로 하는 반도체 기판의 제조방법.
  18. 제 16 항에 있어서,
    상기 제2부분은 비정질 또는 다결정의 조직으로 형성되는 것을 특징으로 하는 반도체 기판의 제조방법.
  19. 제 16 항에 있어서,
    상기 제5단계에서 상기 어닐링에 의해 상기 제1 및 제2 경계영역을 포함하여 상기 제2부분이 결정화되는 것을 특징으로 하는 반도체 기판의 제조방법.
  20. 제 19 항에 있어서,
    상기 결정화는 상기 제1 및 제2 경계영역으로부터 각각 시작되는 측방향 에피텍셜 성장에 의해 진행되는 것을 특징으로 하는 반도체 기판의 제조방법.
  21. 제 20 항에 있어서,
    상기 제2부분에 상기 제1 및 제2 경계영역으로부터 각각 성장한 결정의 그레인이 서로 만나는 제3 경계영역이 형성된 것을 특징으로 하는 반도체 기판의 제조방법.
  22. 제 21 항에 있어서,
    상기 제7 및 제8단계에서 각각 상기 SiGe층은 상기 제3 경계영역을 가지는 것을 특징으로 하는 반도체 기판의 제조방법.
  23. 제 22 항에 있어서,
    상기 제8단계에서 상기 스트레인 Si층은 상기 제3 경계영역이 형성되지 않은 소정영역 상에 형성된 것을 특징으로 하는 반도체 기판의 제조방법.
  24. 제 15 항에 있어서,
    상기 제5단계에서 상기 Si층의 어닐링은 레이저빔에 의해 수행되는 것을 특징으로 하는 반도체 기판의 제조방법.
  25. 제 15 항에 있어서,
    상기 제6단계에서 상기 Ge 이온의 도핑은 이온주입 장치에 의해 수행되는 것을 특징으로 하는 반도체 기판의 제조방법.
  26. 제 15 항에 있어서,
    상기 제7단계에서 상기 Si층의 어닐링은 레이저빔 장치 또는 저온로 장치에 의해 수행되는 것을 특징으로 하는 반도체 기판의 제조방법.
  27. 제 15 항에 있어서,
    상기 비정질절연층은 SiO2 또는 Si3N4 물질인 것을 특징으로 하는 반도체 기판의 제조방법.
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