CN109950198A - 用导电材料填充开口的方法以及具有经垂直堆叠导电结构的组合件 - Google Patents

用导电材料填充开口的方法以及具有经垂直堆叠导电结构的组合件 Download PDF

Info

Publication number
CN109950198A
CN109950198A CN201811562413.3A CN201811562413A CN109950198A CN 109950198 A CN109950198 A CN 109950198A CN 201811562413 A CN201811562413 A CN 201811562413A CN 109950198 A CN109950198 A CN 109950198A
Authority
CN
China
Prior art keywords
along
proximal end
end region
seed crystal
sub
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811562413.3A
Other languages
English (en)
Inventor
乔丹·D·格林利
约翰·马克·梅尔德里姆
埃弗里特·A·麦克蒂尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN109950198A publication Critical patent/CN109950198A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562—Selective deposition
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • General Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本申请案涉及用导电材料填充开口的方法以及具有经垂直堆叠导电结构的组合件。一些实施例包含一种方法，在所述方法中，将组合件形成为在堆叠内具有空隙且具有邻近空隙的狭缝。空隙的外围边界具有接近狭缝的近端区域以及邻近近端区域的远端区域。在致使材料沿着远端区域比沿着近端区域形成为更大厚度的条件下将材料沉积在空隙内。一些实施例包含一种组合件，组合件具有包括交替的第一层级与第二层级的堆叠。第二层级包含导电材料。面板结构延伸穿过堆叠。第二层级内的导电材料具有外边缘，外边缘具有接近面板结构的近端区域以及邻近近端区域的远端区域。界面材料是沿着导电材料的外边缘，且沿着近端区域具有与沿着远端区域不同的组合物。

Description

用导电材料填充开口的方法以及具有经垂直堆叠导电结构的 组合件
技术领域
本发明揭示用导电材料填充开口的方法以及具有经垂直堆叠导电结构的组合件。
背景技术
存储器为电子系统提供数据存储。快闪存储器是存储器的一种类型，且在现代计算机及装置中具有众多用途。举例来说，现代个人计算机可具有存储于快闪存储器芯片上的BIOS。作为另一实例，计算机及其它装置越来越普遍在固态驱动器中利用快闪存储器来替换常规硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中较流行，这是因为快闪存储器使得制造商能够在新通信协议成为标准化时支持所述新通信协议，且能够提供使装置远程升级以增强特征的能力。
NAND可为快闪存储器的基本架构，且可经配置以包括经垂直堆叠存储器单元。
在具体描述NAND之前，更通常地先描述集成布置内的存储器阵列的关系可是有帮助的。图1展示现有技术装置100的框图，所述现有技术装置包含具有多个存储器单元103的存储器阵列102，所述多个存储器单元沿着存取线104(例如，用以传导信号WL0到WLm的字线)及第一数据线106(例如，用以传导信号BL0到BLn的位线)布置成行及列。存取线104及第一数据线106可用于将信息传送到存储器单元103及从存储器单元103传送信息。行解码器107及列解码器108对地址线109上的地址信号A0到AX进行解码以确定将存取存储器单元103中的哪些存储器单元。读出放大器电路115操作以确定从存储器单元103读取的信息值。I/O电路117在存储器阵列102与输入/输出(I/O)线105之间传送信息值。I/O线105上的信号DQ0到DQN可表示从存储器单元103读取的或将被写入到存储器单元103中的信息值。其它装置可通过I/O线105、地址线109或控制线120与装置100通信。存储器控制单元118利用控制线120上的信号来控制将在存储器单元103上执行的存储器操作。装置100可分别接收第一供应线130及第二供应线132上的供应电压信号Vcc及Vss。装置100包含选择电路140及输入/输出(I/O)电路117。选择电路140可经由I/O电路117对信号CSEL1到CSELn作出响应以选择第一数据线106及第二数据线113上的信号，所述信号可表示将从存储器单元103读取或将编程到存储器单元103中的信息值。列解码器108可基于地址线109上的A0到AX地址信号而选择性地激活CSEL1到CSELn信号。选择电路140可在读取及编程操作期间选择第一数据线106及第二数据线113上的信号以提供存储器阵列102与I/O电路117之间的通信。
图1的存储器阵列102可为NAND存储器阵列，且图2展示三维NAND存储器装置200的框图，所述三维NAND存储器装置可用于图1的存储器阵列102。装置200包括多串电荷存储装置。在第一方向(Z-Z’)上，每一串电荷存储装置可包括(举例来说)彼此上下堆叠的三十二个电荷存储装置，其中每一电荷存储装置对应于(举例来说)三十二个叠层(例如，Tier0-Tier31)中的一者。相应串的电荷存储装置可共享共同沟道区域，例如形成于相应半导体材料(例如，多晶硅)柱中的共同沟道区域，所述串电荷存储装置围绕所述相应半导体材料柱而形成。在第二方向(X-X’)上，多个串的(举例来说)十六个第一群组中的每一第一群组可包括(举例来说)共享多个(例如，三十二个)存取线(即，“全局控制栅极(CG)线”，也被称为字线WL)的八个串。存取线中的每一者可耦合叠层内的电荷存储装置。当每一电荷存储装置包括能够存储信息的两个位的单元时，由相同存取线耦合(及因此对应于相同叠层)的电荷存储装置可在逻辑上分组到(举例来说)两个页中，例如P0/P32、P1/P33、P2/P34等等。在第三方向(Y-Y’)上，多个串的(举例来说)八个第二群组中的每一第二群组可包括由八个数据线中的对应一者耦合的十六个串。存储器块的大小可包括1,024个页及总共约16MB(例如，16个WL×32个叠层×2个位＝1,024个页/块，块大小＝1,024个页×16KB/页＝16MB)。串、叠层、存取线、数据线、第一群组、第二群组及/或页的数目可大于或小于图2中所展示的数目。
图3展示图2的3D NAND存储器装置200的存储器块300在X-X’方向上的横截面图，所述存储器块包含关于图2所描述的串的十六个第一群组中的一者中的十五串电荷存储装置。存储器块300的多个串可分组成多个子组310、320、330(例如，瓦片列)，例如tilecolumnI、tile columnj及tile columnK，其中每一子组(例如，瓦片列)包括存储器块300的“部分块”。全局漏极侧选择栅极(SGD)线340可耦合到多个串的SGD。举例来说，全局SGD线340可经由多个(例如，三个)子SGD驱动器332、334、336中的对应一者而耦合到多个(例如，三个)子SGD线342、344、346，其中每一子SGD线对应于相应子组(例如，瓦片列)。子SGD驱动器332、334、336中的每一者可独立于其它部分块的串而同时耦合或切断对应部分块(例如，瓦片列)的串的SGD。全局源极侧选择栅极(SGS)线360可耦合到多个串的SGS。举例来说，全局SGS线360可经由多个子SGS驱动器322、324、326中的对应一者而耦合到多个子SGS线362、364、366，其中每一子SGS线对应于相应子组(例如，瓦片列)。子SGS驱动器322、324、326中的每一者可独立于其它部分块的串而同时耦合或切断对应部分块(例如，瓦片列)的串的SGS。全局存取线(例如，全局CG线)350可耦合对应于多个串中的每一者的相应叠层的电荷存储装置。每一全局CG线(例如，全局CG线350)可经由多个子串驱动器312、314及316中的对应一者而耦合到多个子存取线(例如，子CG线)352、354、356。子串驱动器中的每一者可独立于其它部分块及/或其它叠层的电荷存储装置而同时耦合或切断对应于相应部分块及/或叠层的电荷存储装置。对应于相应子组(例如，部分块)及相应叠层的电荷存储装置可包括电荷存储装置的“部分叠层”(例如，单个“瓦片”)。对应于相应子组(例如，部分块)的串可耦合到子源极372、374及376(例如，“瓦片源极”)中的对应一者，其中每一子源极耦合到相应电源。
替代地参考图4的示意性图解而描述NAND存储器装置200。
存储器阵列200包含字线2021到202N及位线2281到228M。
存储器阵列200还包含NAND串2061到206M。每一NAND串包含电荷存储晶体管2081到208N。电荷存储晶体管可使用浮动栅极材料(例如，多晶硅)来存储电荷，或可使用电荷捕获材料(例如，举例来说，氮化硅，金属纳米点等)来存储电荷。
电荷存储晶体管208位于字线202与串206的相交点处。电荷存储晶体管208表示用于数据存储的非易失性存储器单元。每一NAND串206的电荷存储晶体管208串联(源极-漏极)连接在源极选择装置(例如，源极侧选择栅极SGS)210与漏极选择装置(例如，漏极侧选择栅极SGD)212之间。每一源极选择装置210位于串206与源极选择线214的相交点处，而每一漏极选择装置212位于串206与漏极选择线215的相交点处。选择装置210及212可为任何适合存取装置，且在图1中用方框一般性地图解说明。
每一源极选择装置210的源极连接到共同源极线216。每一源极选择装置210的漏极连接到对应NAND串206的第一电荷存储晶体管208的源极。举例来说，源极选择装置2101的漏极连接到对应NAND串2061的电荷存储晶体管2081的源极。源极选择装置210连接到源极选择线214。
每一漏极选择装置212的漏极在漏极触点处连接到位线(即，数字线)228。举例来说，漏极选择装置2121的漏极连接到位线2281。每一漏极选择装置212的源极连接到对应NAND串206的最后电荷存储晶体管208的漏极。举例来说，漏极选择装置2121的源极连接到对应NAND串2061的电荷存储晶体管208N的漏极。
电荷存储晶体管208包含源极230、漏极232、电荷存储区域234及控制栅极236。电荷存储晶体管208使其控制栅极236耦合到字线202。一列电荷存储晶体管208是NAND串206内的耦合到给定位线228的那些晶体管。一行电荷存储晶体管208是共同耦合到给定字线202的那些晶体管。
三维集成结构(例如，三维NAND)可具有经垂直堆叠字线层级。在字线层级内均匀地沉积导电材料可是困难的。开发用于在字线层级内提供导电材料的方法将是合意的。开发利用此类新方法所制作的新架构也将是合意的。
发明内容
在一个方面中，本申请案提供一种形成集成结构的方法，所述方法包括：形成包含具有交替的第一层级与第二层级的堆叠的组合件；所述第一层级是包括绝缘材料的绝缘层级，且所述第二层级包括在所述绝缘层级之间的空隙；所述组合件包含延伸穿过所述堆叠的沟道材料结构且包含延伸穿过所述堆叠的狭缝；所述空隙具有外围边界且通向所述狭缝中；所述外围边界具有接近所述狭缝的近端区域以及通过所述近端区域而与所述狭缝间隔开的远端区域；及在沉积的初始持续时间内致使含金属材料相对于所述近端区域而沿着所述远端区域形成为更大厚度的条件下将所述含金属材料沉积在所述空隙内。
在另一方面中，本申请案提供一种组合件，所述组合件包括：具有交替的第一层级与第二层级的堆叠；所述第一层级包括绝缘材料，且所述第二层级包括导电材料；所述组合件包含延伸穿过所述堆叠的沟道材料结构且包含延伸穿过所述堆叠的绝缘面板结构；所述第二层级内的所述导电材料具有外边缘；所述外边缘具有接近所述绝缘面板结构的近端区域以及通过所述近端区域而与所述绝缘面板结构间隔开的远端区域；及界面材料，其沿着所述导电材料的所述外边缘，所述界面材料沿着所述外边缘的所述近端区域具有与沿着所述外边缘的所述远端区域不同的组合物。
在另一方面中，本申请案提供一种组合件，所述组合件包括：具有交替的第一层级与第二层级的堆叠；所述第一层级包括绝缘材料，且所述第二层级包括导电材料；所述组合件包含延伸穿过所述堆叠的沟道材料结构且包含延伸穿过所述堆叠的绝缘面板结构；所述第二层级内的所述导电材料具有外边缘；所述外边缘具有接近所述绝缘面板结构的近端区域以及通过所述近端区域而与所述绝缘面板结构间隔开的远端区域；及含金属界面材料，其沿着所述导电材料的所述外边缘；所述含金属界面材料沿着所述外边缘的所述近端区域具有第一表面组合物且沿着所述外边缘的所述远端区域具有第二表面组合物；所述含金属界面材料包括两种或多于两种金属；所述两种或多于两种金属中的第一金属是所述第一表面组合物的主要金属，且所述两种或多于两种金属中的第二金属是所述第二表面组合物的主要金属。
附图说明
图1展示具有拥有存储器单元的存储器阵列的现有技术存储器装置的框图。
图2展示呈3D NAND存储器装置形式的图1的现有技术存储器阵列的示意图。
图3展示图2的现有技术3D NAND存储器装置在X-X’方向上的横截面图。
图4是现有技术NAND存储器阵列的示意图。
图5及6是相对于用于制作实例性经堆叠存储器单元的实例性方法的实例性组合件在各工艺阶段处的图解性横截面图。
图5A是图5的组合件的俯视图。图5的横截面是沿着图5A的线5-5；且图5A的视图是沿着图5的线5A-5A。
图7是现有技术组合件在图6的工艺阶段之后的工艺阶段处的图解性横截面图。
图8-10是相对于用于制作实例性经堆叠存储器单元的实例性方法的实例性组合件在图6的工艺阶段之后的工艺阶段处的图解性横截面图。
图11是相对于用于制作实例性经堆叠存储器单元的实例性方法的实例性组合件在图6的工艺阶段之后的工艺阶段处的图解性横截面图。
图12-15是图解说明实例性实施例的图11的标示为“P”及“D”的区域的图解性横截面图。
图14A及14B是图解说明实例性实施例的图14的标示为E的区域的图解性横截面图。
图15A及15B是图解说明实例性实施例的图15的标示为F的区域的图解性横截面图。
图16-18是相对于用于制作实例性经堆叠存储器单元的实例性方法的实例性组合件在图11的工艺阶段之后的工艺阶段处的图解性横截面图。
图18A是图18的组合件的俯视图。图18的横截面是沿着图18A的线18-18；且图18A的视图是沿着图18的线18A-18A。
具体实施方式
一些实施例包含用于在组合件内沉积导电字线材料的新方法，所述组合件包括经垂直堆叠存储器单元(例如，三维NAND存储器阵列)。一些实施例包含利用本文中所描述的新方法而形成的新结构。参考图5、6及8-18描述实例性实施例。图7经提供以图解说明用于相对于本发明的方法进行比较的现有技术工艺阶段。
参考图5及5A，构造10(其还可称为集成组合件，或称为集成结构)包含具有交替的第一层级16与第二层级18的堆叠14。
第一层级16包括绝缘材料17，且第二层级18包括空隙19。层级16及18可具有任何适合厚度。层级16可具有与层级18不同的厚度，或可为与层级18相同的厚度。
绝缘材料17可包括任何适合组合物或组合物的组合，且在一些实施例中，可包括二氧化硅、基本上由二氧化硅组成或由二氧化硅组成。
最后，导电字线(下文所论述)形成于第二层级18内，且此些字线包括存储器单元的控制栅极。在一些实施例中，层级18可称为NAND配置的存储器单元层级。NAND配置可包含存储器单元串(NAND串)，其中所述串中的存储器单元的数目由存储器单元层级18的数目决定。NAND串可包括任何适合数目个存储器单元层级。举例来说，NAND串可具有8个存储器单元层级、16个存储器单元层级、32个存储器单元层级、64个存储器单元层级、512个存储器单元层级、1024个存储器单元层级等。
结构20延伸穿过堆叠14。结构20可称为沟道材料结构，这是因为结构20包括沟道材料22。沟道材料22包括半导体材料，且可包括任何适合组合物或组合物的组合。举例来说，沟道材料22可包括硅、锗、III/V族半导体材料、半导体氧化物等中的一或多者。
隧穿材料(有时称为栅极电介质)24、电荷存储材料26及电荷阻挡材料28介于沟道材料22与经垂直堆叠层级16/18之间。隧穿材料、电荷存储材料及电荷阻挡材料可包括任何适合组合物或组合物的组合。
在一些实施例中，隧穿材料24可包括(举例来说)二氧化硅、氧化铝、氧化铪、氧化锆等中的一或多者。
在一些实施例中，电荷存储材料26可包括电荷捕获材料，例如氮化硅、氮氧化硅、导电性纳米点等。在替代实施例(未展示)中，电荷存储材料26可配置为浮动栅极材料(例如，举例来说，多晶硅)。
在一些实施例中，电荷阻挡材料28可包括二氧化硅、氧化铝、氧化铪、氧化锆等中的一或多者。
在所图解说明实施例中，沟道材料22在结构20中的每一者内配置为孔环。绝缘材料30填充此些孔环。绝缘材料30可包括任何适合组合物或组合物的组合，例如，举例来说，二氧化硅。所图解说明结构20可被视为包括中空沟道配置，这是因为绝缘材料30被提供于孔环形沟道配置中的“中空体”内。在其它实施例(未展示)中，沟道材料可配置为实心柱配置。
沟道材料结构20可被视为以组合方式包括全部材料22、24、26、28及30。图5A的俯视图展示沟道材料结构20可布置成六边形堆积图案。
狭缝32延伸穿过堆叠14。狭缝32提供通往所有空隙19的入口，使得此些空隙可在后续处理(下文所描述)期间用导电材料来填充。尽管图5的横截面图展示似乎通过介入沟道材料结构20而与狭缝32隔断的内部空隙19(即，位于中心的空隙)，但应理解，空隙19是围绕沟道材料结构20迂回前进。因此，沿着图5的横截面图的所有空隙19均可通过所图解说明狭缝32完全进入。
空隙19可被视为包括外围边界(即，边缘)21。外围边界可被视为具有接近狭缝32的近端区域23且具有比近端区域23更远离狭缝的远端区域25。在一些方面中，远端区域25可被视为通过近端区域23而与狭缝32间隔开。
堆叠14位于支撑基底12上方。基底12可包括半导体材料，且可(举例来说)包括单晶硅、基本上由单晶硅组成或由单晶硅组成。基底12可称为半导体衬底。术语“半导体衬底”意指包括半导体材料的任何构造，所述半导体材料包含但不限于块体半导体材料，例如半导体晶片(单独的或处于包括其它材料的组合件中)，以及半导体材料层(单独的或处于包括其它材料的组合件中)。术语“衬底”是指任何支撑结构，包含但不限于上文所描述的半导体衬底。在一些应用中，基底12可对应于含有与集成电路制作相关联的一或多种材料的半导体衬底。此些材料可包含(举例来说)难熔金属材料、阻障材料、扩散材料、绝缘体材料等中的一或多者。
基底12与堆叠14之间展示有间隙以图解性地指示可存在提供于基底12与堆叠14之间的一或多种额外材料、组分等。此些额外组分可包含(举例来说)导电性源极线、选择栅极等。
图5的堆叠14可运用任何适合处理而形成。实例性工艺可包括：首先使堆叠形成为在层级18内包含牺牲材料(在一些实例性实施例中，此牺牲材料可为氮化硅)；且然后在形成沟道材料结构20及狭缝32之后移除牺牲材料而留下图5的构造。
参考图6，绝缘材料34沿着空隙19的外围边界21而沉积。材料34可包括额外电荷阻挡材料，且可包括任何适合组合物或组合物的组合。在一些实施例中，材料34可包括高k材料(举例来说，氧化铝、氧化铪、氧化锆、氧化钽等中的一或多者)；其中术语“高k”意指大于二氧化硅的介电常数的介电常数。尽管绝缘材料34展示为单一同质材料，但在其它实施例中，绝缘材料可包括两种或多于两种离散组合物。举例来说，在一些实施例中，绝缘材料34可包括二氧化硅与一或多种高k材料的压层。在一些实施例中，材料34可被视为形成空隙19内的衬里。在一些实施例中，电荷阻挡材料28可被省略，使得材料34为提供于构造10的组合件内的仅有电荷阻挡材料。
绝缘材料34可通过在沉积工艺(举例来说，原子层沉积工艺、化学气相沉积工艺等)中使适当前驱物流动穿过狭缝32而形成。绝缘材料34展示为跨越空隙19的外围边界21的近端区域23及远端区域25两者而延伸。
在后续处理中，导电材料经提供以填充空隙19且形成导电字线。然而，发现，难以利用常规工艺均匀地填充空隙。图7展示现有技术工艺的处理阶段处的构造10，且图解说明在尝试利用常规处理用导电材料36来填充空隙19所遇到的问题。具体来说，导电材料36可在沿着远端区域25填充空隙19之前沿着近端区域23而夹止(pinch-off)。因此，未均匀地填充空隙19的远端区域25。此可有问题地导致沿着导电字线的减小的电导率(即，增大的电阻)，超过在构造10的组合件内制作的存储器所利用的功率，超过在构造10的组合件内制作的存储器的利用期间所产生的热量；且可甚至导致装置故障。
在图7的所图解说明实施例中，导电材料36形成于导电性衬里材料38上方。在一些应用中，导电性衬里材料38可包括氮化钨，且导电材料36可包括钨。衬里材料38可为可粘附到绝缘材料34且提供适于粘附导电材料36的表面的材料。
一些实施例包含可用于在空隙19内更均匀地沉积导电材料的方法。
参考图8，其展示根据实例性实施例的在图6的处理阶段之后的处理阶段处的构造10。在使得材料相对于近端区域23而选择性地形成于远端区域25内的条件下将导电材料40沉积在空隙19内。材料40可为随后用于促进导电材料36的生长(参考图9下文所描述)的晶种材料。材料40衬砌空隙19的远端区域25，且在一些实施例中可称为晶种材料衬里。材料40可包括任何适合组合物或组合物的组合。在一些实施例中，晶种材料可包括选自由钨、钛及钴组成的群组的一或多种金属、基本上由所述一或多种金属组成或由所述一或多种金属组成。在一些实施例中，晶种材料可包含钨、钛及钴中的一或多者，且可进一步包含氮、铝、硅、氧、碳及锗中的一或多者。在一些实施例中，晶种材料40可包括金属氮化物(举例来说，氮化钨、氮化钛等中的一或多者)、基本上由金属氮化物(举例来说，氮化钨、氮化钛等中的一或多者)组成或由金属氮化物(举例来说，氮化钨、氮化钛等中的一或多者)组成。
晶种材料40通过穿过狭缝32将适当前驱物提供到空隙19中而沉积。在一些实施例中，晶种材料40相对于近端区域23而选择性地沉积在远端区域25上方。此选择性沉积可运用经调谐脉冲利用原子层沉积(ALD)而完成，相对于晶种材料沿着远端区域25的沉积速率，所述经调谐脉冲抑制晶种材料40沿着近端区域23的沉积速率。所要抑制可通过(举例来说)在ALD内包含若干组分而实现，所述组分妨碍沿着近端区域23的沉积工艺，但在空间上或其它方式被阻止穿透到远端区域25中以免妨碍沿着此些远端区域的沉积工艺。替代地，晶种材料40可通过以下方式形成为图8的配置：首先沉积晶种材料以覆盖远端区域25及近端区域23的至少部分；且然后利用一或多种蚀刻剂来选择性地从近端区域23移除晶种材料同时留下远端区域25上方的晶种材料。此类蚀刻剂可在基本上各向异性蚀刻条件下提供以使蚀刻剂保持为沿着近端区域23且在远端区域25之外；及/或蚀刻剂可在空间上受限制以免穿透到远端区域25中。
参考图9，导电材料36沉积到晶种材料40上。此沉积可包含任何适合方法，举例来说，包含原子层沉积、化学气相沉积、物理气相沉积等中的一或多者。导电材料36相对于绝缘材料34的所暴露表面而选择性地生长于晶种材料40上方，且因此相对于近端区域23而选择性地沿着远端区域25生长。因此，在不具有相对于图7的现有技术工艺阶段所描述的沿着近端区域23的不利夹止的情况下，导电材料36可沿着远端区域25均匀地生长。
导电材料36相对于晶种材料40可包括不同组合物。在一些实施例中，导电材料36可称为含金属材料；且此类含金属材料可包括钨、钛、钌、钴、镍及钼中的一或多者、基本上由钨、钛、钌、钴、镍及钼中的一或多者组成或由钨、钛、钌、钴、镍及钼中的一或多者组成。在一些实施例中，含金属材料36可包含金属碳化物及/或金属硅化物。举例来说，含金属材料36可包含钨、钛、钌、钴、镍及钼中的一或多者，且可进一步包含碳及硅中的一者或两者。
参考图10，导电材料36的其余部分生长于近端区域23内；其中导电材料36的此些其余部分还填充狭缝32。类似于下文参考图17及18所描述的处理的后续处理，材料36可从狭缝内移除且由绝缘面板替换。此沿着层级18形成导电字线，其中此些字线包括导电材料36及40。
图8-10的方法图解说明其中在沉积的初始持续时间内致使含金属材料相对于近端区域23而沿着远端区域25形成为更大厚度的条件下将含金属材料沉积在空隙19内的实例性实施例。此可减轻且优选地防止上文参考图7的现有技术工艺阶段所描述的夹止问题。在图8-10的实施例中，在沉积的初始持续时间内致使含金属材料相对于近端区域23而沿着远端区域25形成为更大厚度的条件下沉积材料40及36两者。在材料40的情形中，材料40在此材料的沉积的整个持续时间内相对于近端区域23而沿着远端区域25形成为更大厚度。
图11-16图解说明其中在沉积的初始持续时间内致使含金属材料相对于近端区域23而沿着远端区域25形成为更大厚度的条件下可将含金属材料沉积在空隙19内的额外实例性实施例。
参考图11，构造10展示为处于可在图6的工艺阶段之后的工艺阶段。晶种材料50沿着空隙19内的绝缘材料34而形成；其中晶种材料50衬砌空隙19。在所展示实施例中，晶种材料50沿着近端区域23及远端区域25两者而延伸。晶种材料50可包括任何适合组合物或组合物的组合，且可或可不为导电性的。在一些实施例中，晶种材料50是含金属晶种材料，且可包括选自由钨、钛及钴组成的群组的一或多种金属、基本上由所述一或多种金属组成或由所述一或多种金属组成。在一些实施例中，晶种材料50可包含钨、钛及钴中的一或多者，且可进一步包含氮、铝、硅、氧、碳及锗中的一或多者。在一些实施例中，晶种材料50可包括金属氮化物(举例来说，氮化钨、氮化钛等中的一或多者)、基本上由金属氮化物(举例来说，氮化钨、氮化钛等中的一或多者)组成或由金属氮化物(举例来说，氮化钨、氮化钛等中的一或多者)组成。
晶种材料50可相对于近端区域23而沿着远端区域25包括不同组合物。在一些实施例中，组合物的此差异可相对于近端区域而增强导电材料36(图16)沿着远端区域的生长及/或可相对于远端区域而抑制导电材料沿着近端区域的生长。无论如何，在将材料36沉积在空隙19内时，晶种材料50相对于近端区域23而沿着远端区域25的组合物的差异可使得含金属材料36能够在初始持续时间内相对于近端区域沿着远端区域形成为更大厚度。
构造10的包括近端区域23的部分标示为区域“P”，且构造的包括远端区域25的部分标示为区域“D”。图12中展示区域P及D。沿着近端区域23的晶种材料50是晶种材料的第一部分52的具有第一表面51的部分，所述第一表面具有第一表面组合物，且沿着远端区域25的晶种材料50是晶种材料的第二部分54的具有第二表面53的部分，所述第二表面具有第二表面组合物。第一表面组合物与第二表面组合物彼此不同，且含金属材料36(图16)沿着表面53的组合物比沿着表面51的组合物生长得快。
图13展示其中掺杂剂(通过点画法而图解说明)提供于沿着近端区域23的材料50内且不提供于沿着远端区域25的材料50内(或提供为较低浓度)的实例性实施例。掺杂剂可相对于第二表面53而使含金属组合物36(图16)沿着材料50的第一表面51的生长变慢，且在一些实施例中，可完全地抑制含金属组合物36沿着材料50的第一表面51的生长。掺杂剂可通过任何适合机制而抑制含金属组合物36的生长。举例来说，在一些实施例中，掺杂剂可在沉积工艺期间通过使含金属材料的成核变慢而抑制含金属材料36的生长。因此，含金属材料36的成核沿着近端区域23将比沿着远端区域25慢，此将导致含金属材料沿着远端区域25的生长更快。无论相对于沿着远端区域25的生长而抑制沿着近端区域23的生长的机制如何，含金属材料36沿着远端区域25的相对更快生长都可使得所有空隙19均被材料(如图16中所图解说明)均匀地填充。
在其中掺杂剂主要迁移至沿着近端区域23的晶种材料50的部分(即，图13的部分52)中而不迁移至沿着远端区域25的晶种材料50的部分(即，图13的部分54)中的条件下，掺杂剂可提供于狭缝32(图11)内。此可通过在相对低功率条件、低偏压条件等下提供掺杂剂及/或通过利用空间上受阻以免迁移到空隙19中深处的掺杂剂而实现。
图13的处理阶段可利用晶种材料50的任何适合组合物及任何适合掺杂剂而实现。
在一些实施例中，晶种材料50可包括钨与氮的组合及钛与氮的组合中的一者或两者，且掺杂剂可包括硼。
在一些实施例中，晶种材料50可包括钨及钛中的一者或两者，且掺杂剂可包括硼及氮中的一者或两者。举例来说，在一些实施例中，组合物50可包括钨与氮的组合，且材料50沿着近端区域23的部分52可包括比沿着远端区域25的部分54高的氮浓度。举例来说，材料50的部分54可包括化学计量氮化钨(例如，取决于沉积条件，WN或W2N)，而材料50的部分52包括超过化学计量量的氮浓度。部分52可另外包括硼。
作为另一实例，组合物50可包括钛与氮的组合，且材料50沿着近端区域23的部分52可包括比沿着远端区域25的部分54高的氮浓度。部分52可另外包括硼。
在一些实施例中，晶种材料的第一部分52及第二部分54两者均可包括金属，但第一表面51及第二表面53相对于彼此可包括不同含金属组合物。举例来说，第一表面51可主要包括(即，可包括超过50原子百分比的)第一含金属组合物，而第二表面53主要包括与第一含金属组合物不同的第二含金属组合物。参考图14及15描述实例性实施例。
参考图14，晶种材料50可包括延伸跨越整个晶种材料(即，延伸跨越图14的部分52及54两者)的基底组合物(即，第一组合物)60。基底组合物可包含钨、钛及钴中的一或多者，且在一些实施例中可进一步包含氮、铝、硅、氧、碳及锗中的一或多者。基底组合物沿着远端区域25仅为晶种材料50的部分54内的组合物。相比之下，晶种材料50沿着近端区域23包含晶种材料的部分52内的基底组合物60上方的第二组合物62。第二组合物62不同于第一组合物60。在一些实施例中，第二组合物62可包含钨、钛及钴中的一或多者，且在一些实施例中可进一步包含氮、铝、硅、氧、碳及锗中的一或多者。
相对于第一组合物60，第二组合物62可抑制导电材料36(图16)的生长。因此，导电材料36可经沉积以均匀地填充所有空隙19(如图16中所图解说明)。在一些实施例中，包括钨的含金属材料36在氮化钛上方将比在氮化钨上方生长更迅速。因此，晶种材料50沿着近端区域23的表面51可主要包括氮化钨，而晶种材料50沿着远端区域25的表面53主要包括氮化钛。因此，相对于沿着远端区域25的表面53的组合物，晶种材料50沿着近端区域23的表面51的组合物可减慢含金属材料36的生长。
第二组合物62可作为压层而形成于第一组合物60上方(相对于图14中标示为“E”的区域，如图14A中所展示)，或可作为从第一组合物60向上延伸的梯度而形成(相对于区域E，如图14B中所展示)。在图14B中通过展示金属浓度从组合物62的底部到组合物62的顶部的增大(其中金属浓度展示为“[X]”)而图解性地表示第二组合物62内的金属梯度。
在一些实施例中，第一部分60及第二部分62两者均可包括两种或多于两种金属，且金属的相对比例在第二部分62中相对于第一部分60可变化。举例来说，在一些实施例中，发现，包括钨的含金属材料36在氮化钛上方将比在氮化钨上方生长更迅速。第一部分60及第二部分62两者均可包括氮化钛与氮化钨的组合，且氮化钨的相对量在区域62中可比在基底区域60中高。举例来说，在一些实施例中，区域62可主要包括氮化钨，而区域60主要包括氮化钛。图14B中利用虚线来指示基底50的部分62内的含金属材料(例如，氮化钨)存在于材料50的部分60及62两者中，其中[X]指示沿着梯度的此含金属材料的量朝向部分62的表面而增大。
在一些实施例中，第一部分60及第二部分62可包括选自由钨、钛及钴组成的群组的两种或多于两种金属，其中所述两种或多于两种金属中的一者为基底部分60的主要组分，且另一者为第二部分62的主要组分。金属可为含金属组合物的部分，且在一些实施例中可呈金属碳化物、金属硅化物、金属氮化物等中的一或多者的形式。
图15展示类似于图14的实施例的实施例，只不过额外材料(第二材料)62提供于材料50沿着远端区域25的部分54上方而非提供于材料50沿着近端区域23的部分52上方。在图14的实施例中，第二材料62用于减慢含金属材料36(图16)沿着近端区域23的生长。相比之下，在图15的实施例中所利用的第二材料62可经提供以增强含金属材料36沿着远端区域25的生长。举例来说，在一些实施例中，图15的基底材料60可包括氮化钨，第二材料62可包括氮化钛，且含金属材料36(图16)可包括钨。
图14及15的构造可运用任何适合处理而形成。举例来说，可首先在使基底区域60形成为沿着近端区域23及远端区域25具有基本上均匀厚度(其中术语“基本上均匀厚度”意指在合理的制作及测量公差内的均匀厚度)的条件下而沉积晶种材料50的基底区域60。随后，可在主要沿着近端区域23而非沿着远端区域25而形成额外区域62(针对图14的实施例)或者主要沿着远端区域25而非沿着近端区域23而形成额外区域62(针对图15的实施例)的条件下而沉积基底材料50的额外区域62。额外区域62的组合物的沉积可通过(举例来说)偏压条件、功率条件、一或多种前驱物的硬脂酸性质等而控制，以便相对于近端/远端区域23/25中的另一者而将此组合物主要提供于近端/远端区域23/25中的一者上方。
参考图16，构造10展示为处于在图11的工艺阶段之后的工艺阶段。导电材料36提供于狭缝32内且沉积在空隙19内。图16的晶种材料50可包括根据参考图11-15所描述的实施例相对于彼此而改性的远端区域25及近端区域23。材料36均匀地沉积在空隙19内，此归因于材料36在沉积的初始持续时间期间相对于近端区域23而沿着远端区域25形成为更大厚度。
参考图17，运用一或多个适合蚀刻而从狭缝32移除导电材料36。其余导电材料36沿着第二层级18形成导电字线64。
参考图18及18A，用绝缘材料68填充狭缝32。狭缝内的绝缘材料68配置为沿着轴线5(邻近图18A的俯视图而提供)纵向延伸的面板70。
字线64包括邻近沟道材料结构20的栅极区域72；且所述栅极区域连同沟道材料结构中的材料一起形成多个经垂直堆叠存储器单元74。此类存储器单元可为三维NAND存储器阵列的NAND存储器单元。在一些实施例中，绝缘面板70可用于细分块或至少部分块当中的存储器阵列(其中“块”对应于在块擦除操作中被同时擦除的存储器单元集合)。
第二层级18内的导电材料36(即，导电字线64)可被视为包括外边缘37。此些外边缘具有接近面板70且沿着上文参考图5所论述的近端区域23的近端区域43。导电字线64的外边缘37还包括沿着上文参考图5所论述的远端区域25的远端区域45。远端区域45通过近端区域43而与绝缘面板结构70间隔开。晶种材料50可被视为字线64的外边缘37与绝缘材料34之间的界面材料。界面材料50是沿着字线64的外边缘37(即，是沿着导电材料36的外边缘)。
界面材料50沿着外边缘37的近端区域43可包括与沿着外边缘37的远端区域45不同的组合物，且具体来说可包括上文参考图8-15所描述的组合物。
在一些实施例中，界面材料50可沿着外边缘37的近端区域43而不沿着外边缘的远端区域45包含硼(或其它适合掺杂剂)。
在一些实施例中，界面材料50可包含两种或多于两种金属，其中金属中的一者为沿着近端区域43的主要组分，且金属中的另一者为沿着远端区域45的主要组分。
在一些实施例中，界面材料50可包括氮化钨及氮化钛，其中氮化钨为邻近近端区域43内的导电材料36的表面37的主要组分，且其中氮化钛为邻近远端区域45内的导电材料36的表面37的主要组分。
在一些实施例中，界面材料50可为包括两种或多于两种金属的含金属界面材料。所述两种或多于两种金属中的第一金属可为沿着字线64的表面37(即，第二层级18内的导电材料36的表面37)的近端区域43的第一表面组合物的主要金属，且所述两种或多于两种金属中的第二金属可为沿着表面37的远端区域45的第二表面组合物的主要金属。在一些实施例中，第一及第二表面组合物可包括金属氮化物。举例来说，第一表面组合物(即，沿着近端区域43的界面材料50的组合物)可包括氮化钨，且第二表面组合物(即，沿着远端区域45的界面材料50的组合物)可包括氮化钛。
在一些实施例中，第一及第二表面组合物可对应于上文参考图14及15所描述的材料50的沿着第一部分60及第二部分62的表面。“第一表面组合物”可为第一部分60及第二部分62中的任一者，且“第二表面组合物”将为第一部分60及第二部分62中的另一者。在一些实施例中，部分60及62可由压层结构(图14A及15A)构成，或由梯度结构(图14B及15B)构成。
上文所论述的组合件可并入到电子系统中。此类电子系统可用于(举例来说)存储器模块、装置驱动器、电力模块、通信调制解调器、处理器模块以及专用模块中，且可包含多层多芯片模块。所述电子系统可为宽广范围的系统(例如，举例来说，相机、无线装置、显示器、芯片集、机顶盒、游戏机、照明设备、运载工具、时钟、电视、移动电话、个人计算机、汽车、工业控制系统、飞机等)中的任一者。
除非另有规定，否则本文中所描述的各种材料、物质、组合物等可运用现在已知或有待开发的任何适合方法(举例来说，包含原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等)而形成。
术语“介电”及“绝缘”可用于描述具有电绝缘性质的材料。所述术语在本发明中被视为同义的。在一些例子中利用术语“介电”且在其它例子中利用术语“绝缘”(或“电绝缘”)可用以在本发明内提供语言变化以在所附权利要求书内简化前置基础，且并非用于指示任何显著化学或电差异。
图式中的各种实施例的特定定向仅出于说明性目的，且所述实施例在一些应用中可相对于所展示定向旋转。本文中所提供的说明及所附权利要求书与在各种特征之间具有所描述关系的任何结构相关，而不管所述结构是处于所述图式的特定定向还是相对于此定向被旋转。
随附图解的横截面图仅展示所述横截面的平面内的特征，且为简化所述图式而未展示所述横截面的平面后面的材料，除非另有指示。
当结构在上文称为“在另一结构上”或“抵靠另一结构”时，其可直接位于所述另一结构上或还可存在介入结构。相比之下，当结构称为“直接位于另一结构上”或“直接抵靠另一结构”时，不存在介入结构。
结构(例如，层、材料等)可称为“垂直延伸”以指示结构大体上从下伏基底(例如，衬底)向上延伸。垂直延伸的结构可相对于基底的上部表面基本上正交地延伸或并非正交地延伸。
一些实施例包含一种形成集成结构的方法。组合件经形成为包含具有交替的第一层级与第二层级的堆叠。所述第一层级是包括绝缘材料的绝缘层级。所述第二层级包括在所述绝缘层级之间的空隙。所述组合件包含延伸穿过所述堆叠的沟道材料结构，且包含延伸穿过所述堆叠的狭缝。所述空隙具有外围边界且通向狭缝中。所述外围边界具有接近所述狭缝的近端区域以及通过所述近端区域而与所述狭缝间隔开的远端区域。在沉积的初始持续时间内致使含金属材料相对于所述近端区域沿着所述远端区域形成为更大厚度的条件下将所述含金属材料沉积在所述空隙内。
一些实施例包含一种组合件，所述组合件具有包括交替的第一层级与第二层级的堆叠。所述第一层级包含绝缘材料，且所述第二层级包含导电材料。所述组合件包含延伸穿过所述堆叠的沟道材料结构，且包含延伸穿过所述堆叠的绝缘面板结构。所述第二层级内的所述导电材料具有外边缘。所述外边缘具有接近所述绝缘面板结构的近端区域以及通过所述近端区域而与所述绝缘面板结构间隔开的远端区域。界面材料是沿着所述导电材料的所述外边缘。所述界面材料沿着所述外边缘的所述近端区域具有与沿着所述外边缘的所述远端区域不同的组合物。
一些实施例包含一种组合件，所述组合件具有包括交替的第一层级与第二层级的堆叠。所述第一层级包括绝缘材料，且所述第二层级包括导电材料。所述组合件包含延伸穿过所述堆叠的沟道材料结构，且包含延伸穿过所述堆叠的绝缘面板结构。所述第二层级内的所述导电材料具有外边缘。所述外边缘具有接近所述绝缘面板结构的近端区域以及通过所述近端区域而与所述绝缘面板结构间隔开的远端区域。含金属界面材料是沿着所述导电材料的所述外边缘。所述含金属界面材料沿着所述外边缘的所述近端区域具有第一表面组合物且沿着所述外边缘的所述远端区域具有第二表面组合物。所述含金属界面材料包括两种或多于两种金属。所述两种或多于两种金属中的第一金属是所述第一表面组合物的主要金属，且所述两种或多于两种金属中的第二金属是所述第二表面组合物的主要金属。

Claims (33)

1.一种形成集成结构的方法，其包括：
形成包含具有交替的第一层级与第二层级的堆叠的组合件；所述第一层级是包括绝缘材料的绝缘层级，且所述第二层级包括在所述绝缘层级之间的空隙；所述组合件包含延伸穿过所述堆叠的沟道材料结构且包含延伸穿过所述堆叠的狭缝；所述空隙具有外围边界且通向所述狭缝中；所述外围边界具有接近所述狭缝的近端区域以及通过所述近端区域而与所述狭缝间隔开的远端区域；及
在沉积的初始持续时间内致使含金属材料相对于所述近端区域沿着所述远端区域形成为更大厚度的条件下将所述含金属材料沉积在所述空隙内。
2.根据权利要求1所述的方法，其中所述含金属材料包括钨、钛、钌、钴、镍及钼中的一或多者。
3.根据权利要求1所述的方法，其中所述含金属材料包括金属硅化物及金属碳化物中的一者或两者。
4.根据权利要求1所述的方法，其中所述沉积条件利用沿着所述远端区域而不沿着所述近端区域的晶种材料衬里。
5.根据权利要求4所述的方法，其包括：运用经调谐脉冲利用原子层沉积而形成所述晶种材料衬里，相对于所述晶种材料衬里沿着所述远端区域的沉积速率，所述经调谐脉冲抑制所述晶种材料衬里沿着所述近端区域的沉积速率。
6.根据权利要求1所述的方法，其中所述沉积条件利用所述含金属材料在晶种材料上方的生长，其中所述晶种材料沿着所述近端区域具有与沿着所述远端区域不同的组合物。
7.根据权利要求6所述的方法，其中所述晶种材料包含选自由钨、钛及钴组成的群组的一或多种金属。
8.根据权利要求7所述的方法，其中所述晶种材料进一步包含氮、铝、硅、氧、碳及锗中的一或多者。
9.根据权利要求6所述的方法，其中相对于沿着所述近端区域的所述晶种材料的所述组合物，沿着所述远端区域的所述晶种材料的所述组合物增强所述含金属材料的生长。
10.根据权利要求9所述的方法，其中所述晶种材料包括氮化钨与氮化钛的组合；其中所述含金属材料包括钨；且其中与沿着所述近端区域的所述晶种材料的表面相比，沿着所述远端区域的所述晶种材料的表面相对于氮化钨而具有更高量的氮化钛。
11.根据权利要求10所述的方法，其中沿着所述远端区域的所述晶种材料的所述表面主要为氮化钛，且沿着所述近端区域的所述晶种材料的所述表面主要为氮化钨。
12.根据权利要求6所述的方法，其中相对于沿着所述远端区域的所述晶种材料的所述组合物，沿着所述近端区域的所述晶种材料的所述组合物减慢所述含金属材料的生长。
13.根据权利要求12所述的方法，其中相对于沿着所述远端区域的所述晶种材料的所述组合物，沿着所述近端区域的所述晶种材料的所述组合物使所述含金属材料的成核变慢。
14.根据权利要求12所述的方法，其中沿着所述近端区域的所述晶种材料的所述组合物包括掺杂剂，沿着所述远端区域的所述晶种材料的所述组合物中不含所述掺杂剂。
15.根据权利要求14所述的方法，其中：
所述晶种材料包括钨与氮的组合及钛与氮的组合中的一者或两者；
所述含金属材料包括钨、钌、钼、镍及钴中的一或多者；且
所述掺杂剂包括硼。
16.根据权利要求12所述的方法，其中所述晶种材料包括金属及氮；且其中与沿着所述远端区域的所述晶种材料的所述组合物相比，沿着所述近端区域的所述晶种材料的所述组合物包括更高浓度的所述氮。
17.根据权利要求16所述的方法，其中沿着所述近端区域的所述晶种材料的所述组合物还包括硼，且其中沿着所述远端区域的所述晶种材料的所述组合物中不含所述硼。
18.一种组合件，其包括：
具有交替的第一层级与第二层级的堆叠；所述第一层级包括绝缘材料，且所述第二层级包括导电材料；所述组合件包含延伸穿过所述堆叠的沟道材料结构且包含延伸穿过所述堆叠的绝缘面板结构；所述第二层级内的所述导电材料具有外边缘；所述外边缘具有接近所述绝缘面板结构的近端区域以及通过所述近端区域而与所述绝缘面板结构间隔开的远端区域；及
界面材料，其沿着所述导电材料的所述外边缘，所述界面材料沿着所述外边缘的所述近端区域具有与沿着所述外边缘的所述远端区域不同的组合物。
19.根据权利要求18所述的组合件，其中所述导电材料包括钨、钛、钌、钴、镍及钼中的一或多者。
20.根据权利要求18所述的组合件，其中所述导电材料包括金属硅化物及金属碳化物中的一者或两者。
21.根据权利要求18所述的组合件，其中所述界面材料包含选自由钨、钛及钴组成的群组的两种或多于两种金属；其中所述两种或多于两种金属中的一者是沿着所述外边缘的所述近端区域的所述组合物的主要组分，且其中所述两种或多于两种金属中的另一者是沿着所述外边缘的所述远端区域的主要组分。
22.根据权利要求21所述的组合件，其中所述界面材料进一步包含氮、铝、硅、氧、碳及锗中的一或多者。
23.根据权利要求18所述的组合件，其中所述界面材料沿着所述外边缘的近端区域包含硼，且沿着所述外边缘的所述远端区域不包含硼。
24.根据权利要求23所述的组合件，其中所述界面材料的整体包括钨及氮。
25.根据权利要求24所述的组合件，其中所述导电材料包括钨。
26.一种组合件，其包括：
具有交替的第一层级与第二层级的堆叠；所述第一层级包括绝缘材料，且所述第二层级包括导电材料；所述组合件包含延伸穿过所述堆叠的沟道材料结构且包含延伸穿过所述堆叠的绝缘面板结构；所述第二层级内的所述导电材料具有外边缘；所述外边缘具有接近所述绝缘面板结构的近端区域以及通过所述近端区域而与所述绝缘面板结构间隔开的远端区域；及
含金属界面材料，其沿着所述导电材料的所述外边缘；所述含金属界面材料沿着所述外边缘的所述近端区域具有第一表面组合物且沿着所述外边缘的所述远端区域具有第二表面组合物；所述含金属界面材料包括两种或多于两种金属；所述两种或多于两种金属中的第一金属是所述第一表面组合物的主要金属，且所述两种或多于两种金属中的第二金属是所述第二表面组合物的主要金属。
27.根据权利要求26所述的组合件，其中所述第一表面组合物及所述第二表面组合物包括金属氮化物。
28.根据权利要求26所述的组合件，其中所述第一金属为钨，且所述第二金属为钛。
29.根据权利要求28所述的组合件，其中所述界面材料包括支撑所述第一表面组合物及所述第二表面组合物的基底材料，且其中所述基底材料为与所述第一表面组合物及所述第二表面组合物中的一者相同的组合物。
30.根据权利要求29所述的组合件，其中所述基底材料为与所述第一表面组合物相同的组合物。
31.根据权利要求29所述的组合件，其中所述基底材料为与所述第二表面组合物相同的组合物。
32.根据权利要求29所述的组合件，其中所述第一表面组合物及所述第二表面组合物中的所述一者为所述基底材料上方的压层。
33.根据权利要求29所述的组合件，其中所述第一表面组合物及所述第二表面组合物中的所述一者为从所述基底材料延伸的梯度的外部部分。
CN201811562413.3A 2017-12-20 2018-12-20 用导电材料填充开口的方法以及具有经垂直堆叠导电结构的组合件 Pending CN109950198A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/848,398 2017-12-20
US15/848,398 US10170493B1 (en) 2017-12-20 2017-12-20 Assemblies having vertically-stacked conductive structures

Publications (1)

Publication Number Publication Date
CN109950198A true CN109950198A (zh) 2019-06-28

Family

ID=64739859

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811562413.3A Pending CN109950198A (zh) 2017-12-20 2018-12-20 用导电材料填充开口的方法以及具有经垂直堆叠导电结构的组合件

Country Status (2)

Country Link
US (5) US10170493B1 (zh)
CN (1) CN109950198A (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10170493B1 (en) * 2017-12-20 2019-01-01 Micron Technology, Inc. Assemblies having vertically-stacked conductive structures
CN112567515B (zh) * 2018-07-27 2024-05-07 长江存储科技有限责任公司 存储器结构及其形成方法
US11362142B2 (en) 2020-05-18 2022-06-14 Micron Technology, Inc. Electronic apparatus with tiered stacks having conductive structures isolated by trenches, and related electronic systems and methods
US11631615B2 (en) 2020-05-18 2023-04-18 Micron Technology, Inc. Microelectronic devices including contact structures with enlarged areas, and related electronic systems and methods
KR20210142914A (ko) 2020-05-19 2021-11-26 에스케이하이닉스 주식회사 3차원 반도체 메모리 장치
US11527546B2 (en) 2020-07-30 2022-12-13 Micron Technology, Inc. Microelectronic devices including conductive structures, and related memory devices, electronic systems, and methods
US11600630B2 (en) * 2020-08-07 2023-03-07 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
US20230043163A1 (en) * 2021-08-06 2023-02-09 Micron Technology, Inc. Integrated Assemblies and Methods of Forming Integrated Assemblies

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030155607A1 (en) * 1999-09-17 2003-08-21 Hitachi, Ltd. Semiconductor integrated circuit
US20070048940A1 (en) * 2005-07-18 2007-03-01 Saifun Semiconductors Ltd. Dense non-volatile memory array and method of fabrication
CN101142711A (zh) * 2005-04-01 2008-03-12 富士通株式会社 适用于金属的rfid标签及其rfid标签部
US20100320527A1 (en) * 2009-06-23 2010-12-23 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing same
US20130107653A1 (en) * 2011-10-31 2013-05-02 Dong-Hun KWAK Nonvolatile memory having stacked structure and related method of operation
CN104428837A (zh) * 2012-04-18 2015-03-18 桑迪士克技术有限公司 使用可控栅极感应漏极泄漏电流对三维非易失性存储器的擦除操作
CN105023926A (zh) * 2014-05-01 2015-11-04 旺宏电子股份有限公司 一种存储器元件及其制作方法
CN106158035A (zh) * 2015-04-09 2016-11-23 旺宏电子股份有限公司 存储器装置
US20160365351A1 (en) * 2015-06-15 2016-12-15 SanDisk Technologies, Inc. Passive devices for integration with three-dimensional memory devices

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170011394A (ko) * 2015-07-22 2017-02-02 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10529620B2 (en) * 2016-07-13 2020-01-07 Sandisk Technologies Llc Three-dimensional memory device containing word lines formed by selective tungsten growth on nucleation controlling surfaces and methods of manufacturing the same
US10431591B2 (en) 2017-02-01 2019-10-01 Micron Technology, Inc. NAND memory arrays
US10559578B2 (en) * 2017-06-02 2020-02-11 Applied Materials, Inc. Deposition of cobalt films with high deposition rate
US10170493B1 (en) * 2017-12-20 2019-01-01 Micron Technology, Inc. Assemblies having vertically-stacked conductive structures

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030155607A1 (en) * 1999-09-17 2003-08-21 Hitachi, Ltd. Semiconductor integrated circuit
CN101142711A (zh) * 2005-04-01 2008-03-12 富士通株式会社 适用于金属的rfid标签及其rfid标签部
US20070048940A1 (en) * 2005-07-18 2007-03-01 Saifun Semiconductors Ltd. Dense non-volatile memory array and method of fabrication
US20100320527A1 (en) * 2009-06-23 2010-12-23 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing same
US20130107653A1 (en) * 2011-10-31 2013-05-02 Dong-Hun KWAK Nonvolatile memory having stacked structure and related method of operation
CN104428837A (zh) * 2012-04-18 2015-03-18 桑迪士克技术有限公司 使用可控栅极感应漏极泄漏电流对三维非易失性存储器的擦除操作
CN105023926A (zh) * 2014-05-01 2015-11-04 旺宏电子股份有限公司 一种存储器元件及其制作方法
CN106158035A (zh) * 2015-04-09 2016-11-23 旺宏电子股份有限公司 存储器装置
US20160365351A1 (en) * 2015-06-15 2016-12-15 SanDisk Technologies, Inc. Passive devices for integration with three-dimensional memory devices

Also Published As

Publication number Publication date
US20190189630A1 (en) 2019-06-20
US20210066332A1 (en) 2021-03-04
US10559579B2 (en) 2020-02-11
US10840255B2 (en) 2020-11-17
US10361214B2 (en) 2019-07-23
US20190333924A1 (en) 2019-10-31
US10170493B1 (en) 2019-01-01
US20200152651A1 (en) 2020-05-14

Similar Documents

Publication Publication Date Title
CN109950198A (zh) 用导电材料填充开口的方法以及具有经垂直堆叠导电结构的组合件
US10903220B2 (en) Integrated assemblies having anchoring structures proximate stacked memory cells, and methods of forming integrated assemblies
US11302708B2 (en) Memory arrays, and methods of forming memory arrays
US11961581B2 (en) Assemblies comprising memory cells and select gates; and methods of forming assemblies
US10943921B2 (en) Methods of forming integrated assemblies
US20150243671A1 (en) Methods for forming a string of memory cells and apparatuses having a vertical string of memory cells including metal
WO2019133204A1 (en) Memory arrays, and methods of forming memory arrays
WO2019133219A1 (en) Memory cells, memory arrays, and methods of forming memory arrays
US10546848B2 (en) Integrated assemblies and methods of forming integrated assemblies
US20230255625A1 (en) Assemblies Which Include Ruthenium-Containing Conductive Gates
US20210313346A1 (en) Integrated Assemblies Having One or More Modifying Substances Distributed Within Semiconductor Material, and Methods of Forming Integrated Assemblies
US20240185897A1 (en) Assemblies Comprising Memory Cells and Select Gates; and Methods of Forming Assemblies
CN113767473B (zh) 包含含钌导电栅极的组合件
US20230043163A1 (en) Integrated Assemblies and Methods of Forming Integrated Assemblies
US20230011076A1 (en) Integrated Assemblies and Methods of Forming Integrated Assemblies

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20190628