CN111048515B - 用于形成空气间隔的存储器制造方法 - Google Patents

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Abstract

本发明提供一种用于形成空气间隔的存储器制造方法，包括存储单元区域和选择单元区域。在存储单元区域和选择单元区域上方用等离子体化学气相淀积工艺方式沉积第一盖层，使存储单元沟槽内形成第一空气间隔，且选择栅沟槽内填充第一盖层；对于存储单元区域使用高密度等离子体化学气相淀积工艺，蚀刻所述空气间隔上方的第一盖层的封口处，形成开口，同时沉积第二盖层，再次将开口封闭，使所述存储单元沟槽形成第二空气间隔；同时也对于选择单元区域使用高密度等离子体化学气相淀积工艺，因为其相对存储单元区域沟槽大，所以相对填充更容易，从而实现选择栅沟槽内无间隙填充。本发明能使空气间隔达到理想的高度大小，提升器件性能。

Description

用于形成空气间隔的存储器制造方法
技术领域
本发明涉及半导体集成电路器件技术领域，特别涉及一种用于形成空气间隔的存储器制造方法。
背景技术
闪存是一种可电擦除和重新编程的电非易失性计算机存储介质。随着器件尺寸不断降低，器件密度的增加，相邻存储单元之间很容易产生串扰问题，同时用户对器件速度的要求也越来越高，使用介电常数更低的氧化物SiO2(介电常数k＝3.9)作为栅极时，可以有效的降低极间电容同时提升器件速度，低k材料经过近几年的发展，介电常数已经可以做到接近于2.0。低k材料通常是通过提高气孔率的方式来降低介电常数，理论上仍然无法达到空气的介电常数的水平。使用空气(k＝1)作为互连介质即Air Gap(空气间隙)方式成为集成电路的最理想选择，有关Air Gap的研究也一直持续了很多年。Air Gap相对其它介质填充方式具有更小的弹性模量，特别是在高深宽比的应用中，因而能够降低电迁移过程中的应力，提高器件寿命。
现有技术一般采用PECVD(等离子增强化学气相沉积)工艺形成空气间隔，因为PECVD相对于其它淀积工艺的特点是step coverage(阶梯覆盖)较差，所以利用其特性能够更容易形成Air-gap。但是PECVD形成Air-gap比较依赖于前层的形貌，如图1A所示的结构中，沉积速率为c>a>d>b；如图1B所示，如果沟槽是V字形的话，侧壁比垂直时更容易成膜，这样b,d的速率肯定会比垂直时快，这样沟槽侧壁以及底部容易成膜，压缩了形成Air-gap的空间；图1C是一种理想的形貌，如果沟槽顶部为蘑菇型，d,b即底部和侧壁成膜速率会减小，顶部由于电极结构的形状使得两边更快结合形成Air-gap。
所以，电极结构的形状一般受到限制很难达到理想状态。特别是对于高深宽比的结构，Air-gap不能达到理想的高度和面积。
发明内容
本发明提供一种用于形成空气间隔的存储器制造方法，使空气间隔达到理想的高度大小，提升器件性能。
为了解决上述技术问题，本发明提供了一种用于形成空气间隔的存储器制造方法，所述存储器包括一半导体衬底，所述半导体衬底包括存储单元区域和选择单元区域，所述存储单元区域上有多个存储单元栅膜组，在选择单元区域有多个选择栅膜组，在所述存储单元区域内形成有存储单元沟槽，所述沟槽贯穿所述存储单元栅膜组；所述选择单元区域内形成有选择栅沟槽，所述用于形成空气间隔的存储器的制造方法包括以下步骤：
步骤101，在所述存储单元区域和选择单元区域上方沉积第一盖层，使所述存储单元沟槽内形成第一空气间隔，且所述选择栅沟槽内填充第一盖层；
步骤102，对于所述存储单元区域使用高密度等离子体化学气相淀积工艺，蚀刻所述空气间隔上方的第一盖层的封口处，形成开口，同时沉积第二盖层，再次将开口封闭，使所述存储单元沟槽形成第二空气间隔；同时也对于选择单元区域使用高密度等离子体化学气相淀积工艺，使所述选择栅沟槽内无间隙填充第二盖层。
优选地，所述步骤101中，沉积第一盖层时快速将第一盖层开口封闭，同时减少侧壁氧化物的沉积。
优选地，所述第二空气间隔的高度大于所述第一空气间隔的高度。
优选地，使用等离子增强化学气相沉积沉积第一盖层。
优选地，使用高密度等离子体同时具有刻蚀的工艺打开所述空气间隔上方的第一盖层的封口处。
优选地，所述第一盖层及第二盖层的材料为非掺杂硅玻璃。
优选地，所述存储单元膜组自下而上依次淀积有栅极氧化层、浮栅极材料层、栅极介电层、控制栅极材料层，金属硅化物层。
优选地，所述选择栅膜组自下而上依次淀积有栅极氧化层、第一栅极材料层、栅极介电层、选择栅极材料层，金属硅化物层。
优选地，所述金属层的材料为NiPt。
优选地，所述栅极介电层为ONO层。
附图说明
图1A-1C为现有技术PECVD制程中形成空气间隔的示意图。
图2A-2B为本发明用于形成空气间隔的存储器制造方法中形成空气间隔步骤时的器件剖面图。
附图标记说明
01 栅极结构 02 CVD淀积的薄膜层
a 薄膜距栅极结构顶面厚度 b 薄膜距栅极结构侧面厚度
c 薄膜距衬底厚度 d 薄膜距衬底厚度
10 半导体衬底 20 存储单元区域
21 栅极氧化层 22 浮栅极材料层
23 栅极介电层 24 控制栅极材料层
25 金属硅化物层 26 第一栅极材料层
27 选择栅极材料层 30 选择单元区域
41 第一盖层 42 第二盖层
51 第一空气间隔 52 第二空气间隔
具体实施方式
下面结合附图对本发明一较佳实施例做详细说明。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。
参见图2A-图2B,在本发明用于形成空气间隔的存储器制造方法中，所述存储器包括一半导体衬底10，所述半导体衬底包括存储单元区域20和选择单元区域30，所述存储单元区域上形成有多个存储单元栅膜组，在选择单元区域形成有多个选择栅膜组，在所述存储单元栅膜组之间形成有存储单元沟槽，所述沟槽贯穿所述存储单元栅膜组；所述选择栅膜组之间形成有选择栅沟槽。本实施例中，要求所有存储单元区域能够形成良好的空气隔绝效果，而选择单元区域要无间隙填充。
在本实施例中所述存储单元膜组自下而上依次淀积有栅极氧化层21、浮栅极材料层22、栅极介电层23、控制栅极材料层24，金属硅化物层25。所述选择栅膜组自下而上依次淀积有栅极氧化层21、第一栅极材料层26、栅极介电层23、选择栅极材料层27，金属硅化物层25。
所述栅极氧化层21，将半导体衬底与后续将形成的闪存存储器浮置栅极、逻辑器件栅极隔离。栅极氧化层可以通过热氧化、化学气相沉积(CVD)或氧氮化工艺形成。栅极氧化层可以包括如下的任何传统电介质：SiO2、SiON、SiON2、以及包括钙钛矿型氧化物的其它类似氧化物。其中，栅极氧化层的材料优选用氧化硅，形成方式采用热氧化法。
在存储单元区域20中，在栅极氧化层上形成有浮置栅极材料层22，浮置栅极材料层可以包括各个材料，所述各个材料包含但不限于：某些金属、金属合金、金属氮化物和金属硅化物，及其层压制件和其复合物。栅极电极也可以包括掺杂的多晶硅和多晶硅-锗合金材料以及多晶硅金属硅化物材料(掺杂的多晶硅/金属硅化物叠层材料)。类似地，也可以采用数种方法的任何一个形成前述材料。非限制性实例包括自对准金属硅化物方法、化学汽相沉积方法和物理汽相沉积方法。在选择单元区域30中，在栅极氧化层上形成有第一栅极材料层26。同样地，所述第一栅极材料层26也可以包括掺杂的多晶硅和多晶硅-锗合金材料以及多晶硅金属硅化物材料等，在此不再赘述。
在浮置栅极材料层22上和第一栅极材料层26上形成有栅极介电层23，如图2A所示，具体的，栅极介电层23可以为氧化物-氮化物-氧化物，栅极介电层23也可以为一层氮化物、或者一层氧化物、或者一层氮化物上形成一层氧化物等绝缘结构。可以使用包括但不限于：低压化学气相沉积方法、化学气相沉积方法和物理汽相沉积方法的方法形成栅极介电层23。因闪存存储器要求与浮置栅极接触的栅极介电层须具备良好的电性，以避免在正常电压下，用来存储电荷的浮置栅极发生漏电问题，以栅极介电层23的材质是ONO为例，以低压化学气相沉积方法形成一层均匀的氧化硅层，接着，以低压化学气相沉积方法在氧化硅层上形成氮化硅层，然后，再以低压化学气相沉积方法形成另一层氧化硅层。
在存储单元区域20中，控制栅极材料层24形成于栅极介电层23之上，在选择单元区域30中，栅极介电层23之上形成有选择栅极材料层27。控制栅极材料层24和选择栅极材料层27的材料优选为多晶硅层。多晶硅的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成所述多晶硅的工艺条件包括：反应气体为硅烷(SiH4)，所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气或氮气。
可以采用干法刻蚀的方法形成存储单元沟槽或选择栅沟槽。干法刻蚀包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。刻蚀气体可以采用基于氟的气体。
本发明的制造方法包括以下步骤：
步骤101，在所述存储单元区域和选择单元区域上方沉积第一盖层41，使所述存储单元沟槽内形成第一空气间隔51，且所述选择栅沟槽内填充第一盖层41。
可以采用使用PECVD(等离子体增强化学气相沉积)沉积第一盖层41，完成初始的淀积。
所述步骤101中，沉积第一盖层时快速将第一盖层开口封闭，同时减少侧壁氧化物的沉积。
优选地，所述第一盖层的材料为非掺杂硅玻璃(USG)。
步骤102，对于所述存储单元区域使用高密度等离子体化学气相淀积工艺(HDP)，蚀刻所述空气间隔上方的第一盖层的封口处，形成开口的同时沉积第二盖层42，将开口封闭，使所述存储单元沟槽形成第二空气间隔52；同时也对于选择单元区域使用HDP工艺，使所述选择栅沟槽内无间隙填充第二盖层42。基于HDP薄膜淀积特性：淀积和刻蚀可以同步进行。第二盖层是在第一盖层基础上的进一步修复，通过优化工艺使其相对于第一盖层更高更宽。同时也对于选择单元区域使用高密度等离子体化学气相淀积工艺，因为其相对存储单元区域沟槽大，所以相对填充更容易些，从而实现选择栅沟槽内无间隙填充。
高密度等离子体化学气相淀积(HDP)具有同步淀积和刻蚀功能，因此具有良好的填孔性能。本实施例中，使用等离子体化学气相刻蚀工艺打开所述空气间隔上方的第一盖层41的封口处。并使用SiH4和O2的反应来实现淀积。
经过HDP工艺后，在所述存储单元区域，第二空气间隔52的深度大于所述第一空气间隔的深度。进一步有效增加了空气间隔的面积和高度。同时，在选择单元区域，由于采用了HDP工艺，因此避免了选择单元区域内的空洞，实现了对选择栅沟槽内的无间隙填充。
HDP CVD工艺淀积第二盖层42的较佳操作条件为：温度范围为300～500℃，反应腔压力范围为1～10Torr，氮气或惰性气体的流量范围为100～1000sccm，射频功率范围为1000～8000W。
本实施例中，所述金属层的材料为NiPt。
以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种用于形成空气间隔的存储器制造方法，其特征在于，半导体衬底包括存储单元区域和选择单元区域，所述存储单元区域上有多个存储单元栅膜组，在选择单元区域有多个选择栅膜组，所述用于形成空气间隔的存储器的制造方法包括以下步骤：
步骤101，在所述存储单元区域和选择单元区域上方用等离子体化学气相沉积方法沉积第一盖层，使所述存储单元区域的沟槽内形成第一空气间隔，且所述选择单元区域的沟槽内填充第一盖层；
步骤102，对于所述存储单元区域使用高密度等离子体化学气相淀积工艺，蚀刻所述空气间隔上方的第一盖层的封口处，形成开口，同时沉积第二盖层，再次将开口封闭，使所述存储单元沟槽形成第二空气间隔；同时也对于选择单元区域使用高密度等离子体化学气相淀积工艺，使所述选择栅膜组沟槽内无间隙填充第二盖层。
2.如权利要求1所述的用于形成空气间隔的存储器制造方法，其特征在于，所述步骤101中，沉积第一盖层时快速将第一盖层开口封闭，同时减少侧壁氧化物的沉积。
3.如权利要求1所述的用于形成空气间隔的存储器制造方法，其特征在于，所述第二空气间隔的高度大于所述第一空气间隔的高度。
4.如权利要求1所述的用于形成空气间隔的存储器制造方法，其特征在于，使用高密度等离子体同时具有刻蚀的工艺打开所述空气间隔上方的第一盖层的封口处。
5.如权利要求1所述的用于形成空气间隔的存储器制造方法，其特征在于，所述第一盖层及第二盖层的材料为非掺杂硅玻璃。
6.如权利要求1所述的用于形成空气间隔的存储器制造方法，其特征在于，所述存储单元栅膜组自下而上依次淀积有栅极氧化层、浮栅极材料层、栅极介电层、控制栅极材料层、金属硅化物层。
7.如权利要求1所述的用于形成空气间隔的存储器制造方法，其特征在于，所述选择栅膜组自下而上依次淀积有栅极氧化层、第一栅极材料层、栅极介电层、选择栅极材料层、金属硅化物层。
8.如权利要求6或7所述的用于形成空气间隔的存储器制造方法，其特征在于，所述栅极介电层为ONO层。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040060549A (ko) * 2002-12-30 2004-07-06 동부전자 주식회사 갭필링층 형성단계를 갖는 메모리셀 제조방법 및 그 구조
KR100835478B1 (ko) * 2007-06-29 2008-06-04 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성 방법
CN103779401A (zh) * 2012-10-26 2014-05-07 旺宏电子股份有限公司 栅极结构及其制造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100663356B1 (ko) * 2005-02-14 2007-01-02 삼성전자주식회사 부분적 화학기계적 연마공정을 갖는 강유전체 메모리 소자제조방법들
KR100688547B1 (ko) * 2005-05-18 2007-03-02 삼성전자주식회사 Ｓｔｉ 구조를 가지는 반도체 소자 및 그 제조 방법
KR100833434B1 (ko) * 2006-06-30 2008-05-29 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040060549A (ko) * 2002-12-30 2004-07-06 동부전자 주식회사 갭필링층 형성단계를 갖는 메모리셀 제조방법 및 그 구조
KR100835478B1 (ko) * 2007-06-29 2008-06-04 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성 방법
CN103779401A (zh) * 2012-10-26 2014-05-07 旺宏电子股份有限公司 栅极结构及其制造方法

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