CN113394294A - 半导体装置及形成方法 - Google Patents
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Abstract
本发明涉及一种半导体装置及形成方法。所述半导体装置中，在栅极结构的上表面和侧墙上保形覆盖有第一层间介质层，第一层间介质层即作为处于底部的层间介质材料，所述第一层间介质层中沿厚度增加的方向硅元素富余程度经过了上升后再下降的变化。第一层间介质层对于半导体工艺中采用的等离子体不仅可以起到物理隔离作用，并且其中富余的硅提供的悬挂键可以起到吸收游离电荷的作用，因此可以降低栅极介质层被破坏的风险，避免GOI失效，延长器件的使用寿命，使得所述半导体装置的可靠性较高。所述形成方法可用于形成上述半导体装置。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体装置及形成方法。
背景技术
MOSFET(金属-氧化物-半导体场效应晶体管，简称MOS器件)具有开关速度快、高频率性能好、输入阻抗高、驱动功率小、热稳定性优良、无二次击穿问题、全工作区宽、工作线性度高等优点，被应用在多种开关电路或放大电路中，MOS器件也常作为开关电路元件或者放大电路元件集成设置在各种功能芯片(如存储器芯片、计算芯片、指纹识别芯片等)中。
在MOS器件中，栅极介质层起隔离栅极和沟道的作用，如果栅极介质层的隔离失效，栅极就无法实现开启沟道导通的功能，MOS器件也会失效。随着技术的发展，为了提高器件开关速度，降低阈值电压，常用MOS器件采用的栅极介质层厚度很低(小于
)，对其品质的要求也越来越严格。GOI(Gate Oxide Integrity，栅氧化物完整性)代表了栅极介质层的可靠性(即电学性能完整)，MOS器件的制作应避免对GOI造成影响。
然而，研究发现，现有半导体工艺中，在形成栅极结构后的工艺中产生的等离子体(plasma)有可能在栅极介质层表面和/或栅极介质层上方的栅极中积累游离电荷，在MOS器件工作时，较小的电压(例如5V左右)即可能导致所述游离电荷进入并穿过栅极介质层，引起栅极介质层的各种电学参数(如界面态密度、栅极漏电流等)退化，进而导致GOI性能下降，严重影响了相关半导体装置(如半导体芯片)的产业化及量产。
发明内容
为了降低含等离子的工艺对GOI的影响，提高半导体装置的可靠性，本发明提供一种半导体装置和一种半导体装置的形成方法。
一方面，本发明提供一种半导体装置，所述半导体装置包括半导体衬底以及设置在所述半导体衬底上的栅极结构和第一层间介质层；其中，所述栅极结构包括贴附于所述半导体衬底上表面的栅极介质层、位于所述栅极介质层上的栅极以及位于所述栅极介质层和所述栅极侧面的侧墙，所述第一层间介质层保形地覆盖所述栅极结构的上表面以及所述侧墙，并且，沿厚度增加的方向，所述第一层间介质层中的硅元素富余程度经过了上升后再下降的变化。
可选的，所述第一层间介质层包括沿厚度增加的方向依次叠加设置的第一绝缘子层、第二绝缘子层和第三绝缘子层，其中，所述第二绝缘子层较所述第一绝缘子层和所述第三绝缘子层具有更富余的硅元素，所述第二绝缘子层包括富硅绝缘材料。
可选的，所述栅极结构还包括金属硅化物，所述金属硅化物形成于所述栅极上表面和所述栅极结构两侧的半导体衬底表面；其中，所述第一绝缘子层覆盖所述金属硅化物表面，以隔开所述金属硅化物和所述第二绝缘子层。
可选的，所述第二绝缘子层包括富硅氧化物和富硅氮化物中的至少一种。
可选的，所述第一绝缘子层包括氮化硅和氮氧化硅中的至少一种；所述第三绝缘子层包括氧化硅和氮氧化硅中的至少一种。
可选的，所述栅极结构与周围结构之间具有间隙，所述半导体装置还包括第二层间介质层，所述第二层间介质层覆盖所述第一层间介质层且填满所述间隙。
可选的，所述第一层间介质层的厚度为10nm～15nm。
可选的，所述栅极介质层的厚度为
一方面，本发明提供一种半导体装置的形成方法，包括以下步骤：
获得预处理结构，所述预处理结构包括半导体衬底以及形成在所述半导体衬底上的栅极结构，所述栅极结构包括贴附于所述半导体衬底上表面的栅极介质层、位于所述栅极介质层上的栅极以及位于所述栅极介质层和所述栅极侧面的侧墙；以及，
在所述预处理结构上形成第一层间介质层，使所述第一层间介质层保形地覆盖所述栅极结构的上表面以及所述侧墙，并且，沿厚度增加的方向，所述第一层间介质层中的硅元素富余程度经过了上升后再下降的变化。
可选的，在所述预处理结构上形成第一层间介质层的方法包括：采用化学气相沉积工艺在同一腔室中依次叠加形成第一绝缘子层、第二绝缘子层和第三绝缘子层，其中，所述第二绝缘子层较所述第一绝缘子层和所述第三绝缘子层具有更富余的硅元素。
可选的，在形成所述第一层间介质层之前，所述栅极结构与周围结构之间具有间隙；在形成所述第一层间介质层后，所述形成方法还包括：在所述预处理结构上形成第二层间介质层，所述第二层间介质层覆盖所述第一层间介质层且填满所述间隙。
本发明提供的半导体装置及形成方法中，在栅极结构的上表面和侧墙上保形覆盖或形成有第一层间介质层，第一层间介质层即作为处于底部的层间介质材料，所述第一层间介质层中沿厚度增加的方向硅元素富余程度经过了上升后再下降的变化。第一层间介质层对于半导体工艺中采用的等离子体不仅可以起到物理隔离作用，并且其中富余的硅提供的悬挂键可以起到吸收游离电荷的作用，因此可以降低栅极介质层被破坏的风险，避免GOI失效，使得所述半导体装置的可靠性较高。
附图说明
图1是本发明实施例的半导体装置的形成方法的流程示意图。
图2是本发明一实施例的半导体装置的形成方法采用的预处理结构的剖面示意图。
图3是采用本发明一实施例的半导体装置的形成方法形成第一层间介质层后的剖面示意图。
图4是采用本发明一实施例的半导体装置的形成方法形成第二层间介质层后的剖面示意图。
附图标记说明：
100-衬底；110-栅极结构；100-半导体衬底；101-栅极介质层；103-栅极；105-侧墙；107-金属硅化物；110a-间隙；120-第一层间介质层；121-第一绝缘子层；123-第二绝缘子层；125-第三绝缘子层；130-第二层间介质层。
具体实施方式
如背景技术所述，现有半导体工艺在形成栅极结构后的工艺中产生的等离子体有可能在栅极介质层表面和/或栅极介质层上方的栅极中形成游离电荷，进而容易影响GOI。发明人研究发现，该问题对于厚度在
以上的栅极介质层较不明显，而对于栅极介质层厚度小于
尤其是厚度处于
的情况下较为明显。进一步研究发现，当栅极介质层的厚度达到一定阈值(例如
左右)后，诸如沉积、刻蚀等半导体工艺产生的等离子体则不容易在工艺过程中自行消散，而是容易在栅极介质层表面和/或上方产生游离电荷的积累，即充电(charge)现象。在此情况下，当MOS器件在工作中施加在栅极上的电压使得游离电荷的能量超过栅极和栅极介质层之间的势垒时(越过势垒的情况在栅极介质层厚度大于
后较不容易发生)，积累的游离电荷会进入栅极介质层并穿过栅极介质层到达沟道，影响GOI，严重情况会致栅极介质层失效，器件不良。
然而，栅极介质层的厚度是根据半导体装置的整体设计确定的，例如，在一种先进的浮栅型存储器的生产工艺中，半导体衬底上同时进行存储单元和外围电路的制作，其中存储单元中的栅极介质层厚度与外围电路采用的MOS器件的栅极介质层厚度不完全一致，存储单元中的栅极介质层厚度较大，受等离子充电的影响较小，而外围电路中的至少部分MOS器件的栅极介质层厚度处于
的范围。在形成外围电路的栅极介质层后，衬底上还可能会经过针对多晶硅层或介质层的蚀刻、层间介质层(ILD)淀积等需要用到等离子的工艺，基于上述原因，在浮栅型存储器工作时，外围MOS器件的GOI特性容易受到影响而失效。而且，由于外围电路和存储单元集成在同一衬底，并且彼此具有电信号连接，外围电路异常也会使得浮栅型存储器整体工作异常，因此解决GOI问题也是实现所述浮栅型存储器量产应用的重要挑战。
以下结合附图和具体实施例对本发明的半导体装置及形成方法作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。应当理解，说明书的附图均采用了非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明实施例首先涉及一种半导体装置的形成方法。该形成方法例如用于浮栅型存储器的制作，其中，基于同一半导体衬底制作存储单元和外围电路，所述存储单元和外围电路可均包括相应的栅极结构，且各个栅极结构中均包括起隔离栅极和沟道作用的栅极介质层。以下主要以外围电路区域的相关工艺为例进行说明，但应当理解，根据浮栅型存储器的工艺设计，所述外围电路区域的相关工艺也可能同时在存储单元区域进行，且同一材料层在外围电路区域和存储单元区域可以产生相同或类似的效果。另外，虽然主要以浮栅型存储器为例进行说明，但是可以理解，在不冲突的情况下，以下描述的方法适用于各种应用了栅极和栅极介质层的半导体装置的制造工艺中。
图1是本发明实施例的半导体装置的形成方法的流程示意图。参照图1，本发明实施例涉及一种半导体装置的形成方法，所述形成方法的前两个步骤为：
第一步骤S1，获得预处理结构，所述预处理结构包括半导体衬底以及设置在所述半导体衬底上的栅极结构，所述栅极结构包括贴附于所述半导体衬底上表面的栅极介质层、位于所述栅极介质层上的栅极以及位于所述栅极介质层和所述栅极侧面的侧墙；
第二步骤S2，在所述预处理结构上形成第一层间介质层，使所述第一层间介质层保形地覆盖所述栅极结构的上表面以及所述侧墙，并且，沿厚度增加的方向，所述第一层间介质层中的硅元素富余程度经过了上升后再下降的变化。
上述第一步骤S1获得的预处理结构中，半导体衬底可以采用本领域公知的衬底，例如为硅衬底。所述栅极结构例如用于构造MOS器件，这种情况下所述栅极结构包括依次叠加形成在半导体衬底表面的栅极介质层和栅极，还包括位于所述栅极介质层和所述栅极侧面的侧墙。所述栅极结构也可以用于构造浮栅型存储单元，这种情况下所述栅极结构包括依次叠加形成在半导体衬底表面的栅极介质层、浮栅、栅间介质层以及控制栅(该结构以控制栅作为栅极)，侧墙位于栅极介质层、浮栅、栅间介质层以及控制栅的侧面。所述栅极结构也可以用于构造SONOS存储单元，这种情况下所述栅极结构包括依次叠加形成在半导体衬底表面的ONO层(最下层的氧化层作为栅极介质层)和栅极，还包括位于所述ONO层和所述栅极侧面的侧墙。本发明不限于此，所述栅极结构可以是各种采用协同作用的栅极介质层、栅极以及侧墙的结构。
本实施例以MOS器件为例，所述栅极结构中，栅极介质层的厚度例如小于等于
考虑到所述栅极介质层的厚度在约
范围内由于等离子体导致的影响GOI的风险较大，上述预处理结构中，栅极结构内栅极介质层的厚度约
但应当理解，在一些实施例中，所述栅极介质层的厚度也可以小于
或者大于
上述第一步骤S1中的预处理结构可采用本领域公开的方法制作。图2是采用本发明一实施例的半导体装置的形成方法中预处理结构的剖面示意图。参照图2，以MOS器件为例，获得预处理结构例如包括如下过程：首先，在半导体衬底100上形成栅极介质层101、栅极103以及硬掩模层(未示出)的叠层结构；然后，在所述叠层结构的侧面形成侧墙105(spacer)；接着，在位于侧墙105远离栅极的一侧的半导体衬底100中利用离子注入形成源区(S)和漏区(D)；接着，去除硬掩模层，并在暴露的栅极103上表面和源区和漏区的半导体衬底100表面形成金属硅化物107(例如硅化钛、硅化钴、硅化镍、硅化钽)，以包括栅极介质层101、栅极103、侧墙105以及金属硅化物107的结构作为栅极结构110。在上述过程中，半导体衬底100上可能设置有不止一个栅极结构或者在栅极结构周围设置有其它的结构，使得在栅极结构周围形成了间隙110a，与所述栅极结构110对应的源区和漏区在间隙110a内的半导体衬底表层形成。
上述第二步骤为在所述预处理结构上形成第一层间介质层。所述第一层间介质层可看作处于底部的层间介质材料，第一层间介质层保形地覆盖上述栅极结构110的上表面以及侧墙105，并且，所述第一层间介质层形成为沿厚度增加的方向其中的硅元素富余程度逐渐上升又下降，目的是使第一层间介质层不仅在后续采用等离子体的工艺中起到物理隔离作用，并且利用其中富余的硅提供的悬挂键来起到吸收等离子体产生的游离电荷的作用，以便于降低栅极介质层101被破坏的风险，避免GOI失效，从而提高所制作的半导体装置的可靠性。
图3是采用本发明一实施例的半导体装置的形成方法形成第一层间介质层后的剖面示意图。参照图3，一实施例中，上述第二步骤中的第一层间介质层120通过依次制作第一绝缘子层121、第二绝缘子层123和第三绝缘子层125来形成，其中，第二绝缘子层123相对于第一绝缘子层121而言，硅元素的富余程度提高，而第三绝缘子层125相对于第二绝缘子层123而言，硅元素的富余程度降低，从而使得沿厚度增加的方向，所述第一层间介质层120中的硅元素富余程度经过了上升后再下降的变化。这里“硅元素富余程度”指的是第一层间介质层中相应区域采用的硅化合物中硅的比例与相应常规硅化合物(如二氧化硅、氮化硅或氮氧化硅)相比，硅元素的富余程度，例如富硅氮化硅(Silicon Rich SiNx)相对于氮化硅来说硅元素存在富余，富硅氧化硅(Silicon Rich Oxide，SRO)相对于二氧化硅来说硅元素存在富余，则当材料成分由不富硅材质转为富硅材质的变化趋势称为硅元素的富余程度提高，而当材料成分由富硅材质转为不富硅材质的变化趋势称为硅元素的富余程度降低。
本实施例中，第一绝缘子层121、第二绝缘子层123和第三绝缘子层125中的每层的材质均是均匀的，在另一实施例中，第一绝缘子层121、第二绝缘子层123和第三绝缘子层125中的任何一个也可以是成分具有过渡变化的层，此时可以从第一绝缘子层121、第二绝缘子层123和第三绝缘子层125各自平均的硅元素富余程度来比较，使得第二绝缘子层123相对于第一绝缘子层121硅元素的富余程度提高，而第三绝缘子层125相对于第二绝缘子层123硅元素的富余程度降低。
一实施例中，所述第二绝缘子层123包括富硅氧化物和富硅氮化物中的至少一种。所述富硅氧化物例如为富硅氧化硅，所述富硅氮化物例如为富硅氮化硅。此处“富硅氮化硅”指的是硅元素和氮元素的比例较普通氮化硅(Si3N4)高的一种材料，相应的，在制作富硅氮化硅时，含硅气体(如SiH4)和含氮气体(如N2O或N2)的比例较制作普通氮化硅时高。此处“富硅氧化硅”指的是硅元素和氧元素的比例较普通二氧化硅(SiO2)高的一种材料，相应的，在制作富硅氧化硅时，含硅气体(如SiH4)和含氧气体(如N2O或O2)的比例较制作普通二氧化硅时高。对于富硅氧化物和富硅氮化物，其中相对富余的硅元素能够提供较多的悬挂键，在后续进行涉及等离子体的工艺时，在第一层间介质层120中产生的游离电荷容易被富硅氧化物和富硅氮化物吸收，从而能够降低对GOI的影响。
所述第一绝缘子层121和第三绝缘子层125可以在氮化硅、氮氧化硅、氮化硅等绝缘材料中选择。所述第一绝缘子层121例如包括氮化硅和氮氧化硅中的至少一种，考虑到氮化硅的应力较大而对半导体衬底100不利，所述第一绝缘子层121优选采用氮氧化硅(SiON)。所述第三绝缘子层125除了用于隔离后续工艺中的等离子体之外，还作为第一层间介质层120的表层与后续的层间介质材料接触，第三绝缘子层125可包括氧化硅和氮氧化硅中的至少一种，例如为氧化硅。
所述第一层间介质层120可以采用化学气相沉积(CVD)工艺在同一CVD腔室(例如炉管)中形成，即可以在同一CVD腔室中通过改变沉积条件依次形成上述第一绝缘子层121、第二绝缘子层123和第三绝缘子层125。作为示例，所述第一层间介质层120的形成包括如下过程：
首先，将第一步骤S1得到的作为预处理结构的基片放入炉管中，向炉管内通入SiH4(硅烷)、N2O(一氧化二氮)及He(氦气)，在适当的沉积条件下，沿所述预处理结构中所述栅极结构110和间隙110a的表面保形地形成一定厚度(例如约
)的SiON薄膜，SiON薄膜覆盖栅极结构110的上表面的金属硅化物107，并延伸覆盖侧墙105的表面，以所述SiON薄膜作为第一绝缘子层121；
接着，不取出所述预处理结构，而是调整生长条件以进行膜层淀积，例如在保持SiH4、N2O及He通入的基础上，另外向炉管内通入设定流速的N2(氮气)，从而在SiON薄膜上生成一定厚度(例如约
)的富硅氧化硅薄膜，以所述富硅氧化硅薄膜作为第二绝缘子层123；
然后，仍然不取出所述预处理结构，而是调整生长条件以进行膜层淀积，例如在第二绝缘子层123的基础上，停止通入N2和SiH4，并控制生长条件使SiON薄膜的顶层部分与N2O反应生成一定厚度(例如约
)的SiO2薄膜，以所述SiO2薄膜作为第三绝缘子层125，随后，停止N2O的通入，利用He对SiO2薄膜表面进行处理，然后从炉管中取出基片；
经过上述过程，得到了SiON薄膜、富硅氧化硅薄膜和SiO2薄膜的叠层，将该叠层作为第一层间介质层120。需要说明的是，此处列出的SiON薄膜、富硅氧化硅薄膜和SiO2薄膜的制作方法仅是示例，本领域技术人员可以根据需要调整制作它们的工艺条件，例如，一实施例中，采用炉管工艺形成SiON薄膜时，含氮气体采用的是氮气。
本发明实施例在获得所述预处理结构后，采用化学气相沉积工艺在同一腔室中形成第一层间介质层120，一方面可以保证材质发生变化的绝缘子层之间有较好的粘附性，另一方面工作效率较高。在形成第一层间介质层120的过程中，通过生长条件的调整，使得第一层间介质层120中的硅元素富余程度经过了上升后再下降的变化。所述第一层间介质层120中，最上层的第三绝缘子层125可以起到物理隔绝等离子体的作用，位于中间层的第二绝缘子层123不仅可以物理隔离，而且可用于吸收穿过第三绝缘子层125的游离电荷，位于最下层的第一绝缘子层121除了隔离后续工艺中的等离子体之外，在后续刻蚀工艺中还可以作为刻蚀阻挡层使用。另外，由于第一绝缘子层121较第二绝缘子层123的绝缘性更好(相对而言，硅元素富余程度增加可能会导致材料的电导率升高)，通过设置第一绝缘子层121覆盖金属硅化物107表面，可以隔开金属硅化物107和第二绝缘子层123，避免金属硅化物107直接与第二绝缘子层123接触，对于第二绝缘子层123与栅极结构110及半导体衬底100可以起到较佳的物理隔离效果，确保第一层间介质层120的耐压能力。可见，第一层间介质层120中的各个子层通过协同作用，对后续工艺产生的等离子体具有有效隔离作用，而且对栅极结构110和栅极结构110上的绝缘介质耐压性的影响很小。
参照图3，为了在使上述第一层间介质层120对栅极结构110形成较佳保护的同时，不影响位于栅极结构110侧面的间隙110a的填充质量和绝缘性能，所述第一层间介质层120并不需要将栅极结构110周围的间隙110a填满，而是保形地覆盖在所述栅极结构110的外表面和所述间隙110a的内表面。在形成第一层间介质层120后，栅极结构110侧面的间隙110a仍然保持为未填满状态。作为示例，所述栅极结构110周围的间隙110a的宽度大于30nm且小于100nm，进一步例如约50nm。所述第一层间介质层120的总厚度约10nm～15nm。
图4是采用本发明一实施例的半导体装置的形成方法形成第二层间介质层后的剖面示意图。参照图1至图4，在形成第一层间介质层120后，本发明实施例的半导体装置的形成方法还可包括第三步骤：在所述预处理结构上形成第二层间介质层130，所述第二层间介质层130覆盖所述第一层间介质层120且填满所述间隙110a。由于随着技术节点的进步，要填充层间介质材料的间隙设计得很窄，为了形成高质量的填充，本发明实施例优选采用高密度等离子体(HDP)工艺来淀积第二层间介质层130，第二层间介质层130的主要成分例如为二氧化硅。
本发明实施例中，由于第一层间介质层120保形地覆盖在所述栅极结构110和所述间隙110a的表面，在采用具有较大强度等离子体的HDP工艺形成第二层间介质层130时，第一层间介质层120仍然可以较好地保护栅极结构110，降低等离子体对GOI等影响，因而有利于确保所制作的例如存储单元以及MOS器件的性能，可以提高制作的半导体装置的可靠性，有利于应用及量产。
在形成第二层间介质层130后，本发明实施例的半导体装置的形成方法还可包括进一步在第一层间介质层120和第二层间介质层130中形成接触插塞的步骤以及在第二层间介质层130上进一步形成互连金属层的步骤，目的是将栅极结构110中的栅极以及对应的源区和漏区的电性引出，关于接触插塞以及互连金属层等后续步骤可以采用本领域的公开技术进行。在后续步骤中可能会用到包含等离子体的刻蚀或淀积工艺，但是，由于事先形成的第一层间介质层120的保护，等离子体对GOI的影响较小，有助于提高制作的半导体装置的可靠性。
本发明实施例还涉及一种半导体装置。所述半导体装置例如是半导体芯片或者设备。所述半导体装置可以采用上述实施例描述的方法或者其它方法形成。参照图2至图4，本发明实施例的半导体装置包括半导体衬底100、设置在所述半导体衬底100上的栅极结构110以及第一层间介质层120，所述栅极结构110包括贴附于所述半导体衬底100上表面的栅极介质层101、位于所述栅极介质层101上的栅极103以及位于所述栅极介质层101和所述栅极103侧面的侧墙105，所述第一层间介质层120保形地覆盖所述栅极结构110的上表面以及所述侧墙105，并且，沿厚度增加的方向，所述第一层间介质层120中的硅元素富余程度经过了上升后再下降的变化。
一实施例中，所述半导体装置例如是一存储装置，其中设置于半导体衬底100上的栅极结构110例如是用于形成外围电路的MOS器件的栅极结构，或者是用于形成存储单元而具有叠加的栅极介质层和浮栅层的栅极结构。但不限于此，所述半导体装置可以是各种应用到栅极介质层的结构。
上述半导体装置的栅极结构110中，栅极介质层101的厚度例如小于等于
考虑到所述栅极介质层101的厚度在约
范围内破坏GOI的风险较大而尤其适用于采用本申请的半导体装置的结构，所述栅极结构110中栅极介质层101的厚度约
但应当理解，在一些实施例中，所述栅极介质层101的厚度也可以小于
或者大于
并且，通过第一层间介质层120的设置，仍然有助于降低相应栅极介质层发生击穿的风险，避免影响GOI。
具体的，上述半导体装置中，第一层间介质层120可包括沿厚度增加的方向依次叠加设置的第一绝缘子层121、第二绝缘子层123和第三绝缘子层125，其中，所述第二绝缘子层123较所述第一绝缘子层121和所述第三绝缘子层125具有更富余的硅。所述第二绝缘子层123可包括富硅绝缘材料，例如包括富硅氧化物和富硅氮化物中的至少一种。所述第一绝缘子层121可采用氮化硅和氮氧化硅中的至少一种。所述第三绝缘子层125可采用氧化硅或氮氧化硅中的至少一种。作为示例，所述第一绝缘子层121的主要成分为氮氧化硅，所述第二绝缘子层123的主要成分为富硅氧化硅(SRO)，所述第三绝缘子层125的主要成分为二氧化硅。
本发明实施例的半导体装置中，在半导体衬底上还可形成有其它相同或类似的栅极结构或者其它结构，而在上述栅极结构110与周围结构之间形成有间隙110a。另外，本发明实施例的半导体装置还可以包括第二层间介质层130，所述第二层间介质层130覆盖上述第一层间介质层120且填满栅极结构110周围的间隙110a。所述第二层间介质层130的厚度可以根据半导体装置有关层间隔离的需求设置。另外，所述半导体装置还可以包括设置于第一层间介质层120和第二层间介质层130中的栅接触插塞、源接触插塞、漏接触插塞，所述栅接触插塞、源接触插塞、漏接触插塞分别连接所述栅极结构110中的栅极103、半导体衬底100中的源区(S)和漏区(D)，以将栅极103、源区和漏区的电性引出，在第二层间介质层130上方可设置有分别与各个接触插塞电性连接的互连金属层。所述接触插塞和互连金属层可以采用本领域的公开技术设置，此处不再赘述。
本发明提供的半导体装置中，在栅极结构110的上表面和侧墙上保形覆盖有第一层间介质层120，第一层间介质层120可作为处于底部的层间介质材料，所述第一层间介质层120中沿厚度增加的方向硅元素富余程度逐渐上升又下降，使得第一层间介质层不仅对于半导体工艺中采用的等离子体可以起到物理隔离作用，并且其中富余的硅提供的悬挂键可以起到吸收半导体工艺中产生的游离电荷的作用。因此，相对于现有技术，所述半导体装置中栅极介质层被破坏的风险低，可避免GOI失效，装置的可靠性高，从而便于进行产业化及量产。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (11)
1.一种半导体装置，其特征在于，包括半导体衬底以及设置在所述半导体衬底上的栅极结构和第一层间介质层；其中，所述栅极结构包括贴附于所述半导体衬底上表面的栅极介质层、位于所述栅极介质层上的栅极以及位于所述栅极介质层和所述栅极侧面的侧墙，所述第一层间介质层保形地覆盖所述栅极结构的上表面以及所述侧墙，并且，沿厚度增加的方向，所述第一层间介质层中的硅元素富余程度经过了上升后再下降的变化。
2.如权利要求1所述的半导体装置，其特征在于，所述第一层间介质层包括沿厚度增加的方向依次叠加设置的第一绝缘子层、第二绝缘子层和第三绝缘子层，其中，所述第二绝缘子层较所述第一绝缘子层和所述第三绝缘子层具有更富余的硅元素。
3.如权利要求2所述的半导体装置，其特征在于，所述栅极结构还包括金属硅化物，所述金属硅化物形成于所述栅极上表面和所述栅极结构两侧的半导体衬底表面；其中，所述第一绝缘子层覆盖所述金属硅化物表面，以隔开所述金属硅化物和所述第二绝缘子层。
4.如权利要求2所述的半导体装置，其特征在于，所述第二绝缘子层包括富硅氧化物和富硅氮化物中的至少一种。
5.如权利要求2所述的半导体装置，其特征在于，所述第一绝缘子层包括氮化硅和氮氧化硅中的至少一种；所述第三绝缘子层包括氧化硅和氮氧化硅中的至少一种。
6.如权利要求1所述的半导体装置，其特征在于，所述栅极结构与周围结构之间具有间隙，所述半导体装置还包括第二层间介质层，所述第二层间介质层覆盖所述第一层间介质层且填满所述间隙。
7.如权利要求1至6任一项所述的半导体装置，其特征在于，所述第一层间介质层的厚度为10nm～15nm。
8.如权利要求1至6任一项所述的半导体装置，其特征在于，所述栅极介质层的厚度为
9.一种半导体装置的形成方法，其特征在于，包括：
获得预处理结构，所述预处理结构包括半导体衬底以及形成在所述半导体衬底上的栅极结构，所述栅极结构包括贴附于所述半导体衬底上表面的栅极介质层、位于所述栅极介质层上的栅极以及位于所述栅极介质层和所述栅极侧面的侧墙；以及，
在所述预处理结构上形成第一层间介质层，使所述第一层间介质层保形地覆盖所述栅极结构的上表面以及所述侧墙，并且，沿厚度增加的方向，所述第一层间介质层中的硅元素富余程度经过了上升后再下降的变化。
10.如权利要求9所述的形成方法，其特征在于，在所述预处理结构上形成第一层间介质层的方法包括：采用化学气相沉积工艺在同一腔室中依次叠加形成第一绝缘子层、第二绝缘子层和第三绝缘子层，其中，所述第二绝缘子层较所述第一绝缘子层和所述第三绝缘子层具有更富余的硅元素，所述第二绝缘子层包括富硅绝缘材料。
11.如权利要求9所述的形成方法，其特征在于，在形成所述第一层间介质层之前，所述栅极结构与周围结构之间具有间隙；在形成所述第一层间介质层后，所述形成方法还包括：
在所述预处理结构上形成第二层间介质层，所述第二层间介质层覆盖所述第一层间介质层且填满所述间隙。
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