KR101095767B1 - 반도체 소자의 형성 방법 - Google Patents

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Abstract

본 발명의 반도체 소자의 형성 방법은 하부구조물, 도전층 및 하드마스크층이 형성된 반도체 기판에서, 상기 하드마스크층 및 상기 도전층을 1차 식각하는 단계와, 페리 영역의 1차 식각결과물 상부에 희생절연막을 형성하는 단계와, 셀 영역의 소자분리막 상부에 분리절연막을 형성하는 단계와, 상기 셀 영역의 1차 식각결과물 및 상기 분리절연막 측벽에 스페이서를 형성하는 단계와, 상기 스페이서 양측에 저장전극 콘택을 형성하는 단계와, 상기 페리 영역의 상기 반도체 기판이 노출되도록 상기 희생절연막을 제거하고, 상기 페리 영역의 상기 반도체 기판이 노출되도록 상기 하부구조물을 2차 식각하는 단계를 포함하여, 매립형 게이트를 포함하는 반도체 소자의 형성 방법에서 페리 영역에 층간절연막의 물질로 BPSG를 형성하지 않아 페리 영역의 게이트 전류를 증가시키고 누선전류를 감소시킬 수 있으며, 저장전극 콘택을 형성한 후 게이트를 패터닝함으로써 페리 영역의 게이트의 하드마스크층 두께를 얇게 적용함으로써 LDD(lightly doped drain) 정션 형성에 유리한 효과를 제공한다.
페리영역, 셀 영역, 별도 식각

Description

반도체 소자의 형성 방법{Semiconductor device}
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 보다 자세하게는 매립형 게이트 구조를 포함하는 반도체 소자의 형성 방법에 관한 것이다.
반도체 기억 장치 중 디램(DRAM)은 캐패시터 및 트랜지스터로 구성된 단위 셀(unit cell)을 다수 포함하고 있다. 이 중 캐패시터는 데이터를 임시 저장하기 위해 사용되고, 트랜지스터는 환경에 따라 전기 전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트라인과 캐패시터 간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있다. 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해 왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있다. 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는 데 어려움이 발생한다.
반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼 당 생산 가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있다. 이 중 하나가 수평 채널 영역을 가지던 종래의 플래너 게이트(Planar Gate)를 대신하여, 기판에 리세스가 형성되고 그 리세스에 게이트를 형성함으로써 리세스의 곡면을 따라 채널 영역이 형성되는 리세스 게이트를 사용하는 것이며, 이 리세스 게이트에서 나아가 리세스 내에 게이트 전체를 매립하여 형성하는 매립형 게이트(Buried Gate)가 연구되고 있다.
한편, 종래 기술에 따른 매립형 게이트를 포함하는 반도체 소자를 형성하기 위하여 셀 영역의 비트라인과 페리 영역의 게이트는 동시에 패터닝하는 방법을 사용하고 있다.
간단히 살펴보면, 셀 영역의 비트라인과 페리 영역의 게이트를 동시에 패터닝 한 후 저장전극 콘택을 정의하기 위해 셀 영역과 페리 영역의 전체 상부에 층간절연막을 증착한다. 이때, 셀 영역의 비트라인 사이를 정확하게 매립하기 위해서는 층간절연막 물질로 BPSG(Boro Phosphorous Silicate Glass)을 이용하는데, 여기서 BPSG의 보론이 페리 영역의 반도체 기판으로 침투하는 것을 방지하기 위하여 페리 영역의 게이트 상부에 형성되는 스페이서를 두껍게 형성한다.
그러나, 이 과정에서 페리 영역 뿐만 아니라 셀 영역의 비트라인 상부 및 측벽에도 두껍게 스페이서가 형성된다. 이는 후속에서 형성되는 셀 영역의 활성영역과 저장전극 콘택이 접속되는 면적을 감소시켜 저항이 증가되는 문제를 유발한다. 뿐만 아니라, 층간절연막으로 BPSG를 적용하는 경우에 열공정이 필히 수반되는데 이로인해 페리 영역의 게이트 동작 전류가 감소하고 누설전류가 커져 문제가 발생한다. 또한, 셀 영역의 저장전극 형성시 식각정지막으로 하드마스크층을 두껍게 형성하는데 이 공정이 페리 영역의 게이트 형성에도 동일하게 적용되어 게이트의 높이가 높아지게 되어 임플란트 공정 시 틸트 각도를 용이하게 조절할 수 없었다.
본 발명은 매립형 게이트를 포함하는 반도체 소자의 형성 방법에서 셀 영역의 비트라인과 페리 영역의 게이트가 동시에 패터닝됨으로써 그 후속 공정들이 셀 영역과 페리 영역에 동시에 적용되어 반도체 소자를 열화시키는 문제를 해결하고자 한다.
본 발명의 반도체 소자의 형성 방법은 하부구조물, 도전층 및 하드마스크층이 형성된 반도체 기판에서, 상기 하드마스크층 및 상기 도전층을 1차 식각하는 단계와, 페리 영역의 1차 식각결과물 상부에 희생절연막을 형성하는 단계와, 셀 영역의 소자분리막 상부에 분리절연막을 형성하는 단계와, 상기 셀 영역의 1차 식각결과물 및 상기 분리절연막 측벽에 스페이서를 형성하는 단계와, 상기 스페이서 양측에 저장전극 콘택을 형성하는 단계와, 상기 페리 영역의 상기 반도체 기판이 노출되도록 상기 하부구조물을 2차 식각하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 1차 식각하는 단계 이전, 상기 셀 영역의 상기 반도체 기판 내에 매립형 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 하부구조물은 상기 셀 영역의 상기 도전층 하부에 형성된 비트라인 콘택 및 상기 페리 영역에 형성된 폴리실리콘을 포함하는 것을 특징으로 한다.
그리고, 상기 1차 식각하는 단계 이후, 상기 1차 식각결과물 전체 상부에 캡 핑절연막을 도포하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 페리 영역의 상기 하부구조물을 2차 식각하는 단계는 상기 페리 영역의 상기 1차 식각결과물 상에 형성된 상기 캡핑절연막을 식각마스크로 식각되는 것을 특징으로 한다.
그리고, 상기 페리 영역에 희생절연막을 형성하는 단계는 전체 상부에 상기 희생절연막을 형성하는 단계와, 셀 오픈 마스크를 이용하여 상기 셀 영역의 상기 희생절연막을 제거하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 전체 상부에 희생절연막을 형성하는 단계는 PETEOS(Plasma enhanced tetra ethyl ortho silicate) 또는 HDP(high density plasma)를 형성하는 것을 특징으로 한다.
그리고, 상기 전체 상부에 희생절연막을 형성하는 단계는 300℃ 내지 500℃에서 형성하는 것을 특징으로 한다.
그리고, 상기 셀 영역의 소자분리막 상부에 분리절연막을 형성하는 단계는 상기 셀 영역 상부에 층간절연막을 형성하는 단계와, 상기 소자분리막 상부가 노출되도록 상기 층간절연막을 제거하는 단계와, 전체 상부에 분리절연막을 형성하는 단계와, 상기 셀 영역의 상기 1차 식각결과물 상부에 형성된 상기 분리절연막을 제거하는 단계와, 상기 분리절연막 측벽에 남아있는 상기 층간절연막을 제거하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 전체 상부에 분리절연막을 형성하는 단계는 질화막을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 분리절연막을 제거하는 단계는 건식 식각으로 수행되는 것을 특징으로 한다.
그리고, 상기 층간절연막을 제거하는 단계는 습식 식각으로 수행되는 것을 특징으로 한다.
그리고, 상기 스페이서를 형성하는 단계 이후, 상기 스페이서를 식각마스크로 상기 셀 영역 상부의 상기 하부구조물을 식각하여 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 스페이서 양측에 저장전극 콘택플러그를 형성하는 단계는 전체 상부에 저장전극 콘택용 도전층을 형성하는 단계와, 상기 셀 영역의 상기 1차 식각결과물 상부가 노출되도록 평탄화 식각 공정을 수행하는 단계와, 상기 페리 영역의 상기 희생절연막을 제거하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 페리 영역의 상기 하부구조물을 2차 식각하는 단계 이후, 상기 페리 영역에 산화공정을 수행하는 것을 특징으로 한다.
그리고, 상기 페리 영역의 상기 하부구조물을 2차 식각하는 단계 이후, 전체 상부에 스페이서 질화막을 형성하는 단계와, 상기 스페이서 질화막 상부에 스페이서 산화막을 형성하는 단계와, 상기 페리 영역의 상기 반도체 기판이 노출되도록 블랭킷 식각을 수행하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 블랭킷 식각을 수행하는 단계 이후, 상기 페리 영역의 상기 반도체 기판에 이온주입 공정을 수행하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 이온주입 공정을 수행하는 단계 이후 전체 상부에 식각정지막을 수행하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 매립형 게이트를 포함하는 반도체 소자의 형성 방법에서 페리 영역에 층간절연막의 물질로 BPSG를 형성하지 않아 페리 영역의 게이트 전류를 증가시키고 누선전류를 감소시킬 수 있으며, 저장전극 콘택을 형성한 후 게이트를 패터닝함으로써 페리 영역의 게이트의 하드마스크층 두께를 얇게 적용함으로써 LDD(lightly doped drain) 정션 형성에 유리한 효과를 제공한다.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1q는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도로서, (ⅰ)은 셀 영역을 나타낸 것이고, (ⅱ)는 페리 영역을 나타낸 것이다.
도 1a 및 도 1b에 도시된 바와 같이, 소자분리막(102)으로 정의되는 활성영역(104)을 포함하는 반도체 기판(100)상에 폴리실리콘(106)을 형성한다(도 1a). 이때, 폴리실리콘(106) 형성 이전에 게이트 산화막(미도시)이 더 형성될 수 있다. 여기서, 폴리실리콘(106)은 후속 공정에 폴리실리콘(106) 상부에 형성되는 폴리실리콘(도 1g, 폴리실리콘(123) 참조)과 함께 페리 영역(ⅱ)의 게이트 전극층의 일부가 되는 것이 바람직하다. 이어서, 셀 오픈 마스크를 이용하여 페리 영역(ⅱ) 상부에 감광막 패턴(미도시)을 형성한 후, 이를 식각마스크로 셀 영역(ⅰ)의 폴리실리콘(106)을 제거한다(도 1b).
도 1c에 도시된 바와 같이, 전체 상부에 하드마스크층(108)을 형성한 후, 그 상부에 매립형 게이트를 정의하는 감광막 패턴(미도시)를 형성한다. 이어서, 감광막 패턴(미도시)을 식각마스크로 하드마스크층(108) 및 반도체 기판(100)을 식각하여 게이트용 트렌치(110)를 형성한다. 이때, 게이트용 트렌치(110)는 셀 영역(ⅰ)에만 형성되는 것이 바람직하다.
도 1d에 도시된 바와 같이, 게이트용 트렌치(110)가 매립되도록 게이트 전극층(112) 및 절연막(114)을 형성한다. 여기서, 도시되지는 않았지만 트렌치 표면에는 산화막, 배리어 금속이 더 형성될 수 있다. 또한, 게이트 전극층(112)은 텅스텐, 티타늄 나이트라이드, 티타늄 또는 탄탈늄을 포함하는 것이 바람직하다.
도 1e에 도시된 바와 같이, 전체 상부에 층간절연막(116)을 형성한다. 이후, 마스크를 이용하여 활성영역(104)이 노출되도록 층간절연막(116)을 식각하여 비트라인 콘택홀(118)을 형성한다. 이후, 비트라인 콘택홀(118)을 포함하는 전체 상부에 절연막을 도포하고 에치백을 수행하여 비트라인 콘택홀(118) 측벽에 스페이서(120)를 형성한다.
도 1f에 도시된 바와 같이, 비트라인 콘택홀(118)이 매립되도록 도전층을 형성한 후, 층간절연막(116)이 노출되도록 평탄화 공정을 수행하여 비트라인 콘택플러그(122)를 형성한다. 이어서, 페리 영역(ⅱ)을 오픈시키는 마스크를 이용하여 셀 영역(ⅰ) 상부에 감광막 패턴(미도시)을 형성한 후, 이를 식각마스크로 페리 영역(ⅱ)의 층간절연막(116)을 제거한다. 이때, 페리 영역(ⅱ)의 층간절연막(116)은 하부에 형성된 폴리실리콘(106)이 식각되지 않도록 건식식각으로 제거하는 것이 바람직하다. 이 과정에서 페리 영역의 하드마스크층(108)도 함께 제거된다.
도 1g에 도시된 바와 같이, 전체 상부에 폴리실리콘(123)을 형성한 후, 셀 오픈 마스크를 이용하여 페리 영역(ⅱ)의 폴리실리콘(123) 상부에 감광막 패턴(미도시)를 형성한 후, 이를 식각마스크로 셀 영역(ⅰ) 상부에 형성된 폴리실리콘(123)을 제거한다. 이후, 셀 영역(ⅰ)의 층간절연막(116)이 노출되도록 평탄화 식각공정을 수행하여 셀 영역(ⅰ)과 페리 영역(ⅱ)의 단차를 제거하는 것이 바람직하다.
도 1h 및 도 1i에 도시된 바와 같이, 전체 상부에 배리어 메탈(124), 도전층(126), 하드마스크층(128,130) 및 반사방지막(132)을 형성한다(도 1h). 이어서, 반사방지막(132) 상부에 감광막 패턴(미도시)을 형성한 후, 이를 식각마스크로 셀 영역(ⅰ)의 층간절연막(116)이 노출되도록 식각하고, 페리 영역(ⅱ)의 폴리실리콘(106)이 노출되도록 한 후, 전체 상부에 캡핑 절연막(134)을 형성한다(도 1i). 여기서, 캡핑 절연막(134)은 질화막인 것이 바람직하다. 이후, 하드마스크층(130)과 반사방지막(132)은 제거하는 것이 바람직하다.
본 단계에서는 반사방지막(132) 상부에 형성된 감광막 패턴을 식각마스크로 하여 셀 영역(ⅰ)과 페리 영역(ⅱ)을 동시에 패터닝하지만, 이로써 셀 영역(ⅰ)의비트라인 및 페리 영역(ⅱ)의 게이트가 완성되는 것은 아니다. 이와 같이 비트라인과 게이트를 완성하지 않는 이유는 셀 영역(ⅰ)의 비트라인 및 페리 영역(ⅱ)의 게이트를 완성하기 위한 후속 공정을 서로 다르게 진행하기 위함이며, 이로 인해 종래와 같이 셀 영역(ⅰ)의 비트라인과 페리 영역(ⅱ)의 게이트가 동시에 형성되어 후속공정에서 비트라인과 게이트에 동일하게 영향을 주는 것으로 인해 불량이 유발하는 것을 방지할 수 있다.
도 1j 및 도 1k에 도시된 바와 같이, 전체 상부에 희생절연막(136)을 형성한다(도 1j). 여기서, 희생절연막(136)은 저온의 산화막 물질 예를 들면, HDP(high density plasma) 또는 PETEOS(Plasma enhanced tetra ethyl ortho silicate)인 것이 바람직하다. 이때, 희생절연막(136)은 300℃ 내지 500℃에서 형성되는 것이 바람직하다. 그 다음, 셀 오픈 마스크를 이용하여 페리 영역(ⅱ) 상에 감광막 패턴을 형성한 후, 이를 식각마스크로 셀 영역(ⅰ)의 희생절연막(136)을 제거한다. 이후, 셀 영역(ⅰ)에 층간절연막(138)을 형성한다(도 1k). 이때, 층간절연막(138)은 BPSG(Boro Phosphorous Silicate Glass)인 것이 바람직하다. 여기서, 페리 영역(ⅱ) 상에는 희생절연막(136)이 형성되어 있기 때문에 층간절연막(138)은 페리 영역(ⅱ)에 형성되지 않는다. 이로 인해 페리 영역(ⅱ)에 보론이 주입되는 문제를 방지할 수 있다. 또한, 페리 영역(ⅱ)에는 희생절연막(136)만이 남아있기 때문에 페리 영역(ⅱ)은 저온공정으로 형성이 가능하다. 따라서, 페리 영역(ⅱ)의 게이트 동작 전류 증가시키고 또는 누설전류 감소시킬 수 있다.
도 1l에 도시된 바와 같이, 셀 영역(ⅰ)의 층간절연막(138) 상에 소자분리막을 정의하는 노광마스크를 이용하여 감광막 패턴(미도시)을 형성한다. 이를 식각마스크로 캡핑 절연막(134)이 노출되도록 층간절연막(138)을 식각한다. 그 다음, 전체 상부에 분리절연막(140)을 형성한다. 이때, 분리절연막(140)은 후속 공정에서 형성되는 저장전극 콘택을 분리시키기 위한 것으로, 질화막인 것이 바람직하다.
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도 1m에 도시된 바와 같이, 셀 오픈 마스크를 이용하여 페리 영역(ⅰ) 상부에 감광막 패턴을 형성하고, 이를 식각마스크로 셀 영역(ⅰ)의 분리절연막(140) 및 층간절연막(138)을 제거한다. 이때, 셀 영역(ⅰ)의 비트라인 상부에 형성되어 있는 분리절연막(140)은 건식 식각으로 제거되는 것이 바람직하고, 층간절연막(138)은 습식 식각으로 제거되는 것이 바람직하다.
이어서, 셀 영역(ⅰ)의 전체 상부에 스페이서용 절연막을 형성하고 에치백 공정을 수행하여, 분리절연막(140)의 측벽에 스페이서(144)를 형성하고, 하드마스크 패턴(128a), 도전층 패턴(126a), 배리어 메탈패턴(124a) 및 층간절연막(116)의 측벽 상부에 스페이서(144)를 형성한다. 이때, 스페이서(144)는 후속 공정에서 형성된 저장전극 콘택용 스페이서인 것이 바람직하다. 그 다음, 스페이서(144)를 식각마스크로 반도체 기판(100)이 노출되도록 층간절연막(116) 및 하드마스크층(108)을 식각하여 비트라인(142)을 완성한다. 이어서, 전체 상부에 도전층(146)을 형성한다. 이때, 도전층(146)은 셀 영역(ⅰ)의 활성영역(104)와 접속되도록 형성하는 것이 바람직하다.
도 1n에 도시된 바와 같이, 도전층(146)에 대하여 하드마스크층 패턴(128a)이 노출되도록 평탄화 식각 공정을 수행하여 저장전극 콘택플러그(148)를 형성한다. 이 과정에서 페리 영역(ⅱ)의 희생절연막(136) 상부에 남아있던 분리절연막(140)도 평탄화 식각 공정에 의해 함께 제거되는 것이 바람직하다. 이어서, 페리 영역(ⅱ) 상에 구비된 캡핑 절연막(134)이 노출되도록 희생절연막(136)을 제거한다. 이때, 페리 영역(ⅱ)의 희생절연막(136)은 셀 영역(ⅰ)의 최상부에 남아있는 저장전극 콘택플러그(148)와 하드마스크층 패턴(128a)과 상이한 식각선택비를 갖기 때문에 추가적인 마스크 공정 없이 제거될 수 있다. 예를 들면, 페리 영역(ⅱ)의 희생절연막(136)은 습식식각으로 수행되는 것이 바람직하다.
도 1o에 도시된 바와 같이, 페리 영역(ⅰ)의 캡핑 절연막(134)을 식각마스크로 반도체 기판(100)이 노출되도록 폴리실리콘(106)을 제거하여 페리 영역(ⅰ)의 게이트(150)를 완성한다. 이때, 게이트(150)의 하부측벽에는 폴리실리콘(106)이 노출된다. 이어서, 게이트(150) 하부에 선택적 산화공정을 수행하여 폴리실리콘(106)과 반도체 기판(100)을 산화시키는 것이 바람직하다. 이와 같이, 게이트(150) 하부에 수행되는 선택적 산화공정은 게이트(150)의 GIDL(Gate Induced Drain Leakage) 특성을 개선시킬 수 있다.
도 1p에 도시된 바와 같이, 전체 상부에 질화막 스페이서 물질, 산화막 스페이서 물질을 증착한 후, 블랭킷 식각을 수행하여 게이트(150) 측벽에 게이트 스페이서(152,154)를 형성한다. 이후, 게이트 스페이서(154)를 마스크로 하여 반도체 기판(100)에 이온주입을 수행하여 소스 드레인 영역(미도시)을 형성하는 것이 바람직하다. 본 발명에 따라 페리 영역(ⅰ) 상부에 형성된 게이트(150)는 셀 영역(ⅰ)의 저장전극 콘택플러그가 형성된 후에 완성되기 때문에 페리 영역(ⅰ)의 게이트(150) 동작특성을 향상시킬 수 있다. 예를 들면, 게이트(150)의 동작 특성을 향상시키기 위하여 LDD(lightly doped drain) 임플란트 공정 시 이온주입 각도를 용이하게 조절하여 주입할 수 있다.
도 1q에 도시된 바와 같이, 전체 상부에 식각정지막(156)을 형성한다. 이때, 식각정지막(156)은 질화막인 것이 바람직하다. 여기서, 식각정지막은 후속 공정에서 형성될 저장전극의 식각정지막인 것이 바람직하다. 이때, 식각정지막은 셀 영역(ⅰ)의 저장전극 콘택플러그가 완성된 후 형성되기 때문에 충분한 두께로 형성될 수 있다. 종래에는 저장전극 콘택플러그가 형성되지 않은 상태에서 형성되어 저장전극 콘택플러그가 형성될 영역을 매립하게 되어 식각정지막을 충분한 두께로 형성하지 못하였지만, 본 발명은 저장전극 콘택플러그가 형성된 후 식각정지막이 형성되기 때문에 충분한 두께로 형성되어도 무관하다.
상술한 바와 같이, 본 발명에 따른 반도체 소자의 형성 방법은 셀 영역에 비트라인과 페리 영역의 게이트를 일부 정의하는 1차 식각을 수행하고, 셀 영역의 저장전극 콘택플러그를 형성한 후, 페리 영역의 게이트를 2차 식각을 통해 완성함으로써, 종래에 셀 영역과 페리 영역의 비트라인과 게이트를 동시에 형성하여 셀 영역과 페리 영역에 동일한 공정이 수행됨에 따라 유발되는 불량을 방지할 수 있다.
도 1a 내지 도 1q는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도로서, (ⅰ)은 셀 영역을 나타낸 도면이고, (ⅱ)는 페리 영역을 나타낸 도면.

Claims (18)

  1. 셀 영역과 페리 영역을 포함하고, 하부구조물, 도전층 및 하드마스크층이 형성된 반도체 기판에서, 상기 하드마스크층 및 상기 도전층을 1차 식각하는 단계;
    상기 페리 영역의 1차 식각결과물 상부에 희생절연막을 형성하는 단계;
    상기 셀 영역의 소자분리막 상부에 분리절연막을 형성하는 단계;
    상기 셀 영역의 1차 식각결과물 및 상기 분리절연막 측벽에 스페이서를 형성하는 단계;
    상기 스페이서 양측에 저장전극 콘택플러그를 형성하는 단계; 및
    상기 페리 영역의 상기 반도체 기판이 노출되도록 상기 하부구조물을 2차 식각하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 청구항 1에 있어서,
    상기 1차 식각하는 단계 이전,
    상기 셀 영역의 상기 반도체 기판 내에 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 청구항 1에 있어서,
    상기 하부구조물은
    상기 셀 영역의 상기 도전층 하부에 형성된 비트라인 콘택플러그 및 상기 페리 영역에 형성된 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 청구항 1에 있어서,
    상기 1차 식각하는 단계 이후,
    상기 1차 식각결과물 전체 상부에 캡핑절연막을 도포하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 청구항 4에 있어서,
    상기 페리 영역의 상기 하부구조물을 2차 식각하는 단계는
    상기 페리 영역의 상기 1차 식각결과물 상에 형성된 상기 캡핑절연막을 식각마스크로 식각되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 청구항 1에 있어서,
    상기 페리 영역에 희생절연막을 형성하는 단계는
    전체 상부에 상기 희생절연막을 형성하는 단계; 및
    셀 오픈 마스크를 이용하여 상기 셀 영역의 상기 희생절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 청구항 6에 있어서,
    상기 전체 상부에 상기 희생절연막을 형성하는 단계는
    PETEOS(Plasma enhanced tetra ethyl ortho silicate) 또는 HDP(high density plasma)를 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 청구항 6에 있어서,
    상기 전체 상부에 상기 희생절연막을 형성하는 단계는
    300℃ 내지 500℃에서 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 청구항 1에 있어서,
    상기 셀 영역의 소자분리막 상부에 분리절연막을 형성하는 단계는
    상기 셀 영역 상부에 층간절연막을 형성하는 단계;
    상기 소자분리막 상부가 노출되도록 상기 층간절연막을 제거하는 단계;
    전체 상부에 분리절연막을 형성하는 단계;
    상기 셀 영역의 상기 1차 식각결과물 상부에 형성된 상기 분리절연막을 제거하는 단계; 및
    상기 분리절연막 측벽에 남아있는 상기 층간절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 청구항 9에 있어서,
    상기 전체 상부에 분리절연막을 형성하는 단계는
    질화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 청구항 9에 있어서,
    상기 분리절연막을 제거하는 단계는
    건식 식각으로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. 청구항 9에 있어서,
    상기 층간절연막을 제거하는 단계는
    습식 식각으로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 청구항 1에 있어서,
    상기 스페이서를 형성하는 단계 이후,
    상기 스페이서를 식각마스크로 상기 셀 영역 상부의 상기 하부구조물을 식각하여 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 청구항 1에 있어서,
    상기 스페이서 양측에 저장전극 콘택플러그를 형성하는 단계는
    전체 상부에 저장전극 콘택용 도전층을 형성하는 단계;
    상기 셀 영역의 상기 하드마스크층이 노출되도록 평탄화 식각 공정을 수행하는 단계; 및
    상기 페리 영역의 상기 희생절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  15. 청구항 1에 있어서,
    상기 페리 영역의 상기 하부구조물을 2차 식각하는 단계 이후,
    상기 페리 영역에 산화공정을 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  16. 청구항 1에 있어서,
    상기 페리 영역의 상기 하부구조물을 2차 식각하는 단계 이후,
    전체 상부에 스페이서 질화막을 형성하는 단계;
    상기 스페이서 질화막 상부에 스페이서 산화막을 형성하는 단계; 및
    상기 페리 영역의 상기 반도체 기판이 노출되도록 블랭킷 식각을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  17. 청구항 16에 있어서,
    상기 블랭킷 식각을 수행하는 단계 이후,
    상기 페리 영역의 상기 반도체 기판에 이온주입 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  18. 청구항 17에 있어서,
    상기 이온주입 공정을 수행하는 단계 이후
    전체 상부에 식각정지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 것을 반도체 소자의 형성 방법.
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