KR20100113359A - 비휘발성 메모리 소자와 그 제조 방법 및 전하트랩형 비휘발성 메모리 소자의 데이터 소거 방법 - Google Patents

비휘발성 메모리 소자와 그 제조 방법 및 전하트랩형 비휘발성 메모리 소자의 데이터 소거 방법 Download PDF

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Abstract

본 기술은 비휘발성 메모리 소자와 그 제조 방법 및 그를 이용한 전하트랩형 비휘발성 메모리 소자의 데이터 소거 방법에 관한 것이다. 본 기술은 비휘발성 메모리 소자에 있어서, 복수의 메모리 셀; 및 상기 메모리 셀의 소거 동작시 상기 메모리 셀로 정공을 공급하는 선택 트랜지스터를 포함한다.
본 기술에 따르면, 선택 트랜지스터를 이용하여 채널로 정공을 공급함으로써 메모리 셀의 소거 동작시 충분한 양의 정공을 전하트랩막으로 주입시켜 소거 속도를 증가시킬 수 있다. 특히, JFET으로 선택 트랜지스터를 형성하고, 이를 포워드 바이어스 모드로 동작시켜 충분한 양의 정공을 채널로 공급할 수 있다.
전하트랩형 비휘발성 메모리 소자, 데이터 소거 동작

Description

비휘발성 메모리 소자와 그 제조 방법 및 전하트랩형 비휘발성 메모리 소자의 데이터 소거 방법{NON-VOLATILE MEMORY DEVICE, MEHOD FOR FABRICATING THE SAME AND METHOD FOR ERASING DATA OF NON-VOLATILE MEMORY DEVICE}
본 발명은 반도체 소자와 그 제조 방법 및 동작 방법에 관한 것으로, 보다 상세히는 비휘발성 메모리 소자와 그 제조 방법 및 그를 이용한 전하트랩형 비휘발성 메모리 소자의 데이터 소거 방법에 관한 것이다.
비휘발성 메모리 소자는 전원 공급이 차단되어도 저장된 데이터가 유지되는 메모리 소자로서, 데이터 저장 방식에 따라 플로팅 게이트형 또는 전하트랩형으로 나누어진다. 여기서, 전하트랩형 비휘발성 메모리 소자는 전하트랩막의 깊은 준위 트랩 사이트(deep level trap site)에 전하를 트랩시켜 데이터를 저장하는데, 플로팅 게이트형에 비해 간섭 효과에 의한 영향이 적어, 고집적도 메모리 소자에 적합하다는 장점이 있다.
이하, 도면을 참조하여 종래기술에 따른 전하트랩형 비휘발성 메모리 소자의 구조 및 소거 동작에 대해 살펴보도록 한다.
도 1은 종래기술에 따른 전하트랩형 비휘발성 메모리 소자의 회로도이다.
도시된 바와 같이, 복수의 메모리 셀(MC0~MCN)은 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST) 사이에 직렬로 연결되어 스트링 구조를 형성한다. 여기서, 메모리 셀(MC0~MCN)의 갯수는 메모리 소자의 저장 용량에 따라 변동될 수 있으며, 각각의 비트라인(BL)에 연결된 복수의 스트링은 공통 소스라인(CSL)에 병렬로 연결된다.
메모리 셀(MC0~MCN)은 기판 상에 형성된 터널절연막, 전하트랩막, 전하차단막 및 게이트 전극으로 이루어지며, 전하트랩막의 깊은 준위 트랩 사이트에 전하를 트랩시켜 데이터를 저장하고, 트랩된 전하를 방출시켜 데이터를 소거한다. 여기서, 메모리 셀의 게이트 전극은 워드 라인(WL)으로 연결된다.
선택 트랜지스터(DST,SST)는 MOSFET 트랜지스터로 이루어지는데, 게이트 절연막 및 게이트 전극을 포함한다. 여기서, 선택 트랜지스터(DST,SST)의 게이트 전극은 선택 라인(DSL,SSL)으로 연결되며, 소정 동작시 선택 트랜지스터(DST,SST)를 통해 스트링을 선택하게 된다.
이와 같은 구조를 갖는 전하트랩형 비휘발성 메모리 소자의 데이터 소거 동작을 살펴보면, 먼저, 소거 동작을 수행하고자하는 메모리 블록을 선택한다. 이어서, 해당 워드라인(WL)을 접지 전압으로 구동하고, 해당 메모리 블록의 벌크에 소 거 전압을 인가하여 전하트랩막에 트랩된 전하를 방출시킨다.
그러나, 전술한 바와 같은 소거 동작에 의하면, 전하트랩막의 깊은 준위 트랩 사이트에 트랩된 전하를 방출시키는데 어려움이 있기 때문에, 소거 속도가 느리다는 문제점이 있다.
종래기술은 이러한 문제점을 해결하기 위해 핫 홀(hot hole)을 전하트랩막에 주입시켜 소거 동작을 수행하는 방법을 제안하지만, 핫 홀의 양이 충분하지 않은 문제점이 있다. 특히, 채널 영역이 N타입의 불순물로 도핑된 경우에는 핫 홀이 더욱 부족하여 소거 동작을 수행하는 데에는 한계가 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로서, 메모리 셀의 소거 동작시 요구되는 충분한 양의 정공을 공급하는데 적합한 비휘발성 메모리 소자, 그 제조 방법 및 그를 이용한 전하트랩형 비휘발성 메모리 소자의 데이터 소거 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위위해 제안된 본 발명은 비휘발성 메모리 소자에 있어서, 복수의 메모리 셀; 및 상기 메모리 셀의 소거 동작시 상기 메모리 셀로 정공을 공급하는 선택 트랜지스터를 포함하는 것을 일 특징으로 한다.
또한, 본 발명은 비휘발성 메모리 소자의 제조 방법에 있어서, 기판 상에, 복수의 메모리 셀을 형성하는 단계; 상기 복수의 메모리 셀이 형성된 결과물의 전체 구조 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 선택적으로 식각하여 선택 트랜지스터가 형성될 영역의 기판을 노출시키는 단계; 상기 노출된 기판 상에 추가로 채널을 성장시키는 단계; 상기 채널 상에 선택 트랜지스터의 게이트 전극을 형성하는 단계; 및 상기 선택 트랜지스터의 게이트 전극에 연결되는 콘택을 형성하는 단계를 포함하는 것을 다른 특징으로 한다.
또한, 본 발명은 비휘발성 메모리 소자의 제조 방법에 있어서, 기판 상에, 하부 선택 트랜지스터를 형성하는 단계; 상기 하부 선택 트랜지스터가 형성된 결과물 상에 복수의 메모리 셀을 적층하는 단계; 및 상기 복수의 메모리 셀이 형성된 결과물 상에 상부 선택 트랜지스터를 형성하는 단계를 포함하되, 상기 하부 선택 트랜지스터 또는 상부 선택 트랜지스터는, 상기 메모리 셀의 소거 동작시 상기 메모리 셀로 주입하기 위한 정공을 공급하는 것을 다른 특징으로 한다.
또한, 본 발명은 전하트랩형 비휘발성 메모리 소자의 데이터 소거 방법에 있어서, 선택 트랜지스터로부터 채널로 정공을 공급하는 단계; 및 메모리 셀의 게이트 전극에 네거티브 바이어스를 인가하여 상기 정공을 전하트랩막으로 주입시키는 단계를 포함하는 것을 또 다른 특징으로 한다.
본 발명에 따르면, 선택 트랜지스터를 이용하여 채널로 정공을 공급함으로써 메모리 셀의 소거 동작시 충분한 양의 정공을 전하트랩막으로 주입시켜 소거 속도를 증가시킬 수 있다. 특히, JFET으로 선택 트랜지스터를 형성하고, 이를 포워드 바이어스 모드 또는 네거티브 바이어스 모드로 동작시켜 충분한 양의 정공을 채널로 공급할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2는 본 발명의 일 실시예에 따른 전하트랩형 비휘발성 메모리 소자의 회로도이다.
도시된 바와 같이, 전하트랩형 비휘발성 메모리 소자는 복수의 메모리 셀(MC0~MCN) 및 소거 동작시 메모리 셀(MC0~MCN)로 주입하기 위한 정공을 공급하는 선택 트랜지스터(DST,SST)를 포함한다.
여기서, 선택 트랜지스터(DST,SST)는 크게 두가지의 역할을 하게 된다. 첫째, 종래의 선택 트랜지스터(DST,SST)와 마찬가지로 스트링을 선택하는 역할을 한다. 둘째, 데이터 소거 동작시 메모리 셀의 전하트랩막으로 주입시키기 위한 정공의 공급원으로서의 역할을 한다. 즉, 데이터 소거 동작이 시작되면 선택 트랜지스터(DST,SST)는 채널로 정공을 공급하여, 충분한 양의 정공을 전하트랩막으로 주입시킴으로써 소거 속도를 증가시키게 된다.
이와 같은 선택 트랜지스터(DST,SST)는 충분한 양의 정공을 채널로 공급할 수 있는 구조를 갖는 것이 바람직하며, 특히, JFET으로 이루어지는 것이 더욱 바람직하다.
예를 들어, MOSFET은 게이트 전극과 기판 사이에 절연층 즉, 게이트 절연막이 존재하기 때문에 홀을 생성하기 위해서는 소정 레벨 이상의 바이어스가 요구된다. 즉, 충분한 양의 홀을 공급하는데 어려움이 있다. 반면에, JFET은 PN 접합을 이용하므로 P타입의 불순물이 고농도로 도핑된 게이트 전극으로부터 N타입의 불순물이 저농도로 도핑된 채널로 용이하게 정공을 공급할 수 있다.
이때, 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST)를 모두 JFET으로 형성하거나, 둘 중 하나의 선택 트랜지스터만을 JFET으로 형성할 수 있다. 예를 들어, 소스 선택 트랜지스터(SST)는 JFET으로 형성하고 드레인 선택 트랜지스터(DST)는 MOSFET으로 형성하는 경우, 소스 선택 트랜지스터(SST)를 통해 충분한 양의 정공을 공급함과 동시에 드레인 선택 트랜지스터(DST)를 통해 안정적으로 스트링을 선택할 수 있다. 따라서, 소거 속도를 증가시킬 뿐만 아니라, 동작 소모 전력을 감소시킬 수 있다.
본 도면에서는 일 실시예로서 N타입의 불순물이 도핑된 채널(이하, N채널이라함)을 갖는 JFET을 도시하였다. N채널의 경우, 다수 캐리어가 전자이기 때문에, 정공이 부족하여 소거 동작이 느리다는 단점이 있으나, 본 발명에 따르면, JFET을 포워드 바이어스 모드 또는 네거티브 바이어스 모드로 동작시켜 충분한 양의 정공을 채널로 공급할 수 있으므로 용이하게 소거 속도를 증가시킬 수 있다.
도 3a 내지 3d는 본 발명의 제1 실시예에 따른 전하트랩형 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 공정 단면도이다. 본 실시예에서는 드레인 선택 트랜지스터 및 소스 선택 트랜지스터를 모두 JFET으로 형성하는 경우에 대해 설명하도록 한다.
도 3a에 도시된 바와 같이, 기판(30) 상에, 터널절연막(31), 전하트랩막(32), 전하차단막(33) 및 게이트 전극(34)으로 이루어지는 복수의 메모리 셀(MC)을 형성한다. 이어서, 메모리 셀(MC)이 형성된 결과물의 전체 구조 상에, 층간절연막(35)을 형성한다.
도 3b에 도시된 바와 같이, 층간절연막(35)을 선택적으로 식각하여 선택 트랜지스터(DST,SST)가 형성될 영역의 기판(30)을 노출시킨다.
이어서, 노출된 기판(30) 상에 추가로 채널(36)을 성장시킨다. 여기서, 채널(36) 성장 단계는 SEG(Selective Epttaxial Growth) 또는 CVD(Chemical Vapor Deposition)공정에 의해 수행되는 것이 바람직하며, 추가로 성장된 채널(36)의 두께는 0 내지 80nm인 것이 바람직하다.
예를 들어, 채널(36) 성장시 N타입의 불순물 가스를 추가하거나, 채널(36)을 성장시킨 후 N타입의 불순물을 도핑하여 N타입의 폴리실리콘막으로 이루어지는 채널(36)을 형성할 수 있다.
여기서, 채널(36)의 불순물 도핑 농도는 정공의 양을 적절하게 유지시키면서 선택 트랜지스터(DST,SST)의 온/오프를 유지할 수 있을 정도의 농도로 적절하게 유지되어야 한다. 예를 들어, N타입의 불순물 농도가 높을 경우에는, 선택 트랜지스 터(DST,SST)로부터 공급된 정공이 채널(36)의 전자와 결합되는 문제점이 발생하며, N타입의 불순물 농도가 낮을 경우에는, 선택 트랜지스터(DST,SST)의 온/오프를 유지시키지 못하는 문제점이 발생한다.
따라서, 채널의 불순물 도핑 농도는 선택 트랜지스터로부터 공급된 정공의 양을 감소시키지 않으면서, 선택 트랜지스터(DST,SST)의 온/오프를 유지시킬 수 있는지를 고려하여 결정되는 것이 바람직하며, 예를 들어, 채널(36)의 N타입 불순물 농도는 0 내지 1E14cm2 또는 1E16cm3 내지 1E18cm3인 것이 더욱 바람직하다.
이어서, 채널(36)이 형성된 결과물의 전체 구조 상에 게이트 전극용 도전막을 형성한 후, 층간절연막(35)의 표면이 노출될때까지 평탄화 공정을 수행함으로써, 채널(36) 상에 선택 트랜지스터(DST,SST)의 게이트 전극(37)을 형성한다. 여기서, 게이트 전극(37)의 두께는 10 내지 100nm인 것이 바람직하다.
예를 들어, 게이트 전극용 도전막 형성시 P타입의 불순물 가스를 추가하거나, 게이트 전극용 도전막을 형성한 후 P타입의 불순물을 도핑하여 P타입의 폴리실리콘막으로 이루어지는 게이트 전극용 도전막을 형성할 수 있다.
여기서, P타입 불순물의 도핑 농도는 0 내지 1E15/cm2인 것이 바람직하다. 특히, 게이트 전극(37)의 불순물 농도가 채널(36)의 불순물 농도에 비해 2배 이상 높은 것이 더욱 바람직하며, 이를 통해, 게이트 전극(37)의 정공이 공핍 영역을 통과하여 채널(36)로 용이하게 공급되도록 할 수 있다.
도 3c에 도시된 바와 같이, 게이트 전극(37)이 형성된 결과물의 전체 구조 상에 식각정지막(38)을 형성한다. 여기서, 식각정지막(38)은 질화막으로 이루어지는 것이 바람직하며, 10 내지 40nm의 두께로 형성되는 것이 바람직하다.
이때, 식각정지막(38)을 형성하는 과정에서 게이트 전극(37) 내의 불순물이 일부 손실될 수 있는데, 이러한 경우, 0 내지 1E15/cm2의 농도의 불순물을 추가로 도핑하는 것이 바람직하다.
이어서, 식각정지막(38), 층간절연막(35) 및 터널절연막(31)을 식각하여 기판(30)을 노출시키는 콘택홀을 형성한 후, 콘택홀 내에 금속막을 매립하여 소스 라인(SL)의 소스 콘택(CT1) 및 비트라인 콘택(CT2)을 형성한다.
도 3d에 도시된 바와 같이, 소스 콘택(CT1) 및 비트라인 콘택(CT2)이 형성된 결과물의 전체 구조 상에 층간절연막(39)을 형성한 후, 층간절연막(39) 및 식각정지막(37)을 식각하여 선택 트랜지스터(DST,SST)의 게이트 전극(37)의 표면을 노출시키는 콘택홀을 형성한다. 이때, 소스 콘택(CT1) 및 비트라인 콘택(CT2)의 표면을 노출시키는 콘택홀을 함께 형성한다.
이어서, 콘택홀 내에 금속막을 매립하여 선택 트랜지스터 콘택(CT3,CT4)을 형성한다. 이때, 소스 콘택(CT1') 및 비트라인 콘택(CT2')이 함께 형성된다.
이로써, 정공을 공급하는 선택 트랜지스터(DST,SST)를 포함하는 비휘발성 메모리 소자가 형성되며, 이를 통해 비휘발성 메모리 소자의 데이터 소거 속도를 증가시킬 수 있다.
도 4a 및 도 4b는 본 발명의 제2 실시예에 따른 수직채널형 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 공정 단면도이다. 본 실시예에서는 하부 선택 트랜지스터를 JFET으로 형성하고, 상부 선택 트랜지스터는 MOSFET으로 형성하는 경우에 대해 설명하도록 한다.
도 4a에 도시된 바와 같이, 소스 라인 등의 요구되는 하부 구조물이 형성된 기판(40) 상에 층간절연막(41) 및 제1타입의 불순물이 도핑된 도전막(42)을 형성한다.
여기서, 도전막(42)은 선택 트랜지스터의 채널 및 게이트 전극을 형성하기 위한 것으로서, 예를 들어, P타입의 불순물이 도핑된 폴리실리콘막으로 이루어지는 것이 바람직하며, 0 내지 200nm의 두께로 형성되는 것이 바람직하다.
이어서, 제1타입 불순물이 도핑된 도전막(42) 상에, 선택 트랜지스터의 게이트 전극 영역을 덮으면서 선택 트랜지스터의 채널 영역을 노출시키는 마스크 패턴(43)을 형성한다. 여기서, 마스크 패턴(43)은 포토레지스트 패턴으로 이루어지는 것이 바람직하다.
이어서, 마스크 패턴(43)이 형성된 결과물에, 제1타입과 반대인 제2타입의 불순물을 도핑한다(도면의 '화살표' 참조). 이와 같은 카운터 도핑(counter doping)에 의해 선택 트랜지스터의 채널을 형성할 수 있다.
예를 들어, P타입의 불순물이 도핑된 도전막(42)상에 카운터 도핑으로 N타입의 불순물을 도핑하는 것이 바람직하며, N타입 불순물의 도핑 농도는 0 내지 1E14cm2 또는 1E16cm3 내지 1E18cm3인 것이 바람직하다. 특히, 선택 트랜지스터의 게이트 전극의 불순물 농도가 채널의 불순물 농도에 비해 2배 이상 높은 것이 더욱 바람직하다.
도 4b에 도시된 바와 같이, 제2타입의 불순물 도핑에 의해 채널(42B) 및 게이트 전극(42A)을 포함하는 하부 선택 트랜지스터(ST1)가 형성된다. 여기서, 하부 선택 트랜지스터(ST1)의 게이트 전극은 P타입의 폴리실리콘막으로 이루어지고, 채널(42B)은 N타입의 폴리실리콘막으로 이루어지는 것이 바람직하다.
이어서, 하부 선택 트랜지스터(ST1)이 형성된 결과물 상에 복수의 메모리 셀(MC)을 적층한다. 메모리 셀 적층 과정을 상세히 살펴보면 다음과 같다.
먼저, 하부 선택 트랜지스터(ST1)가 형성된 결과물의 전체 구조 상에 층간절연막(44) 및 게이트 전극용 도전막(45)을 교대로 형성한 후, 게이트 전극용 도전막(45) 및 층간절연막(44)을 식각하여, 하부 선택 트랜지스터(ST1)의 채널의 표면을 노출시키는 채널용 트렌치를 형성한다.
이어서, 채널용 트렌치가 형성된 결과물의 전면에 전하차단막(46), 전하트랩막(47) 및 터널절연막(48)을 차례로 형성한 후, 스페이서 식각 공정을 수행하여 채널용 트렌치의 내벽에 전하차단막(46), 전하트랩막(47) 및 터널절연막(48)을 형성한다.
이어서, 전하차단막(46), 전하트랩막(47) 및 터널절연막(48)이 형성된 채널용 트렌치 내에 채널용 막을 매립하여 채널(49)을 형성한다. 이로써, 복수의 메모리 셀(MC)이 형성된다.
이어서, 복수의 메모리 셀(MC)이 형성된 결과물 상에 상부 선택 트랜지스 터(ST2)를 형성한다. 단, 하부 선택 트랜지스터(ST1)와 상부 선택 트랜지스터(ST2) 중 하나만을 JFET으로 형성하고 나머지는 MOSFET으로 형성하는 것이 가능하므로, 본 실시예에서는 MOSFET으로 이루어지는 상부 선택 트랜지스터(ST2)를 형성하는 경우에 대해 도시하였다. 이러한 경우, 상부 선택 트랜지스터(ST2)는 메모리 셀(MC) 형성 단계에서 함께 형성된다.
물론, 하부 선택 트랜지스터(ST1)를 MOSFET으로 형성하고 상부 선택 트랜지스터(ST2)를 JFET으로 형성할 수 있으며, 둘 다 JFET으로 형성하는 것 또한 가능하다. 상부 선택 트랜지스터(ST2)를 JFET으로 형성하는 경우에는 메모리 셀(MC)을 형성한 후, 별도의 공정을 통해 상부 선택 트랜지스터(ST2)를 형성하게 되는데, 공정의 상세한 과정은 앞서 도 4a에서 설명한 바와 동일하다.
이어서, 상부 선택 트랜지스터(ST2)가 형성된 결과물 상에 층간절연막(44)을 형성한 후, 상부 선택 트랜지스터(ST2)의 채널 표면이 노출되도록 식각하여 트렌치를 형성한다. 이어서, 트렌치 내에 도전막을 매립하여 비트라인(BL)을 형성한다.
이로써, 수직 채널을 갖는 전하트랩형 비휘발성 메모리 소자가 형성된다.
도 5a 및 도 5b는 본 발명의 제3 실시예에 따른 수직채널형 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 공정 단면도이다. 본 실시예에서는 하부 선택 트랜지스터와 상부 선택 트랜지스터를 모두 JFET으로 형성하는 경우에 대해 설명하도록 한다.
도 5a에 도시된 바와 같이, 소스 라인 등 요구되는 하부 구조물이 형성된 기 판 상에 층간절연막(51), 게이트 전극용 도전막(52) 및 하드마스크층(53)을 차례로 형성한다.
여기서, 층간절연막(51)은 소스 라인과 하부 선택 트랜지스터(ST1) 간의 스페이서 역할을 하게 되며, 10 내지 100nm의 두께로 형성되는 것이 바람직하다. 또한, 하드마스크층(53)은 하부 선택 트랜지스터(ST1) 메모리 셀 간의 스페이서 역할을 하게 되며, TEOS막으로 이루어지고, 10 내지 100nm의 두께로 형성되는 것이 바람직하다. 또한, 게이트 전극용 도전막(52)은 P타입의 폴리실리콘막으로 이루어지는 것이 바람직하며, 게이트 전극용 도전막(52)의 두께에 따라 채널의 길이가 결정되므로, 10 내지 100nm의 두께로 형성되는 것이 바람직하다.
이어서, 하드마스크층(53), 게이트 전극용 도전막(52) 및 층간절연막(51)을 패터닝하여 하부 선택 트랜지스터(ST1)의 게이트 전극(52)을 형성한다.
이어서, 하드마스크층(53), 게이트 전극용 도전막(52) 및 층간절연막(51)이 식각된 영역에 채널용 막을 매립한다. 여기서, 채널용 막은 N타입의 폴리실리콘막으로 이루어지는 것이 바람직하다. 이로써, 하부 선택 트랜지스터(ST1)의 채널(53)이 형성되며, 채널(53)의 폭은 30 내지 100nm인 것이 바람직하다.
이어서, 하부 선택 트랜지스터(ST1)가 형성된 결과물 상에 복수의 메모리 셀(MC)을 적층한다. 메모리 셀 적층 과정을 상세히 살펴보면 다음과 같다.
먼저, 하부 선택 트랜지스터(ST1)가 형성된 결과물의 전체 구조 상에 게이트 전극용 도전막(55) 및 층간절연막(56)을 교대로 형성한다. 여기서, 게이트 전극용 도전막(55) 및 층간절연막(56)의 두께는 20 내지 50nm인 것이 바람직하다.
이어서, 게이트 전극용 도전막(55) 및 층간절연막(56)을 식각하여, 하부 선택 트랜지스터(ST1)의 채널의 표면을 노출시키는 채널용 트렌치를 형성한다. 이어서, 채널용 트렌치가 형성된 결과물의 전면에 전하차단막(57), 전하트랩막(58) 및 터널절연막(59)을 차례로 형성한 후, 스페이서 식각 공정을 수행하여 채널용 트렌치의 내벽에 전하차단막(57), 전하트랩막(58) 및 터널절연막(59)을 형성한다.
여기서, 전하차단막(57)은 Al2O3와 같이 고유전율의 절연막으로 이루어지는 것이 바람직하며, 3 내지 10nm의 두께로 형성되는 것이 바람직하다. 또한, 전하트랩막(58)은 질화막으로 이루어지고 3 내지 15nm의 두께로 형성되는 것이 바람직하다. 또한, 터널절연막(59)은 산화막으로 이루어지고, 1 내지 4nm의 두께로 형성되는 것이 바람직하다.
이어서, 전하차단막(57), 전하트랩막(58) 및 터널절연막(59)이 형성된 채널용 트렌치 내에 채널용 막을 매립하여 채널(60)을 형성한다. 이로써, 복수의 메모리 셀(MC)이 형성된다.
이어서, 복수의 메모리 셀(MC)이 형성된 결과물 상에 상부 선택 트랜지스터(ST2)를 형성한다. 먼저, 층간절연막(61) 및 게이트 전극용 도전막(62)을 교대로 형성한 후, 이를 패터닝하여 게이트 전극(62)을 형성한다. 이어서, 식각된 영역에 채널용막을 매립함으로써 채널(63)을 형성한다. 이 밖에, 상부 선택 트랜지스터(ST2)를 형성하는 구체적인 공정은 앞서 도 5a에서 설명한 하부 선택 트랜지스터(ST1) 형성 과정과 동일하므로, 구체적인 사항은 생략하도록 한다.
이어서, 상부 선택 트랜지스터(ST2)가 형성된 결과물 상에 층간절연막(61)을 형성한 후, 상부 선택 트랜지스터(ST2)의 채널 표면이 노출되도록 식각하여 트렌치를 형성한다. 이어서, 트렌치 내에 도전막을 매립하여 비트라인(BL)을 형성한다.
이로써, 수직 채널을 갖는 전하트랩형 비휘발성 메모리 소자가 형성된다.
전술한 바와 같은, 본 발명의 제2 및 제3 실시예에 따르면, 수직 채널을 갖는 전하트랩형 비휘발성 메모리 소자가 형성할 수 있으며, 이와 같이, 기판으로부터 수직으로 스트링을 배열함으로써 메모리 소자의 집적도를 향상시킬 수 있다.
또한, 전하트랩막을 이용하여 전하를 저장함으로써 인접한 메모리 셀 간의 간섭 효과를 최소화할 수 있으며, 소거 동작시 선택 트랜지스터를 통해 정공을 공급함으로써 소거 속도를 증가시킬 수 있다.
도 6a, 도 6b 및 도 7은 본 발명에 따른 선택트랜지스터의 동작 원리를 설명하기 위한 것으로서, 본 공정 단면도의 구성은 앞서, 도 3d에서 설명한 바와 동일하므로 구체적인 설명은 생략하도록 한다.
도 6a 및 도 6b는 본 발명의 제1 실시예에 따른 전하트랩형 비휘발성 메모리 소자의 선택 트랜지스터의 동작을 설명하기 위한 도면으로서, JFET으로 이루어진 선택 트랜지스터(DST,SST)를 포워드 바이어스 모드로 동작시켜 정공을 공급하는 경웽 대해 설명하도록 한다.
앞서 설명한 바와 같이, 선택 트랜지스터(DST,SST)는 스트링을 선택하는 종 래의 역할을 수행함과 동시에, 소거 동작시 정공을 공급하는 정공 공급원으로서의 역할을 하게 된다.
첫째, 도 6a를 참조하여 선택 트랜지스터(DST,SST)가 스트링을 선택하는 스위치 역할을 하는 경우에 대해 살펴보도록 한다.
JFET으로 형성된 선택 트랜지스터(DST,SST)는 게이트 전극(37)에 인가되는 바이어스에 따라 공핍 영역(①)이 확장되거나 축소되는데, 본 도면에서는 게이트 전극(37)에 네거티브 바이어스가 인가되어 공핍 영역(①)이 증가된 상태를 도시하고 있다.
앞서 설명한 바와 같이 게이트 전극(37)의 불순물 농도가 채널(36)의 불순물 농도보다 높도록 선택 트랜지스터(DST,SST)를 형성하는 경우, 채널(36) 쪽으로 더 두껍게 공핍 영역(①)이 형성된다. 또한, 게이트 전극(37)에 인가되는 네거티브 바이어스를 증가시킬수록 공핍 영역(①)은 더욱 확장되어, 결국, 채널(36) 영역 전체를 공핍 영역화하게 된다. 따라서, 소스 콘택(CT1') 및 비트라인 콘택(CT2')과 메모리 셀(MC)의 채널이 전기적으로 절연되어 전류가 흐르지 않게 된다.
또한, 본 도면에는 도시되지 않았으나, 게이트 전극(37)에 포지티브 바이어스를 인가하면 공핍 영역(②)이 축소된다. 따라서, 소스 콘택(CT1') 및 비트라인 콘택(CT2')과 메모리 셀(MC)의 채널이 전기적으로 연결되어 전류가 흐르게 되므로, 리드 동작을 수행할 수 있다.
이와 같이, 공핍 영역(①)의 축소 및 확장을 통해, 종래의 선택 트랜지스터와 마찬가지로 스트링을 선택하는 역할을 수행할 수 있다.
둘째, 도 6b를 참조하여 선택 트랜지스터(DST,SST)가 소거 동작시 정공 공급원으로서의 역할을 하는 경우에 대해 살펴보도록 한다.
JFET으로 형성된 선택 트랜지스터(DST,SST)는 P타입의 폴리실리콘막으로 이루어지는 게이트 전극(37) 및 N타입의 폴리실리콘막으로 이루어지는 채널(36)로 이루어진다. 이와 같은 구조의 선택 트랜지스터(DST,SST)를 포워드 바이어스 모드로 동작시키면, 게이트 전극(37)과 채널(36)간 계면의 내부 전위 장벽(built-in barrier)이 작아진다. 따라서, 전위 장벽 이상의 포지티브 바이어스를 선택 트랜지스터(DST,SST)의 게이트 전극(37)에 인가함으로써, P타입의 폴리실리콘막에 존재하는 다수의 캐리어인 홀을 N타입의 폴리실리콘막으로 주입시킬 수 있다(②).
이와 같이, JFET으로 이루어지는 선택 트랜지스터(DST,SST)를 형성함으로써, 선택 트랜지스터(DST,SST)가 정공 공급원으로서 사용될 수 있으며, 이를 통해 데이터 소거 속도를 향상시킬 수 있다.
도 7은 본 발명의 제2 실시예에 따른 전하트랩형 비휘발성 메모리 소자의 선택 트랜지스터의 동작을 설명하기 위한 도면으로서, JFET으로 이루어진 선택 트랜지스터(DST,SST)를 네거티브 바이어스 모드로 동작시켜 정공을 공급하는 경우에 대해 설명하도록 한다.
JFET으로 이루어지는 선택 트랜지스터(DST,SST)를 네거티브 바이어스 모드로 동작시키면 공핍 영역(①) 증가되어 전류가 흐르지 않게 되며, 게이트 전극(37)과 소스 영역의 전압 차에 의해 GIDL 전류(GIDL current)가 발생하게 된다. 즉, 게이 트 전극(37)으로부터 채널(36)로 정공의 흐름(reverse saturation hole current)이 생성되어 채널(36)로 정공을 공급하게 된다. 이때, 네거티브 바이어스는 -10 내지 0V로 인가되는 것이 바람직하다.
물론, 앞서 설명한 바와 같이, 선택 트랜지스터(DST,SST)를 네거티브 바이어스 모드로 동작시켜 정공을 공급하는 경우, 스트링을 선택하는 스위치가 오프되게 되지만, 이미 충분한 정공을 공급한 후에는 해당 선택 트랜지스터가 오프되어도 소거 동작에는 아무런 지장이 없다.
즉, 전술한 바와 같은 본 발명에 따르면, 선택 트랜지스터(DST,SST)를 포지티브 바이어스 모드 또는 네거티브 바이어스 모드로 동작시킴으로써, 소거 동작시 채널로 충분한 양의 정공을 공급할 수 있다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 데이터 소거 동작시의 타이밍도를 나타낸다. 특히, 도 8A는 선택 트랜지스터(DST,SST)를 포워드 바이어스 모드로 동작시켜 채널로 정공을 공급하는 경우에 대해 나타내고, 도 8B는 선택 트랜지스터(DST,SST)를 네거티브 바이어스 모드로 동작시켜 채널로 정공을 공급하는 경우에 대해 나타낸다.
이하, 일 실시예로서, 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)가 모두 JFET으로 형성되어 데이터 소거 동작을 위한 정공을 공급하는 경우에 대해 설명하도록 한다.
여기서, 데이터 소거 동작은 기본적으로 정공 공급 단계 및 정공 주입 단계를 1 싸이클(cycle)로하여 수행되며, 필요에 따라 싸이클이 여러번 반복 수행될 수 있다. 소거 동작 수행시, 소스 라인(SL) 및 비트 라인(BL)은 접지전압으로 구동된다.
먼저, 데이터 소거 동작을 수행하고자하는 블록이 선택되면, 해당 선택 트랜지스터(DST,SST)로부터 채널로 정공을 공급한다(T1,T2). 예를 들어, 도 8A에 도시된 바와 같이 JFET으로 이루어진 선택 트랜지스터(DST,SST)를 포워드 바이어스 모드로 동작시켜 채널로 정공을 공급하는 것이 바람직하며, 선택 트랜지스터의 게이트 전극에 0 내지 0.7V의 바이어스를 인가하는 것이 더욱 바람직하다. 또는, 도 8B에 도시된 바와 같이, JFET으로 이루어진 선택 트랜지스터(DST,SST)를 네거티브 바이어스 모드로 동작시켜 채널로 정공을 공급하는 것이 바람직하며, 선택 트랜지스터의 게이트 전극에 -10 내지 0V의 바이어스를 인가하는 것이 바람직하다.
또한, 정공을 공급하는 단계(T1,T2)는 0 내지 2ms 동안 수행되는 것이 바람직한데, 바이어스 인가시 상승 구간(rising time)이 0 내지 100us이고, 하강 구간(falling time)이 0 내지 1ms인 것이 바람직하다.
이어서, 메모리 셀(MC)의 게이트 전극에 네거티브 바이어스를 인가하여 정공을 전하트랩막으로 주입시킨다(T2,T3). 이때, 메모리 셀의 게이트 전극에 -22 내지 0V의 바이어스를 인가하는 것이 바람직하다.
또한, 메모리 셀(MC)의 게이트 전극에 네거티브 바이어스를 인가하는 단계는 충분한 양의 정공을 전하트랩막으로 주입시키기 위하여 충분한 시간동안 수행되는 것이 바람직하다. 예를 들어, 0 내지 6ms 동안 수행되는 것이 바람직한데, 상승 구간(rising time)이 0 내지 1ms이고, 하강 구간(falling time)이 0 내지 100us인 것이 바람직하다.
이와 같이, 소거 동작 수행시 선택 트랜지스터(DST,SST)로부터 충분한 양의 정공을 공급함으로써, 전하트랩막으로 충분한 향의 정공을 주입시켜 전하트랩형 비휘발성 메모리 소자의 소거 속도를 향상시킬 수 있다.
특히, 정공 공급 단계와 정공 주입 단계 즉, 메모리 셀(MC)의 게이트 전극에 네거티브 바이어스를 인가하는 단계는 소정 구간 오버랩되어 수행되는 것이 바람직하다. 오버랩 구간(T2)을 통해, 선택 트랜지스터(DST,SST)의 채널로 주입된 정공을 용이하게 메모리 셀(MC)의 채널로 터널링시킬 수 있다. 또한, 메모리 셀(MC)의 게이트 전극에 네거티브 바이어스를 인가하면, 메모리 셀(MC)의 터널절연막과 기판 사이의 계면에 인버젼 레이어(inversion layer)가 형성되므로, 이를 통해, 용이하게 정공을 배열시킬 수 있다.
이와 같이, 오버랩 구간(T2)을 설정함으로써, 선택 트랜지스터(DST,SST)로부터 공급된 정공을 메모리 셀(MC)의 채널로 용이하게 이동시켜 소거 동작을 수행할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 비휘발성 메모리 소자의 회로도.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 회로도.
도 3a 내지 도 3d는 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 공정 단면도.
도 4a 및 도 4b는 본 발명의 제2 실시예에 따른 수직채널형 비휘발성 메모리 소자의 공정 단면도.
도 5a 및 도 5b는 본 발명의 제3 실시예에 따른 수직채널형 비휘발성 메모리 소자의 공정 단면도.
도 6a 및 도 6b는 본 발명의 제1 실시예에 따른 선택 트랜지스터의 동작을 설명하기 위한 공정 단면도.
도 7은 본 발명의 제2 실시예에 따른 선택 트랜지스터의 동작을 설명하기 위한 공정 단면도.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 데이터 소거 동작시의 타이밍도.
[도면의 주요 부분에 대한 부호의 설명]
30: 기판 31: 터널절연막
32: 전하트랩막 33: 전하차단막
34: 게이트 전극 35: 층간절연막
36: 채널 37: 게이트 전극
38: 식각정지막 39: 층간절연막

Claims (29)

  1. 복수의 메모리 셀; 및
    상기 메모리 셀의 소거 동작시 상기 메모리 셀로 정공을 공급하는 선택 트랜지스터
    를 포함하는 비휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 선택 트랜지스터는,
    JFET인
    비휘발성 메모리 소자.
  3. 제 2 항에 있어서,
    상기 선택 트랜지스터는,
    소거 동작시, 포워드 바이어스 모드 또는 네거티브 바이어스 모드로 동작되어 채널로 정공을 공급하는
    비휘발성 메모리 소자.
  4. 제 1 항에 있어서,
    상기 비휘발성 메모리 소자는,
    복수의 메모리 셀이 소스 선택 트랜지스터와 드레인 선택 트랜지스터 사이에 직렬로 연결되어 스트링을 구성하는
    비휘발성 메모리 소자.
  5. 제 1 항에 있어서,
    상기 메모리 셀은,
    터널절연막, 전하트랩막, 전하차단막 및 게이트 전극을 포함하며,
    소거 동작시 상기 선택 트랜지스터로부터 공급되는 정공이 상기 전하트랩막으로 주입되는
    비휘발성 메모리 소자.
  6. 제 1 항에 있어서,
    상기 비휘발성 메모리 소자는,
    기판으로부터 돌출된 복수의 채널을 포함하고,
    상기 복수의 메모리 셀 및 선택 트랜지스터는,
    상기 채널을 따라 적층된
    비휘발성 메모리 소자.
  7. 제 1 항에 있어서,
    상기 선택 트랜지스터의 채널 영역의 불순물 도핑 농도는,
    1E16/cm3 내지 1E18/cm3인
    비휘발성 메모리 소자.
  8. 기판 상에, 복수의 메모리 셀을 형성하는 단계;
    상기 복수의 메모리 셀이 형성된 결과물의 전체 구조 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 식각하여 선택 트랜지스터가 형성될 영역의 기판을 노출시키는 단계;
    상기 노출된 기판 상에 추가로 채널을 성장시키는 단계;
    상기 채널 상에 선택 트랜지스터의 게이트 전극을 형성하는 단계; 및
    상기 선택 트랜지스터의 게이트 전극에 연결되는 콘택을 형성하는 단계
    를 포함하는 비휘발성 메모리 소자 제조 방법.
  9. 제 8 항에 있어서,
    상기 선택 트랜지스터는,
    상기 메모리 셀의 소거 동작시 상기 메모리 셀로 정공을 공급하는
    비휘발성 메모리 소자 제조 방법.
  10. 제 8 항에 있어서,
    상기 선택 트랜지스터는,
    JFET인
    비휘발성 메모리 소자 제조 방법.
  11. 제 9 항에 있어서,
    상기 선택 트랜지스터의 채널은,
    N타입의 폴리실리콘막으로 이루어지고,
    상기 선택 트랜지스터의 게이트 전극은,
    P타입의 폴리실리콘막으로 이루어지는
    비휘발성 메모리 소자 제조 방법.
  12. 제 8 항에 있어서,
    상기 추가 채널 성장 단계는,
    SEG 또는 CVD 공정에 의해 수행되는
    비휘발성 메모리 소자 제조 방법.
  13. 기판 상에, 하부 선택 트랜지스터를 형성하는 단계;
    상기 하부 선택 트랜지스터가 형성된 결과물 상에 복수의 메모리 셀을 적층하는 단계; 및
    상기 복수의 메모리 셀이 형성된 결과물 상에 상부 선택 트랜지스터를 형성하는 단계
    를 포함하되,
    상기 하부 선택 트랜지스터 또는 상부 선택 트랜지스터는,
    상기 메모리 셀의 소거 동작시 상기 메모리 셀로 주입하기 위한 정공을 공급하는
    비휘발성 메모리 소자 제조 방법.
  14. 제 13 항에 있어서,
    상기 하부 선택 트랜지스터 또는 상부 선택 트랜지스터는,
    JFET인
    수직채널형 비휘발성 메모리 소자 제조 방법.
  15. 제 14 항에 있어서,
    상기 선택 트랜지스터 형성 단계는,
    기판 상에, 층간절연막 및 제1타입 불순물이 도핑된 도전막을 형성하는 단계;
    상기 제1타입 불순물이 도핑된 도전막 상에, 상기 선택 트랜지스터의 게이트 전극 영역을 덮으면서 상기 선택 트랜지스터의 채널 영역을 노출시키는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴이 형성된 결과물에, 상기 제1타입과 반대인 제2타입의 불순물을 도핑하는 단계
    를 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법.
  16. 제 15 항에 있어서,
    상기 선택 트랜지스터의 게이트 전극은,
    P타입의 폴리실리콘막으로 이루어지고,
    상기 선택 트랜지스터의 채널은,
    N타입의 폴리실리콘막으로 이루어지는
    수직채널형 비휘발성 메모리 소자 제조 방법.
  17. 제 14 항에 있어서,
    상기 선택 트랜지스터 형성 단계는,
    기판 상에, 층간절연막 및 게이트 전극용 도전막을 형성하는 단계;
    상기 게이트 전극용 도전막 및 층간절연막을 패터닝하여 선택 트랜지스터의 게이트 전극을 형성하는 단계; 및
    상기 패터닝된 영역 내에 채널용 막을 매립하여 상기 선택 트랜지스터의 채널을 형성하는 단계
    를 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법.
  18. 제 17 항에 있어서,
    상기 게이트 전극용 도전막은,
    P타입의 폴리실리콘막으로 이루어지고,
    상기 채널용 막은,
    N타입의 폴리실리콘막으로 이루어지는
    수직채널형 비휘발성 메모리 소자 제조 방법.
  19. 제 14 항에 있어서,
    상기 채널용 막의 불순물 도핑 농도는,
    1E16/cm3 내지 1E18/cm3인
    수직채널형 비휘발성 메모리 소자 제조 방법.
  20. 제 13 항에 있어서,
    상기 메모리 셀 적층 단계는,
    상기 하부 선택 트랜지스터가 형성된 결과물의 전체 구조 상에, 층간절연막 및 게이트 전극용 도전막을 교대로 형성하는 단계;
    상기 게이트 전극용 도전막 및 층간절연막을 식각하여, 상기 하부 선택 트랜지스터의 채널의 표면을 노출시키는 채널용 트렌치를 형성하는 단계;
    상기 채널용 트렌치의 내벽에 전하차단막, 전하트랩막 및 터널절연막을 차례로 형성하는 단계; 및
    상기 채널용 트렌치 내에 채널용 막을 매립하는 단계
    를 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법.
  21. 선택 트랜지스터로부터 채널로 정공을 공급하는 단계; 및
    메모리 셀의 게이트 전극에 네거티브 바이어스를 인가하여 상기 정공을 전하트랩막으로 주입시키는 단계
    를 포함하는 전하트랩형 비휘발성 메모리 소자의 데이터 소거 방법.
  22. 제 21 항에 있어서,
    상기 선택 트랜지스터는,
    JFET이고,
    상기 정공 공급 단계는,
    상기 선택 트랜지스터를 포워드 바이어스 모드 또는 네거티브 바이어스 모드로 동작시키는
    전하트랩형 비휘발성 메모리 소자의 데이터 소거 방법.
  23. 제 22 항에 있어서,
    상기 선택 트랜지스터의 포워드 바이어스 모드 동작 단계는,
    상기 선택 트랜지스터의 게이트 전극에 0 내지 0.7V의 바이어스를 인가하는
    비휘발성 메모리 소자의 데이터 소거 방법.
  24. 제 22 항에 있어서,
    상기 선택 트랜지스터의 네거티브 바이어스 모드 동작 단계는,
    상기 선택 트랜지스터의 게이트 전극에 -10 내지 0V의 바이어스를 인가하는 비휘발성 메모리 소자의 데이터 소거 방법.
  25. 제 21 항에 있어서,
    상기 정공 공급 단계와 상기 메모리 셀의 게이트 전극에 네거티브 바이어스를 인가하는 단계는,
    소정 구간 오버랩되어 수행되는
    전하트랩형 비휘발성 메모리 소자의 데이터 소거 방법.
  26. 제 25 항에 있어서,
    상기 오버랩 구간은,
    0 내지 1ms인
    전하트랩형 비휘발성 메모리 소자의 데이터 소거 방법.
  27. 제 21 항에 있어서,
    상기 메모리 셀의 게이트 전극에 인가되는 네거티브 바이어스는,
    -22 내지 0V인
    전하트랩형 비휘발성 메모리 소자의 데이터 소거 방법.
  28. 제 21 항에 있어서,
    상기 정공을 공급하는 단계는,
    0 내지 2ms 동안 수행되는
    전하트랩형 비휘발성 메모리 소자의 데이터 소거 방법.
  29. 제 21 항에 있어서,
    상기 메모리 셀의 게이트 전극에 네거티브 바이어스를 인가하는 단계는,
    0 내지 6ms 동안 수행되는
    전하트랩형 비휘발성 메모리 소자의 데이터 소거 방법.
KR1020090031896A 2009-04-13 2009-04-13 비휘발성 메모리 소자와 그 제조 방법 및 전하트랩형 비휘발성 메모리 소자의 데이터 소거 방법 KR20100113359A (ko)

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* Cited by examiner, † Cited by third party
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KR20130077463A (ko) * 2011-12-29 2013-07-09 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법

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