KR20110042526A - 3차원 구조의 비휘발성 메모리 소자, 그 동작 방법 및 제조 방법 - Google Patents

3차원 구조의 비휘발성 메모리 소자, 그 동작 방법 및 제조 방법 Download PDF

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Abstract

본 기술은 3차원 구조의 비휘발성 메모리 소자, 그 동작 방법 및 제조 방법에 관한 것이다. 본 기술은 3차원 구조의 비휘발성 메모리 소자에 있어서, 기판상에 형성된 평판형의 하부 선택 라인; 상기 하부 선택 라인 내에 형성된 하부 선택 트랜지스터; 상기 하부 선택 트랜지스터 상에 적층된 복수의 메모리 셀; 상기 메모리 셀 상에 형성된 상부 선택 트랜지스터; 및 상기 하부 선택 라인과 이격되어 상기 기판상에 형성된 라인형의 공통 소스 라인을 포함한다.
본 기술에 따르면, 셀 영역의 하부 선택 라인과 주변회로 영역의 트랜지스터를 동시에 형성함으로써, 메모리 소자의 제조 공정을 단순화할 수 있다. 또한, 기판상에 평판형의 하부 선택 라인을 형성하여 하부 선택 라인의 온/오프 특성 및 문턱 전압 제어를 향상시킬 수 있다. 또한, 기판상에 금속막을 포함하는 공통 소스 라인을 형성함으로써 저항을 감소시켜 리드 동작시의 오류를 최소화할 수 있다. 뿐만 아니라, 메모리 소자의 소거 속도를 향상시킬 수 있다.
3차원, 비휘발성 메모리 소자

Description

3차원 구조의 비휘발성 메모리 소자, 그 동작 방법 및 제조 방법{3D NON-VOLATILE MEMORY DEVICE AND METHOD FOR OPERATING AND FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세히는 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 소자가 제안되고 있다.
이하, 도면을 참조하여 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 구조 및 그에 따른 문제점을 상세히 살펴보도록 한다.
도 1은 종래기술에 따른 수직채널형 비휘발성 메모리 소자의 구조 및 제조 방법을 설명하기 위한 단면도이다.
도 1에 도시된 바와 같이, 기판(10) 내에 불순물 이온을 주입하여 소스 영역(S)을 형성하는데, 일반적으로 N타입의 불순물 이온을 주입하여 소스 영역(S)을 형성한다.
이어서, 소스 영역(S)이 형성된 기판(10)상에 복수의 층간절연막(11) 및 도전막(12)을 형성한 후, 이를 식각하여 기판(10)의 표면을 노출시키는 트렌치를 형성한다.
이어서, 트렌치 내벽에 게이트 절연막(13)을 형성한 후, 채널용 막을 매립하여 채널(CH)을 형성한다. 여기서, 채널(CH)은 일반적으로 N타입의 불순물이 도핑된 폴리실리콘막 또는 불순물이 도핑되지 않은 폴리실리콘막으로 이루어진다. 이로써, 하부 선택 트랜지스터(LST)가 형성된다.
이어서, 하부 선택 트랜지스트(LST)가 형성된 결과물 상에 복수의 층간절연막(14) 및 도전막(15)을 형성한다. 여기서, 적층되는 층간절연막(14) 및 도전막(15)의 개수는 적층하고자하는 메모리 셀의 개수에 따라 결정된다.
이어서, 복수의 층간절연막(14) 및 도전막(15)을 식각하여 하부 선택 트랜지스터(LST)의 채널(CH)을 노출시키는 트렌치를 형성한다.
이어서, 트렌치 내벽에 전하차단막, 전하트랩막 및 터널절연막(16)을 차례로 형성한 후, 채널용 막을 매립하여 채널(CH)을 형성한다. 여기서, 채널(CH)은 일반적으로 N타입의 불순물이 도핑된 폴리실리콘막 또는 불순물이 도핑되지 않은 폴리실리콘막으로 이루어진다. 이로써, 복수의 메모리 셀(MC)들이 형성된다.
이어서, 복수의 메모리 셀(MC)들이 형성된 결과물 상에 복수의 층간절연막(17) 및 도전막(18)을 형성한 후, 이를 식각하여 메모리 셀(MC)의 채널을 노출시키는 트렌치를 형성한다.
이어서, 트렌치 내벽에 게이트 절연막(19)을 형성한 후, 채널용 막을 매립하여 채널(CH)을 형성한다. 여기서, 채널(CH)은 일반적으로 N타입의 불순물이 도핑된 폴리실리콘막 또는 불순물이 도핑되지 않은 폴리실리콘막으로 이루어진다. 이로써, 상부 선택 트랜지스터(UST)가 형성된다.
여기서, 복수의 메모리 셀(MC)들은 하부 선택 트랜지스터(LST) 및 상부 선택 트랜지스터(UST) 사이에 직렬로 연결되어 하나의 스트링(ST)을 구성한다.
그러나, 전술한 바와 같은 종래기술에 따르면, 메모리 소자의 제조 공정이 복잡할 뿐만 아니라, 메모리 소자의 퍼포먼스가 저하되는 문제점이 있다. 이를 보다 상세히 살펴보면 다음과 같다.
첫째, 종래기술에 따르면, 셀 영역과 주변회로 영역에 대하여 각각 독립된 공정을 수행하게 된다. 즉, 셀 영역에 하부 선택 트랜지스터(LST), 복수의 메모리 셀(MC) 및 상부 선택 트랜지스터(UST)를 형성하는 공정과 주변 회로 영역에 트랜지스터를 형성하는 공정이 별도로 진행된다. 따라서, 제조 공정이 복잡할 뿐만 아니라, 제조 비용이 높다는 문제점이 있다.
둘째, 선택 트랜지스터(LST,UST)의 채널(CH)이 비정질 실리콘 또는 다결정 실리콘으로 이루어지기 때문에, 선택 트랜지스터(LST,UST)의 온/오프 특성이 나쁘 고 문턱 전압을 제어하기 어렵다는 문제점이 있다.
셋째, 기판(10) 내에 N타입의 불순물 이온을 주입하여 소스 영역(S)을 형성하기 때문에, 소스 영역(S)이 저항이 크다. 따라서, 리드 동작시 소스 영역(S)의 저항 성분으로 인하여 오류가 발생할 확률이 높아진다.
넷째, 소거 전압의 전달 속도가 느리다.
소거 동작은 메모리 셀의 전하포획막에 정공(hole)을 주입함으로써 수행되므로 이를 위해서는 정공을 공급하기 위한 P타입의 소스가 요구된다. 그러나, 종래기술에 따르면, 채널(CH)이 N타입의 소스 영역(S)에만 연결될 뿐 P타입의 소스가 존재하지 않는다. 결국, 소거 동작을 위해 비트 라인(미도시됨) 및 소스 영역(S)에 양의 소거 전압을 인가하면 공핍(depletion) 현상이 발생하게 되며, 그에 따라, 양의 소거 전압이 메모리 셀의 채널(CH)로 전달되는데 상당한 시간이 소요되며, 그에 따라, 메모리 소자의 소거 속도가 느리다는 문제점이 있다.
종래에는 이러한 문제점을 해결하기 위하여 GIDL(Gate Induced Drain Leakage)를 발생시켜 정공을 공급하는 방안을 제시한다. 즉, 비트 라인, 소스 영역(S), 상부 선택 트랜지스터(UST) 및 하부 선택 트랜지스터(LST)를 시간차로 램핑(ramping)시켜 GIDL을 발생시킨다. 이와 같이 강제로 GIDL을 발생시켜 형성된 전자-정공 페어(Electron-Hole pair) 중 정공을 메모리 셀(MC)의 채널(CH)로 공급하여 소거 동작을 수행하고자 한다.
그러나, 이와 같이 비트 라인, 상부 선택 트랜지스터(UST) 등에 높은 레벨의 소거 전압을 인가하여 램핑시키는 경우, 상부 선택 트랜지스터(UST) 및 하부 선택 트랜지스터(LST)의 문턱 전압이 변화되고 채널(CH)이 손상되어 신뢰성이 저하되는 문제점이 발생한다. 또한, 강제로 GIDL을 발생시켜 정공을 공급하더라도 생성된 정공을 복수의 메모리 셀(MC)들의 채널(CH)에 균일하게 분포시키기 어렵다는 문제점이 있다. 뿐만 아니라, 비트 라인, 소스 영역(S), 상부 선택 트랜지스터(UST) 및 하부 선택 트랜지스터(LST)를 모두 램핑시키기 때문에 반도체 칩의 소비 전력이 증가된다는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 메모리 소자의 제조 공정을 단순화하고, 메모리 소자의 퍼포먼스를 향상시키는데 적합한 3차원 구조의 비휘발성 메모리 소자, 그 동작 방법 및 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 제안된 본 발명은 3차원 구조의 비휘발성 메모리 소자에 있어서, 기판상에 형성된 평판형의 하부 선택 라인; 상기 하부 선택 라인 내에 형성된 하부 선택 트랜지스터; 상기 하부 선택 트랜지스터 상에 적층된 복수의 메모리 셀; 상기 메모리 셀 상에 형성된 상부 선택 트랜지스터; 및 상기 하부 선택 라인과 이격되어 상기 기판상에 형성된 라인형의 공통 소스 라인을 포함하는 것을 일 특징으로 한다.
또한, 본 발명은 기판상에 형성된 제1도전형을 갖는 평판형의 하부 선택 라인 및 상기 하부 선택 라인 내에 매립된 하부 선택 트랜지스터를 포함하는 3차원 구조의 비휘발성 메모리 소자의 리드 방법에 있어서, 상기 하부 선택 라인과 이격되어 상기 기판상에 형성되며 제1도전형을 갖는 라인형의 공통 소스 라인을 접지시키는 단계; 상기 하부 선택 트랜지스터와 공통 소스 라인 사이의 기판 내에 형성되 며 상기 제1도전형과 상이한 제2도전형을 갖는 웰 영역을 접지시키는 단계; 및 리드 동작의 수행 여부에 따라, 상기 하부 선택 라인을 턴온 또는 턴오프시키는 단계를 포함하는 것을 다른 특징으로 한다.
또한, 본 발명은 기판상에 형성된 제1도전형을 갖는 평판형의 하부 선택 라인 및 상기 하부 선택 라인 내에 매립된 하부 선택 트랜지스터를 포함하는 3차원 구조의 비휘발성 메모리 소자의 프로그램 방법에 있어서, 상기 하부 선택 라인과 이격되어 상기 기판상에 형성되며 제1도전형을 갖는 라인형의 공통 소스 라인을 접지시키는 단계; 상기 하부 선택 트랜지스터와 공통 소스 라인 사이의 기판 내에 형성되며 상기 제1도전형과 상이한 제2도전형을 갖는 웰 영역을 접지시키는 단계; 및 상기 하부 선택 라인을 턴오프시켜 상기 공통 소스 라인과 상기 하부 선택 트랜지스터의 채널을 분리시키는 단계를 포함하는 것을 다른 특징으로 한다.
또한, 본 발명은 기판상에 형성된 제1도전형을 갖는 평판형의 하부 선택 라인, 상기 하부 선택 라인 내에 매립된 하부 선택 트랜지스터 및 상기 하부 선택 라인과 이격되어 상기 기판상에 형성된 라인형의 공통 소스 라인을 포함하는 3차원 구조의 비휘발성 메모리 소자의 소거 방법에 있어서, 상기 하부 선택 트랜지스터와 공통 소스 라인 사이의 기판 내에 형성되며, 상기 제1도전형과 상이한 제2도전형을 갖는 웰 영역을 램핑(rampinng)시키는 단계; 비트 라인을 플로팅 시키는 단계; 및 상부 선택 라인을 플로팅 시키는 단계를 포함하는 것을 다른 특징으로 한다.
또한, 본 발명은 3차원 구조의 비휘발성 메모리 소자 제조 방법에 있어서, 셀 영역 및 주변 회로 영역을 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법에 있어서, 상기 기판상에 평판형의 하부 선택 라인을 형성하는 단계; 상기 하부 선택 라인과 이격된 위치의 상기 기판상에 라인형의 공통 소스 라인을 형성하는 단계; 및 상기 하부 선택 라인을 관통하면서 상기 기판으로부터 돌출된 채널을 따라 적층된 하부 선택 트랜지스터, 복수의 메모리 셀 및 상부 선택 트랜지스터를 형성하는 단계를 포함하는 것을 다른 특징으로 한다.
본 발명에 따르면, 셀 영역의 하부 선택 라인과 주변회로 영역의 트랜지스터를 동시에 형성함으로써, 메모리 소자의 제조 공정을 단순화할 수 있다. 또한, 주변회로 영역과 셀 영역 간의 단차를 최소화할 수 있다.
또한, 기판상에 평판형의 하부 선택 라인을 형성하므로, 하부 선택 라인의 채널이 단결정 실리콘으로 이루어지게 되어 하부 선택 라인의 온/오프 특성이 향상되고, 문턱 전압 제어가 용이해진다. 또한, 기판상에 금속막을 포함하는 공통 소스 라인을 형성하므로 소스 라인의 저항을 감소시켜 리드 동작시의 오류를 최소화할 수 있다.
특히, 하부 선택 트랜지스터의 채널 및 공통 소스 라인을 제1도전형으로 형성하고, 하부 선택 트랜지스터의 채널과 공통 소스 라인 사이의 기판 내에 제2도전형의 웰 영역을 형성함으로써, 메모리 소자 동작시 웰 영역의 인버전에 의해 채널 과 공통 소스 라인을 연결시킬 수 있다. 따라서, 종래에 비해 메모리 소자의 소거 속도를 향상시킬 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과정되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 구조를 설명하기 위한 단면도이다. 단, 본 도면에서는 메모리 소자의 핵심 구조물들에 대해 설명하고, 그 외의 막들에 대해서는 도 6a 내지 도 12a에서 상세히 설명하도록 하겠다.
도시된 바와 같이, 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자는 기판상에 형성된 평판형의 하부 선택 라인(LSL), 하부 선택 라인(LSL) 내에 형성된 하부 선택 트랜지스터(LST), 하부 선택 트랜지스터(LST) 상에 적층된 복수의 메모리 셀(MC) 및 메모리 셀(MC) 상에 형성된 상부 선택 트랜지스터(UST)를 포함한다. 특히, 하부 선택 트랜지스터(LST), 복수의 메모리 셀(MC) 및 상부 선택 트랜지 스터(UST)는 하부 선택 라인(LSL)을 관통하면서 상기 기판으로부터 돌출된 채널을 따라 적층된다.
또한, 비휘발성 메모리 소자는 하부 선택 라인(LSL)과 이격되어 기판상에 형성된 라인형의 공통 소스 라인(CSL)을 포함한다.
이로써, 하부 선택 트랜지스터(LST), 복수의 메모리 셀(MC) 및 상부 선택 트랜지스터로 구성되는 스트링(ST)이 형성되며, 상부 선택 트랜지스터(UST) 상에는 비트 라인(BL)이 구비된다.
또한, 기판 내에, 특히, 하부 선택 트랜지스터(LST)와 공통 소스 라인(CSL) 사이의 기판 내에 웰 영역(WELL)이 구비된다. 여기서, 하부 선택 트랜지스터(LST)의 채널 및 공통 소스 라인(CSL)은 제1도전형을 갖고, 웰 영역(WELL)은 제1도전형과 상이한 제2도전형을 갖는 것이 바람직하다. 예를 들어, 하부 선택 트랜지스터(LST)의 채널 및 공통 소스 라인(CSL)은 N타입의 불순물 이온이 도핑되고, 웰 영역(WELL)은 P타입의 불순물 이온이 도핑된 것이 바람직하다. 이와 같이, 웰 영역(WELL)에 의해 공통 소스 라인(CSL)과 하부 선택 트랜지스터(LST)의 채널을 전기적으로 분리시키고, 메모리 소자의 소정 동작시 웰 영역(WELL)을 인버전(inversion)시켜 하부 선택 트랜지스터(LST)의 채널과 공통 소스 라인(CSL)을 연결시키게 된다.
여기서, 공통 소스 라인(CSL)은 하부 선택 라인(LSL)으로부터 물리적으로 이격되어 형성되며, 종래에 기판 내에 형성되던 소스 영역을 기판상에 라인 형태로 형성한다. 공통 소스 라인(CSL) 주변의 기판 내에 불순물 이온을 주입하여(도면의 점선 참조) 공통 소스 라인(CSL)과 하부 선택 라인(LSL)를 오버랩시키는 것이 바람직하다. 예를 들어, 공통 소스 라인(CSL) 주변의 기판 내에 N타입의 불순물 이온을 주입하는 것이 더욱 바람직하다.
하부 선택 트랜지스터(LST)는 기판으로부터 돌출되며 하부 선택 라인(LSL)을 관통하는 채널 및 채널과 하부 선택 라인(LSL) 사이에 개재된 게이트 절연막을 포함하며, 하부 선택 라인(LSL)상에 배치된다. 하부 선택 트랜지스터(LST)는 일종의 소스 선택 트랜지스터로서 공통 소스 라인(CSL)과 메모리 셀(MC)들 간의 전기적 스위치로서 역할을 한다.
복수의 메모리 셀(MC)들은 데이터를 저장하기 위한 것으로서, 워드 라인상에 배치된다. 또한, 상부 선택 트랜지스터(UST)는 일종의 드레인 선택 트랜지스터로서 워드 라인과 비트 라인간에 전기적 스위치로서 역할을 하며, 상부 선택 라인상에 배치된다.
전술한 바와 같은 구조에 따르면, 단결정 실리콘으로 이루어지는 기판상에 평판형의 하부 선택 라인(LSL)을 형성함으로써, 하부 선택 라인의 온/오프 특성을 향상시킬 수 있다. 또한, 문턱 전압을 용이하게 제어할 수 있다. 특히, 평판형 하부 선택 라인(LSL)의 경우, 주변 회로 영역의 트랜지스터 형성시 함께 형성할 수 있으므로, 제조 공정을 단순화하여 제조 비용을 절감할 수 있다.
또한, 하부 선택 라인(LSL)과 이격된 위치, 즉, 하부 선택 트랜지스터(LST) 와 이격된 위치의 기판상에 라인형의 공통 소스 라인(CSL)을 형성하므로, 금속막을 포함하는 공통 소스 라인(CSL) 형성이 가능해진다. 따라서, 공통 소스 라인(CSL)의 저항을 감소시켜 리드 동작시 오류 발생을 방지할 수 있다.
또한, 하부 선택 트랜지스터(LST)의 채널, 복수의 메모리 셀들의 채널, 상부 선택 트랜지스터(UST)의 채널 및 공통 소스 라인(CSL)은 N타입의 불순물 이온을 도핑하고, 웰 영역(WELL)은 P타입의 불순물 이온을 도핑한다. 이를 통해, N타입 소스인 공통 소스 라인(CSL) 및 P타입 소스인 웰 영역(WELL)이 모두 구비되어 종래에 비해 소거 동작의 퍼포먼스를 향상시킬 수 있다.
특히, P타입의 웰 영역(WELL)에 소거 전압을 인가하여 소거 전압의 전달 속도를 향상시킬 수 있고, 웰 영역(WELL)과 채널 간에 PN 접합을 형성되어 소거 동작시 충분한 양의 정공을 공급할 수 있다. 따라서, 메모리 소자의 소거 속도를 개선할 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 리드 동작을 설명하기 위한 단면도이다.
비휘발성 메모리 소자는 페이지(PAGE)단위로 리드 동작을 수행하는데, 도 3a는 리드 동작을 수행하기 위한 메모리 셀이 포함된 메모리 블록의 스트링에서의 동작을 나타내며, 도 3b는 리드 동작을 수행하기 위한 메모리 셀이 포함되지 않은 메모리 블록의 스트링에서의 동작을 나타낸다.
도시된 바와 같이, 리드 동작을 수행하고자하는 메모리 블록의 공통 소스 라 인(CSL) 및 웰 영역(WELL)을 접지시키고, 비트 라인(BL)에 양의 전압을 인가한다. 비트 라인(BL)에는 예를 들어, 동작 전압(Vcc)을 인가하는 것이 바람직하다.
리드 동작을 수행하고자하는 메모리 셀이 포함된 스트링의 경우, 하부 선택 라인(LSL)을 턴-온시켜 웰 영역(WELL)의 상부를 인버전시켜 인버전 층(inversion layer)을 형성함으로써, 인버전 층을 통해 공통 소스 라인(CSL)과 하부 선택 트랜지스터(LST)의 채널을 연결시킨다. 여기서, 하부 선택 라인(LSL)에는 0 내지 6V의 전압이 인가되는 것이 바람직하다.
또한, 리드 동작을 수행하고자하는 메모리 셀과 연결된 워드 라인(WL)에는 센싱 전압을 인가하고, 그 외의 워드 라인(WL)에는 턴-온 전압을 인가시킨다. 상부 선택 라인(USL)은 턴-온시켜 워드 라인(WL)과 비트 라인(BL)을 전기적으로 연결시키는데, 예를 들어, 상부 선택 라인(USL)에 0 내지 6V의 전압을 인기하는 것이 바람직하다. 이를 통해, 메모리 셀에 저장된 데이터를 리드할 수 있다.
리드 동작을 수행하고자하는 메모리 셀이 포함되지 않은 스트링의 경우, 하부 선택 라인(LSL) 및 상부 선택 라인(USL)을 턴-오프시킨다. 이때, 공통 소스 라인(CSL)과 하부 선택 트랜지스터(LST)의 채널은 상이한 도전형을 갖는 웰 영역(WELL)에 의해 분리되므로, 공통 소스 라인(CSL)에서 비트 라인(BL)으로 전하가 이동하는 것을 방지할 수 있다.
물론, 하나의 메모리 블록에 복수의 스트링이 포함되기 때문에, 리드 동작을 수행하고자하는 메모리 셀이 포함되지 않은 스트링일지라도, 동일한 메모리 블록에 속한 스트링(리드 동작을 수행하고자하는 메모리 셀이 포함된 스트링)에서의 리드 동작을 위해 하부 선택 라인(LSL)이 턴온되는 경우가 있다. 이러한 경우, 웰 영역(WELL)의 상부에 인버전 층이 형성되지만 상부 선택 라인(USL)이 턴오프되어 있기 때문에, 공통 소스 라인(CSL)에서 비트 라인(BL)으로 전하가 이동하는 것을 충분히 방지할 수 있다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 프로그램 동작을 설명하기 위한 단면도이다.
비휘발성 메모리 소자는 페이지(PAGE)단위로 프로그램 동작을 수행하는데, 도 4a는 프로그램 동작을 수행하기 위한 메모리 셀이 포함된 스트링에서의 동작을 나타내며, 도 4b는 프로그램 동작을 수행하기 위한 메모리 셀이 포함되지 않은 스트링에서의 동작을 나타낸다.
도시된 바와 같이, 프로그램 동작을 수행하고자하는 메모리 블록의 공통 소스 라인(CSL) 및 웰 영역(WELL)을 접지시킨다. 또한, 하나의 메모리 블록에 포함된 복수의 스트링들을 전기적으로 분리시키기 위하여, 하부 선택 라인(LSL)을 턴-오프시킨다.
프로그램 동작을 수행하고자하는 메모리 셀이 포함된 스트링의 경우, 비트 라인(BL)을 접지시키고, 상부 선택 라인(USL)에 동작 전압(Vcc)를 인가하여 턴-온시킴으로써 메모리 셀의 채널에 접지 전압을 전달한다. 또한, 프로그램 동작을 수행하고자하는 메모리 셀에 연결된 워드 라인(WL)에 프로그램 전압을 인가하여 F-N 터널링(Fowler-Nordheim tunneling)에 의해 메모리 셀의 전하포획막으로 전하를 주 입시킨다. 예를 들어, 프로그램 워드 라인에는 8 내지 20V의 전압을 인가하고, 패스 워드 라인에는 6 내지 10V의 전압을 인가한다.
프로그램 동작을 수행하고자하는 메모리 셀이 포함되지 않은 스트링의 경우, 비트 라인(BL) 및 상부 선택 라인(USL)에 동작 전압(Vcc)을 인가함으로써, 채널을 부스팅(boosting)시켜 프로그램을 방지한다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 소거 동작을 설명하기 위한 단면도이다. 또한, 도 5c는 소거 동작이 수행되는 메모리 블록의 동작을 구체적으로 설명하기 위한 타이밍도이다.
비휘발성 메모리 소자는 메모리 블록 단위로 소거 동작을 수행하는데, 도 5a는 소거 동작을 수행하고자하는 메모리 블록에서의 동작을 나타내며, 도 5b는 소거 동작을 수행하지 않는 메모리 블록에서의 동작을 나타낸다.
소거 동작을 수행하고자하는 메모리 블록의 경우, 공통 소스 라인(CSL)을 플로팅(floating)시킨다. 그리고, 워드 라인(WL)은 접지시키고, 웰 영역(WELL)에는 소거 전압을 인가하여 웰 영역(WELL)을 램핑(ramping)시킨다. 이어서, 소정 시간차로 하부 선택 라인(LSL)을 램핑시켜 웰 영역(WELL)에 인가된 소거 저압을 메모리 셀의 채널로 전달한다.
이때, P타입 소스인 웰 영역(WELL)에 양의 소거 전압이 인가되므로, 소거 전압을 빠르게 메모리 셀의 채널로 전달된다. 뿐만 아니라, 웰 영역(WELL)을 하부 선택 라인(LSL)보다 높은 레벨로 램핑시키므로, 웰 영역(WELL)과 하부 선택 트랜지스 터(LST)의 채널 간에 형성된 P-N접합(P-N junction)에 순방향 바이어스(forward bias)가 걸리게 되며, 그에 따라, P타입의 웰 영역(WELL)에서 N타입의 채널로 주 캐리어인 정공이 확산된다(majority carrier diffusion current from P type to N type). 따라서, 충분한 양의 정공을 공급할 수 있다.
따라서, 굳이 비트 라인(BL)과 상부 선택 라인(USL)을 램핑시킬 필요가 없으며, 소거 동작시 비트 라인(BL) 및 상부 선택 라인(USL)은 플로팅 시킨다. 이를 통해, 종래에 비해 소거 동작시 반도체 칩의 소비 전략을 감소시킬 수 있다.
보다 구체적인 소거 동작은 도 5c의 타이밍 도를 참고하여 설명하도록 한다. 도 5c는 소거 동작을 수행하도록 선택된 메모리 블록에서의 동작을 나타내는 타이밍도이다.
먼저, 웰 영역(WELL)을 8 내지 26V로 램핑시킨다. 즉, 웰 영역(WELL)에 8 내지 26V의 소거 전입을 인가한다. 이어서, 웰 영역(WELL)을 랩핑시킨지 0 내지 500us(③)가 경과된 후, 하부 선택 라인(LSL)을 램핑시킨다. 여기서, 웰 영역(WELL)과 하부 선택 라인(LSL)이 함께 램핑되는 구간(④)은 0 내지 1ms인 것이 바람직하다.
이때, 웰 영역(WELL)이 하부 선택 라인(LSL)보다 높은 레벨로 램핑되는 것이 바람직하며, 예를 들어, 웰 영역(WELL)이 하부 선택 라인(LSL)보다 0 내지 1V(②) 높은 레벨로 램핑되는 것이 바람직하다. 또한, 하부 선택 라인(LSL)은 8 내지 25V(①)로 램핑되는 것이 바람직하다.
이어서, 램핑된 비트 라인(BL) 및 상부 선택 라인(USL)이 소정 구간(⑤+⑥) 동안 유지되는데, 초기(⑤)에는 램핑 구간(④)과 마찬가지로 웰 영역(WELL)에 더 높은 레벨의 소거 전압이 인가되는데, 해당 구간(⑤)은 0 내지 5ms인 것이 바람직하다. 이와 같이, 웰 영역(WELL)에 보다 높은 레벨의 소거 전압을 인가함으로써, 정공을 효율적으로 생성 및 전하포획막에 주입시킬 수 있다. 후기(⑥)에는 웰 영역(WELL)과 하부 선택 라인(LSL)에 8 내지 25V(①)의 동일한 레벨의 소거 전압이 인가되는데, 해당 구간(⑥)은 0 내지 5ms인 것이 바람직하다.
이와 같이 소거 동작을 수행하는 경우, 공통 소스 라인(CSL), 비트 라인(BL) 및 상부 선택 라인(USL)은 앞서 설명한 바와 같이 플로팅 상태를 유지한다.
소거 동작을 수행하지 않는 메모리 블록의 경우, 웰 영역(WELL), 공통 소스 라인(CSL), 비트 라인(BL), 상부 선택 라인(USL), 하부 선택 라인(LSL) 및 워드 라인(WL)을 플로팅시킨다.
소거 동작을 수행하지 않는 메모리 블록일지라도 소거 동작을 수행하는 메모리 블록과 비트 라인(BL)을 공유하기 때문에, 비트 라인(BL)의 동작에 따라 상부 선택 라인(USL), 워드 라인(WL)들의 동작이 결정된다.
종래에는 소거 동작시 강제적으로 GIDL을 발생시키기 위해 비트 라인(BL)을 램핑시키므로, 그에 따라, 상부 선택 트랜지스터의 산화막에 높은 레벨의 바이어스가 걸려 신뢰성이 저하되는 것을 방지하기 위해 상부 선택 라인(USL)을 함께 램핑시킨다. 따라서, 이로 인한 전력 소모가 문제되었다.
반면에, 본 발명에 따르면, 앞서 설명한 바와 같이 비트 라인(BL)을 플로팅 시키므로, 상부 선택 트랜지스터의 신뢰성이 저하될 염려가 없어 상부 선택 라인(USL)을 램핑시킬 필요가 없다. 즉, 상부 선택 라인(USL)을 플로팅시키며, 그에 따라, 워드 라인(WL) 및 하부 선택 라인(LSL) 또한 플로팅 시킨다. 따라서, 전력 소모를 감소시킬 수 있다.
이로써, 평판형의 비휘발성 메모리 소자와 마찬가지로 효율적인 소거 동작을 수행할 수 있다.
도 6a 내지 도 12a는 본 발명의 일 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 도면이다. 동일한 번호는 동일한 단계의 도면임을 나타내며, 각 번호의 a도는 셀 영역의 단면을 나타내고, 각 번호의 b도는 주변회로 영역의 단면을 나타낸다. 또한, 각 번호의 c도는 셀 영역의 평면을 나타낸다. 특히, a도는 c도의 A방향(A-A') 단면을 나타냄에 유의하여야 한다.
도 6a 내지 도 6c에 도시된 바와 같이, 셀 영역 및 주변 회로 영역을 포함하는 기판(60)을 제공한 후, 셀 영역의 기판(60) 내에 제2도전형의 불순물 이온을 주입하여 웰 영역(WELL)을 형성한다. 여기서, 제2도전형은 P타입인 것이 바람직하다.
이어서, 기판(60)상에 게이트 절연막(61) 및 하드마스크층(62)을 형성한 후, 하드마스크층(62), 게이트 절연막(61) 및 기판(60)을 소정 깊이 식각하여 소자분리 트렌치를 형성한다. 여기서, 하드마스크층(62)은 질화막을 포함하는 것이 바람직하다.
이어서, 소자분리 트렌치 내에 절연막을 매립하여 셀 영역 및 주변 회로 영 역에 소자분리막(63)을 형성한다. 특히, 셀 영역의 경우, 소자분리막에 의해 복수의 메모리 블록(MB)들의 영역이 각각 정의된다.
도 7a 내지 도 7c에 도시된 바와 같이, 하드마스크층(62)을 제거한 후, 결과물의 전면에 도전막(64)을 형성한다. 이어서, 도전막(64)을 패터닝하여 셀 영역에는 평판형의 하부 선택 라인(LSL)을 형성하면서, 동시에 주변 회로 영역에는 메모리 소자의 구동을 위한 트랜지스터(Tr)를 형성한다.
특히, 메모리 블록(MB)마다 평판형의 하부 선택 라인(LSL)을 형성하므로, 동일한 메모리 블록(MB)에 속하는 복수의 스트링(ST)들은 동일한 하부 선택 라인(LSL)을 공유하게 된다.
도 8a 내지 도 8c에 도시된 바와 같이, 하부 선택 라인(LSL)이 형성된 결과물 상에 층간절연막(65)을 형성한 후, 적어도 층간절연막(65)을 식각하여 기판(60)의 표면을 노출시키는 공통 소스 라인용 트렌치를 형성한다.
이때, 공통 소스 라인용 트렌치는 메모리 블록(MB)마다 형성되며, 소정 방향으로 평행하게 확장되는 라인형으로 형성된다. 또한, 하부 선택 라인(LSL)과 소정 간격 이격되도록 형성되는데, 공통 소스 라인용 트렌치 형성을 위한 식각 공정시 소자분리막(63)을 일부 식각함으로써, 공통 소스 라인용 트렌치의 폭을 증가시키는 것이 바람직하다. 이를 통해, 후속 공정에 의해 형성되는 공통 소스 라인의 폭을 증가시킬 수 있다.
이어서, 공통 소스 라인용 트렌치 저면에 노출되는 기판(60)내에 불순물 이온을 주입한다(도면 내의 점선 참조). 이때, 후속 공정에 의해 형성되는 공통 소스 라인과 동일한 제1도전형의 불순물 이온을 주입하는 것이 바람직하며, 예를 들어, N타입의 불순물 이온을 주입하는 것이 바람직하다. 이를 통해, 후속 공정에 의해 형성되는 공통 소스 라인과 기판(60) 간의 접촉 저항을 감소시키면서, 공통 소스 라인(CSL)과 하부 선택 라인(LSL)을 오버랩시킬 수 있다.
이어서, 공통 소스 라인용 트렌치 내에 도전막을 매립하여 소정 방향으로 평행하게 확장되는 복수의 공통 소스 라인(CSL)을 형성한다. 여기서, 공통 소스 라인(CSL)은 하부 선택 라인(LSL)과 이격된 위치의 기판상에 형성되며, 금속막을 포함하는 것이 바람직하다. 이와 같이 금속막을 포함하는 공통 소스 라인(CSL)을 형성함으로써, 공통 소스 라인(CSL)의 저항을 감소시킬 수 있다.
공통 소스 라인(CSL)은 제1도전형의 불순물 이온이 도핑되는 것이 바람직하며, 예를 들어, N타입의 불순물 이온이 도핑된 것이 더욱 바람직하다. 또한, 공통 소스 라인(CSL) 형성 공정은 셀 영역에 한해 수행되며, 해당 공정 수행시, 주변 회로 영역상에는 포토레지스트를 덮는 것이 바람직하다.
도 9a 내지 도 9c에 도시된 바와 같이, 층간절연막(65) 및 하부 선택 라인(LSL)을 식각하여 기판(60)의 표면을 노출시키는 트렌치를 형성한다. 이어서, 트렌치 내벽에 게이트 절연막(66)을 형성한 후, 게이트 절연막(66)이 형성된 트렌치 내에 채널용 막을 매립하여 채널(67)을 형성한다. 여기서, 채널(67)은 공통 소스 라인(CSL)과 동일한 제1도전형의 불순물 이온이 도핑된 것이 바람직하며, 특히, N타입의 불순물 이온이 도핑된 것이 더욱 바람직하다.
이로써, 하부 선택 라인(LST)을 관통하는 채널 및 채널과 하부 선택 라인 사 이(LSL)에 개재된 게이트 절연막(66)을 포함하는 하부 선택 트랜지스터(LST)가 형성된다.
본 도면에서는 일 예로, 하나의 메모리 블록(MB)에 6개의 하부 선택 트랜지스터(LST)가 형성된 경우에 대해 도시하고 있으나, 이는 설명의 편의를 위한 것일 뿐 본 발명이 이에 한정되는 것은 아니다. 메모리 소자의 집적도에 따라 하나의 메모리 블록에 포함되는 스트링의 개수를 결정하는 것이 바람직하다.
도 10a 내지 도 10c에 도시된 바와 같이, 층간절연막(65)을 식각하여 하부 선택 라인(LSL)의 표면을 노출시키는 콘택홀을 형성한 후, 콘택홀 내에 도전막을 매립하여 하부 선택 라인(LSL)과 연결되는 콘택 플러그(CP)를 형성한다.
콘택 플러그(CP)는 하부 선택 라인(LSL)으로 입력 전압을 인가하기 위한 것으로서, 공통 소스 라인(CSL)과 하부 선택 트랜지스터(LST) 사이에 소정방향으로 평행하게 확장되는 복수의 라인형 콘택 프러그(CP)를 형성하는 것이 바람직하다. 또한, 셀 영역의 콘택 플러그(CP) 형성 공정은 주변 회로 영역에 형성된 트랜지스터(Tr)의 콘택 플러그(CP) 형성 공정시 함께 수행되는 것이 바람직하다.
도 11a에 도시된 바와 같이, 하부 선택 트랜지스터(LST) 및 공통 소스 라인(CSL)이 형성된 결과물 상에 메모리 셀 형성을 위한 복수의 제1물질막(68) 및 제2물질막(69)을 교대로 형성한다.
여기서, 제1물질막(68) 및 제2물질막(69)은 메모리 셀 형성 방법에 따라 다양한 물질로 이루어질 수 있다. 이하, 제1물질막(68) 및 제2물질막(69)의 종류에 따른 메모리 셀 형성 방법을 구체적으로 살펴보도록 한다.
첫째, 제1물질막(68)이 층간절연막이고, 제2물질막(69)이 도전막인 경우에 대해 살펴본다.
먼저, 복수의 제1물질막(68) 및 제2물질막(69)을 식각하여 하부 선택 트랜지스터(LST)의 채널(67)을 노출시키는 트렌치를 형성한다. 이어서, 트렌치 내벽에 전하차단막, 전하포획막 및 터널절연막(70)을 형성한 후, 트렌치 내에 채널용 막을 매립하여 채널(71)을 형성한다. 여기서, 채널(71)은 제1도전형의 불순물, 예를 들어, N타입의 불순물이 도핑된 것이 바람직하다. 이로써, 기판(60)으로부터 돌출된 채널을 따라 적층된 복수의 메모리 셀들이 형성된다.
둘째, 제1물질막(68)이 층간절연막이고, 제2물질막(69)이 희생막인 경우에 대해 살펴본다.
먼저, 복수의 제1물질막 및 제2물질막을 식각하여 하부 선택 트랜지스터의 채널을 노출시키는 트렌치를 형성 후, 트렌치 내에 채널용 막을 매립하여 기판으로부터 돌출된 채널을 형성한다. 여기서, 채널(71)은 제1도전형의 불순물, 예를 들어, N타입의 불순물이 도핑된 것이 바람직하다.
이어서, 제1물질막이 잔류하는 상태에서 제2물질막만을 선택적으로 제거하여, 채널의 측벽을 소정 간격으로 노출시킨다. 이어서, 노출된 채널의 측벽상에 터널절연막, 전하포획막 및 전하차단막을 차례로 형성한 후, 전하차단막 상에 도전막을 형성한다. 이로써, 기판으로부터 돌출된 채널을 따라 적층된 복수의 메모리 셀들이 형성된다.
본 도면에서는 첫번째 방법에 의해 복수의 메모리 셀을 형성한 경우에 대해 도시하고 있다.
도 12a에 도시된 바와 같이, 복수의 제1물질막(68) 및 제2물질막(69)을 식각하여 복수의 메모리 블록(MB)을 각각 분리시킨다. 이때, 공통 소스 라인(CSL)의 표면이 노출될 때까지 식각 공정을 수행하는 것이 바람직하다.
이어서, 복수의 메모리 셀이 형성된 결과물 상에 상부 선택 라인 형성을 위한 층간절연막(72) 및 도전막(73)을 형성한다. 이어서, 층간절연막(72) 및 도전막(73)을 식각하여 메모리 셀의 채널 표면을 노출시키는 트렌치를 형성한다. 이어서, 트렌치의 내벽에 게이트 절연막(74)을 형성한 후, 채널용 막을 매립하여 상부 선택 트랜지스터(UST)의 채널(75)을 형성한다.
이어서, 층간절연막(72) 및 도전막(73)을 식각하여 소정 방향으로 평행하게 확장되는 복수의 상부 선택 라인(USL)을 형성한 후, 결과물의 전체 구조 상에 층간절연막(76)을 형성한다. 이어서, 상부 선택 라인(USL)상에 비트 라인(BL)을 형성한다.
이어서, 본 도면에는 도시되지 않았으나, 기판(60)상에 형성된 공통 소스 라인(CSL)과 연결되는 콘택 플러그를 형성하는 공정이 수행된다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 수직채널형 비휘발성 메모리 소자의 구조 및 제조 방법을 설명하기 위한 단면도
도 2는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 구조를 설명하기 위한 단면도
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 리드 동작을 설명하기 위한 단면도
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 프로그램 동작을 설명하기 위한 단면도
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 소거 동작을 설명하기 위한 단면도
도 6a 내지 도 12a는 본 발명의 일 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 단면도
[도면의 주요 부분에 대한 부호의 설명]
60: 기판 61: 게이트 절연막
62: 도전막 63: 소자분리막
64: 도전막 65: 층간절연막
66: 게이트 절연막 67: 채널
68: 제2물질막 69: 제1물질막
70,74: 전하차단막, 전하포획막 및 터널절연막
71: 채널 72: 층간절연막
73: 도전막 75: 채널
76: 층간절연막

Claims (27)

  1. 기판상에 형성된 평판형의 하부 선택 라인;
    상기 하부 선택 라인 내에 형성된 하부 선택 트랜지스터;
    상기 하부 선택 트랜지스터 상에 적층된 복수의 메모리 셀;
    상기 메모리 셀 상에 형성된 상부 선택 트랜지스터; 및
    상기 하부 선택 라인과 이격되어 상기 기판상에 형성된 라인형의 공통 소스 라인
    을 포함하는 3차원 구조의 비휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 하부 선택 트랜지스터와 공통 소스 라인 사이의 기판 내에 형성된 웰 영역을 더 포함하는 3차원 구조의 비휘발성 메모리 소자.
  3. 제 2 항에 있어서,
    상기 채널 및 공통 소스 라인은 제1도전형을 갖고,
    상기 웰 영역은 상기 제1도전형과 상이한 제2도전형을 갖는
    3차원 구조의 비휘발성 메모리 소자.
  4. 제 1 항에 있어서,
    상기 공통 소스 라인은,
    금속막을 포함하는
    3차원 구조의 비휘발성 메모리 소자.
  5. 제 1 항에 있어서,
    상기 하부 선택 트랜지스터는,
    상기 기판으로부터 돌출되며 상기 하부 선택 라인을 관통하는 채널; 및
    상기 채널과 하부 선택 라인 사이에 개재된 게이트 절연막
    을 포함하는 3차원 구조의 비휘발성 메모리 소자.
  6. 기판상에 형성된 제1도전형을 갖는 평판형의 하부 선택 라인 및 상기 하부 선택 라인 내에 매립된 하부 선택 트랜지스터를 포함하는 3차원 구조의 비휘발성 메모리 소자의 리드 방법에 있어서,
    상기 하부 선택 라인과 이격되어 상기 기판상에 형성되며 제1도전형을 갖는 라인형의 공통 소스 라인을 접지시키는 단계;
    상기 하부 선택 트랜지스터와 공통 소스 라인 사이의 기판 내에 형성되며 상 기 제1도전형과 상이한 제2도전형을 갖는 웰 영역을 접지시키는 단계; 및
    리드 동작의 수행 여부에 따라, 상기 하부 선택 라인을 턴온 또는 턴오프시키는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 소자의 리드 방법.
  7. 제 6 항에 있어서,
    리드 동작을 수행하고자하는 메모리 셀이 포함된 스트링의 경우,
    상기 하부 선택 라인을 턴온시켜 상기 웰 영역의 상부를 인버전시킴으로써, 상기 공통 소스 라인과 상기 하부 선택 라인 내에 매립된 하부 선택 트랜지스터의 채널을 연결시키는
    3차원 구조의 비휘발성 메모리 소자의 리드 방법.
  8. 제 6 항에 있어서,
    리드 동작을 수행하고자하는 메모리 셀이 포함되지 않은 스트링의 경우,
    상기 하부 선택 라인을 턴오프시켜 상기 공통 소스 라인과 상기 하부 선택 트랜지스터의 채널을 분리시키는
    3차원 구조의 비휘발성 메모리 소자의 리드 방법.
  9. 제 6 항에 있어서,
    리드 동작을 수행하고자하는 메모리 셀이 포함되지 않은 스트링의 경우,
    상기 상부 선택 라인을 턴오프시켜 비트 라인으로 전하가 전달되는 것을 방지하는
    3차원 구조의 비휘발성 메모리 소자의 리드 방법.
  10. 기판상에 형성된 제1도전형을 갖는 평판형의 하부 선택 라인 및 상기 하부 선택 라인 내에 매립된 하부 선택 트랜지스터를 포함하는 3차원 구조의 비휘발성 메모리 소자의 프로그램 방법에 있어서,
    상기 하부 선택 라인과 이격되어 상기 기판상에 형성되며 제1도전형을 갖는 라인형의 공통 소스 라인을 접지시키는 단계;
    상기 하부 선택 트랜지스터와 공통 소스 라인 사이의 기판 내에 형성되며 상기 제1도전형과 상이한 제2도전형을 갖는 웰 영역을 접지시키는 단계; 및
    상기 하부 선택 라인을 턴오프시켜 상기 공통 소스 라인과 상기 하부 선택 트랜지스터의 채널을 분리시키는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 소자의 프로그램 방법.
  11. 제 10 항에 있어서,
    상기 하부 선택 라인을 턴오프시킴으로써, 하나의 메모리 블록에 포함된 복수의 스트링들을 전기적으로 분리시키는
    3차원 구조의 비휘발성 메모리 소자의 프로그램 방법.
  12. 기판상에 형성된 제1도전형을 갖는 평판형의 하부 선택 라인, 상기 하부 선택 라인 내에 매립된 하부 선택 트랜지스터 및 상기 하부 선택 라인과 이격되어 상기 기판상에 형성된 라인형의 공통 소스 라인을 포함하는 3차원 구조의 비휘발성 메모리 소자의 소거 방법에 있어서,
    상기 하부 선택 트랜지스터와 공통 소스 라인 사이의 기판 내에 형성되며, 상기 제1도전형과 상이한 제2도전형을 갖는 웰 영역을 램핑(rampinng)시키는 단계;
    비트 라인을 플로팅 시키는 단계; 및
    상부 선택 라인을 플로팅 시키는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 소자의 소거 방법.
  13. 제 12 항에 있어서,
    상기 공통 소스 라인을 플로팅(floating)시키는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자의 소거 방법.
  14. 제 12 항에 있어서,
    소거 동작을 수행하지 않는 메모리 블록의 경우, 상기 웰 영역을 플로팅시키는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자의 소거 방법.
  15. 제 12 항에 있어서,
    소거 동작을 수행하고자하는 메모리 블록의 경우 워드 라인을 접지시키고, 소거 동작을 수행하지 않는 메모리 블록의 경우 상기 워드 라인을 플로팅시키는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자의 소거 방법.
  16. 제 12 항에 있어서,
    소거 동작을 수행하고자하는 메모리 블록의 경우 상기 하부 선택 라인을 램핑시키고, 소거 동작을 수행하지 않는 메모리 블록의 경우 상기 하부 선택 라인을 플로팅시키는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자의 소거 방법.
  17. 제 12 항에 있어서,
    소거 동작을 수행하고자 하는 메모리 블록의 경우,
    상기 웰 영역과 하부 선택 트랜지스터의 채널 사이에 P-N 접합을 형성하여 정공을 생성하는
    3차원 구조의 비휘발성 메모리 소자의 소거 방법.
  18. 제 17 항에 있어서,
    상기 웰 영역을 상기 하부 선택 라인보다 0 내지 1V 높은 레벨로 램핑시키는
    3차원 구조의 비휘발성 메모리 소자의 소거 방법.
  19. 제 18 항에 있어서,
    상기 웰 영역을 상기 하부 선택 라인보다 높은 레벨로 램핑시키는 구간은 0 내지 5ms인
    3차원 구조의 비휘발성 메모리 소자의 소거 방법.
  20. 셀 영역 및 주변 회로 영역을 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법에 있어서,
    상기 기판상에 평판형의 하부 선택 라인을 형성하는 단계;
    상기 하부 선택 라인과 이격된 위치의 상기 기판상에 제1도전형을 갖는 라인형의 공통 소스 라인을 형성하는 단계; 및
    상기 하부 선택 라인 내에 매립된 하부 선택 트랜지스터를 형성하는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  21. 제 20 항에 있어서,
    상기 기판 내에 상기 제1도전형과 상이한 제2도전형의 불순물 이온을 주입하여 웰 영역을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  22. 제 20 항에 있어서,
    상기 공통 소스 라인 형성 단계는,
    상기 하부 선택 라인이 형성된 결과물 상에 층간절연막을 형성하는 단계;
    적어도 상기 층간절연막을 식각하여 상기 기판의 표면을 노출시키는 트렌치를 형성하는 단계;
    상기 트렌치 저면에 노출된 기판에 제1도전형의 불순물 이온을 주입하는 단 계;
    상기 트렌치 내에 도전막을 매립하여 상기 공통 소스 라인을 형성하는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  23. 제 20 항에 있어서,
    상기 하부 선택 라인 형성 단계는,
    상기 주변회로 영역의 트랜지스터 형성시 함께 수행되는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  24. 제 20 항에 있어서,
    상기 하부 선택 라인 형성 단계는,
    상기 기판상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 도전막을 형성하는 단계; 및
    상기 도전막을 패터닝하여 메모리 블록마다 상기 평판형의 하부 선택 라인을 형성하는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  25. 제 20 항에 있어서,
    상기 하부 선택 트랜지스터 형성 단계는,
    상기 하부 선택 라인을 식각하여 상기 기판의 표면을 노출시키는 트렌치를 형성하는 단계;
    상기 트렌치의 내벽에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막이 형성된 트렌치 내에 채널용 막을 매립하여 상기 채널을 형성하는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  26. 제 20 항에 있어서,
    상기 하부 선택 트랜지스터 형성 단계 후에,
    상기 하부 선택 트랜지스터 상에, 복수의 메모리 셀을 형성하는 단계; 및
    상기 메모리 셀 상에 상부 선택 트랜지스터를 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  27. 제 20 항에 있어서,
    상기 공통 소스 라인은,
    금속막을 포함하는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
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