CN110310958B - 存储单元及其制作方法及三维存储器 - Google Patents
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Abstract
一种存储单元及其制作方法及三维存储器，存储单元，包括：第一导电类型衬底；沟道层，沿着第一方向层叠于第一导电类型衬底之上；第二导电类型导通层，包含贯通的第一部分和第二部分，第一部分介于第一导电类型衬底与沟道层之间；第二部分形成于贯穿沟道层的通孔中；沟道通道层，沿着第一方向的负方向贯穿该沟道层和该第二导电类型导通层中的第一部分，并伸入至该第一导电类型衬底的内部；以及绝缘层，位于沟道层中，环绕该沟道通道层的外围；其中，所述第一导电类型衬底和所述第二导电类型导通层分别提供读取和擦除操作需要的载流子。不论存储单元的堆叠层数如何增加，均能实现良好的导通，不受三维存储器持续增高带来的工艺难题的影响。
Description
技术领域
本公开属于半导体存储器和集成技术领域，涉及一种存储单元及其制作方法及三维存储器。
背景技术
三维NAND存储器技术是目前国家正在重点发展的技术，三维存储器经历了32层、64层和96层，正在向128层发展。未来则会发展到192 层和256层。
三维存储器的工艺中，需要通过干法刻蚀工艺打通底部的ONO绝缘层来连接多晶硅沟道孔层和衬底。随着三维存储器层数和高度的增加，干刻工艺难度剧增，因此多晶硅沟道孔层和衬底连接缺陷发生的几率剧增。
发明内容
(一)要解决的技术问题
本公开提供了一种存储单元及其制作方法及三维存储器，以至少部分解决以上所提出的技术问题。
(二)技术方案
根据本公开的一个方面，提供了一种存储单元，包括：第一导电类型衬底；沟道层，沿着第一方向层叠于第一导电类型衬底之上；第二导电类型导通层，包含贯通的第一部分和第二部分，第一部分介于第一导电类型衬底与沟道层之间；第二部分形成于贯穿沟道层的通孔中；沟道通道层，沿着第一方向的负方向贯穿该沟道层和该第二导电类型导通层中的第一部分，并伸入至该第一导电类型衬底的内部；以及绝缘层，位于沟道层中，环绕该沟道通道层的外围；其中，所述第一导电类型衬底和所述第二导电类型导通层分别提供读取和擦除操作需要的载流子。
在本公开的一些实施例中，所述第一导电类型衬底为p型衬底，所述第二导电类型导通层为n型导通层，其中，由第一导电类型衬底提供空穴泵入沟道通道层中实现擦除操作，由第二导电类型导通层提供电子泵入沟道通道层中实现读取操作。
在本公开的一些实施例中，所述沟道层包含多个叠层对，每个叠层对包括第一叠层材料和第二叠层材料。
在本公开的一些实施例中，所述第一叠层材料为氧化硅，第二叠层材料为氮化硅。
在本公开的一些实施例中，所述绝缘层为包含第一夹层材料、第二夹层材料和第三夹层材料的夹层结构。
在本公开的一些实施例中，所述第一夹层材料、第二夹层材料和第三夹层材料分别对应为氧化硅、氮化硅和氧化硅。
在本公开的一些实施例中，所述第一部分和第二部分的离子浓度相等或者不相等。
根据本公开的另一个方面，提供了一种存储单元的制作方法，包括：准备第一导电类型衬底；制作沟道层，该沟道层沿着第一方向层叠于第一导电类型衬底之上；制作第二导电类型导通层，该第二导电类型导通层包含贯通的第一部分和第二部分，第一部分介于第一导电类型衬底与沟道层之间；第二部分形成于贯穿沟道层的通孔中；制作沟道通道层，沿着第一方向的负方向贯穿该沟道层和该第二导电类型导通层中的第一部分，并伸入至该第一导电类型衬底的内部；以及制作绝缘层，位于沟道层中，环绕该沟道通道层的外围；其中，所述第一导电类型衬底和所述第二导电类型导通层分别提供读取和擦除操作需要的载流子。
在本公开的一些实施例中，该制作方法中，所述第一导电类型衬底为 p型衬底，所述第二导电类型导通层为n型导通层，其中，由第一导电类型衬底提供空穴泵入沟道通道层中实现擦除操作，由第二导电类型导通层提供电子泵入沟道通道层中实现读取操作；
可选的，制作第二导电类型导通层的过程中，所述存储单元衬底方向朝上放置形成该第二导电类型导通层。
根据本公开的又一个方面，提供了一种三维存储器，包含本公开提及的任一种存储单元。
(三)有益效果
从上述技术方案可以看出，本公开提供的存储单元及其制作方法及三维存储器，具有以下有益效果：
通过在存储单元的底部(背面，图1中沿着z轴负方向)设置第二导电类型导通层(N型导通层)和第一导电类型衬底(P型衬底)，第一导电类型与第二导电类型相反，其中第二导电类型导通层和第一导电类型衬底分别提供读取操作需要的电子和擦除操作需要的空穴。该结构是从存储单元的背面(衬底一侧)构建而成，不论存储单元的堆叠层数如何增加，第二导电类型导通层的构建均在器件的背面(底部)倒置完成，即将存储单元衬底方向朝上放置形成第二导电类型导通层，因此不受三维存储器持续增高带来的工艺难题的影响，从而有效解决了现有技术中制备堆叠层数较高(例如超过128层)的存储器的刻蚀工艺无法满足高可靠性的问题。
附图说明
图1为根据本公开一实施例所示的存储单元的结构示意图。
图2为包含如图1所示的存储单元的三维存储器的立体结构示意图，图1为如图2所示的结构中方框示意部分的剖面示意图。
图3-图13为根据本公开一实施例所示的存储单元的制作方法各步骤对应的结构示意图。
图3为在第一低浓度导电类型延伸层和沟道层中制作第一沟道孔和公共选择线导通孔层，并在该第一沟道孔内侧和底部沉积绝缘层及沟道通道层之后的结构示意图。
图4为如图3所示的结构去除衬底使得第一低浓度导电类型延伸层表面暴露，并在公共选择线导通孔层顶部形成钝化层之后的结构示意图。
图5为如图4所示的结构通过湿法刻蚀去除第一低浓度导电类型延伸层之后的结构示意图。
图6为如图5所示的结构通过湿法刻蚀去除部分高度的绝缘层及沟道层使得沟道通道层和公共选择线导通孔层底部均暴露之后的结构示意图。
图7为如图6所示的结构对公共选择线导通孔层进行第二导电类型离子注入后的结构示意图。
图8为在如图7所示的结构中暴露沟道通道层的上表面(z轴负方向) 沉积第二导电类型覆盖层之后的结构示意图。
图9-图12为根据本公开一实施例所示的光刻去除覆盖于沟道通道层上(z轴负方向)的部分第二导电类型覆盖层的结构示意图，该部分第二导电类型覆盖层相对于沟道层表面覆盖的第二导电类型覆盖层向外凸出。
图9为在如图8所示的结构中沉积掩膜层例如为光敏层之后的结构示意图。
图10为如图9所示的结构在曝光之后的结构示意图。
图11为如图10所示的结构在刻蚀之后的结构示意图。
图12为如图11所示的结构去除掩膜层之后的结构示意图。
图13为在如图12所示的结构上沉积第一导电类型衬底材料之后的结构示意图。
【符号说明】
1-存储单元；
11-第一导电类型衬底；
12-沟道层；
121-第一叠层材料； 122-第二叠层材料；
130-沟道孔； 140-间隙；
13-绝缘层；
131-第一夹层材料； 132-第二夹层材料；
133-第三夹层材料；
14-沟道通道层；
15-第二导电类型导通层；
21-衬底；
22-第一低浓度导电类型延伸层；
23-公共选择线导通孔层；
23’-含有顶部钝化层的导通孔层；
231-钝化层； 232-导通孔层底部；
23”-离子注入后的导通孔层；
24-第二导电类型覆盖层；
25-掩膜层/光敏层； 130-1：第一沟道孔。
具体实施方式
现有的多晶硅沟道孔层和硅衬底连接的主要流程如下：(a)沟道孔干法刻蚀成型后在沟道孔内壁沉积包含氧化硅/氮化硅/氧化硅层的绝缘层； (b)通过干法刻蚀将底部绝缘层打通，对于128层产品来说，该干法刻蚀工艺的深宽比不小于180；对于192层产品来说，该干法刻蚀工艺的深宽比大于200，目前尚无可靠的工艺保障；(c)在绝缘层侧壁和底部沉积多晶硅材料形成多晶硅沟道孔层以连接硅衬底，从而实现器件的擦除功能。
上述方案中，对于堆叠层数越高的存储单元来说，对于深宽比的要求越高，例如为192层的存储器产品，需要干法刻蚀打通绝缘层以实现多晶硅沟道孔层和衬底层的连接，其刻蚀的深宽比大于200，要求非常高，发生多晶硅沟道孔层和衬底连接缺陷(接触不良或者无接触)发生的几率剧增，因此对于越高堆叠层数的存储器来说，按照目前的制作工艺实现衬底和沟道孔层的接触具有较差的可靠性。
目前实现存储器的擦除的方式主要有如下两种：一种为通过底部打通配合体擦除的方式，通过把P型硅衬底的空穴泵入沟道来实现擦除，这种方案仍然需要打通绝缘层，不能解决上述提及的可靠性差的问题；另一种为通过采用侧壁掏空配合栅感应漏电(GIDL)擦除的方式，也就是在底部增没电子空穴发生层，把生成的空穴泵入沟道实现擦除。第二种方案规避了底部打通的工艺难题，但同时也带来GIDL擦除能力不足的问题。因此目前尚无通过GIDL擦除128层以上产品的技术方案。
本公开提出一种存储单元及其制作方法及三维存储器，基于Xtacking 三维存储器架构，通过在存储单元的底部(背面，图1中沿着z轴负方向) 设置第二导电类型导通层(N型导通层)和第一导电类型衬底(P型衬底)，第一导电类型与第二导电类型相反，其中第二导电类型导通层和第一导电类型衬底分别提供读取操作需要的电子和擦除操作需要的空穴。该结构是从存储单元的背面(衬底一侧)构建而成，不论存储单元的堆叠层数如何增加，第二导电类型导通层的构建均在器件的背面(底部)倒置完成，即将存储单元衬底方向朝上放置形成第二导电类型导通层，因此不受三维存储器持续增高带来的工艺难题的影响，从而有效解决了现有技术中制备堆叠层数较高(例如超过128层)的存储器的刻蚀工艺无法满足高可靠性的问题。
为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。
本公开中，所有附图的坐标轴方向是一致的，在理解时，对应图1的结构与制作方法中的放置方向是上下颠倒的；在制作方法中，“公共选择线导通孔层顶部”及“公共选择线导通孔层底部”是按照制备过程中的放置方向来描述的，对应“公共选择线导通孔层顶部”为z轴正方向，“公共选择线导通孔层底部”为z轴负方向，在制备过程中，去除绝缘层使得沟道通道层和公共选择线导通孔层底部均暴露之后，着重对沟道通道层和公共选择线导通孔层底部进行制作工艺，此时实际的操作是将器件倒置过来进行操作，因此描述制作方法时对应的“沟道通道层的上表面”为z轴负方向，其余描述与之类似，本领域技术人员进行对照理解即可，在结构描述中，以对应的附图指示的坐标轴方向进行对照理解，有的描述为“上方”可能与对应描述为“下方”的方向是一致的。
第一实施例
在本公开的第一个示例性实施例中，提供了一种存储单元。
图1为根据本公开一实施例所示的存储单元的结构示意图。图2为包含如图1所示的存储单元的三维存储器的立体结构示意图，图1为如图2 所示的结构中方框示意部分的剖面示意图。图1中，虚线箭头示意载流子的传输方向，在读取时，比如由第二导电类型导通层15(N型导通层)提供电子泵入沟道通道层14中实现读取操作；在擦除时，比如由第一导电类型衬底11提供空穴泵入沟道通道层14中实现擦除操作。
结合图1和图2所示，本公开的存储单元，包括：
第一导电类型衬底11；
沟道层12，沿着第一方向(z轴正方向)层叠于第一导电类型衬底11 之上；
第二导电类型导通层15，包含贯通的第一部分和第二部分，第一部分介于第一导电类型衬底11与沟道层12之间；第二部分形成于贯穿沟道层 12的通孔中；
沟道通道层14，沿着第一方向的负方向(z轴负方向)贯穿该沟道层 12和该第二导电类型导通层15中的第一部分，并伸入至该第一导电类型衬底11的内部；以及
绝缘层13，位于沟道层12中，环绕该沟道通道层14的外围；
其中，所述第一导电类型衬底11和所述第二导电类型导通层15分别提供读取和擦除操作需要的载流子。
第一导电类型衬底11和第二导电类型导通层15的导电类型相反，本实施例中，第一导电类型为p型，第二导电类型为n型，对应第一导电类型衬底11为p型衬底，第二导电类型导通层15为n型导通层，那么p型衬底提供擦除操作需要的空穴，由第一导电类型衬底11提供空穴泵入沟道通道层14中实现擦除操作；n型导通层提供读取操作需要的电子，由第二导电类型导通层15(N型导通层)提供电子泵入沟道通道层14中实现读取操作。
在一实例中，第一导电类型衬底11和第二导电类型导通层15的材料例如为多晶硅，只是二者的导电类型相反。
本实施例中，介于第一导电类型衬底11与沟道层12之间的第一部分为第二导电类型覆盖层24被刻蚀之后剩余的位于同一平面(不含凸出部分的第二导电类型覆盖层)的部分，参照图1、图8-图12所示。
本实施例中，形成于贯穿沟道层12的通孔中的第二部分为离子注入后的导通孔层23”，该离子注入后的导通孔层23”是由公共选择线导通孔层23经过第二导电类型离子注入之后形成的。当然，在制作过程中，由于整个器件结构要经过湿法腐蚀，因此为了保护公共选择线导通孔层23 暴露的表面防止被腐蚀，因此先在其表面形成了钝化层231，得到含有顶部钝化层的导通孔层23’，如图4所示，图1的结构中为了突出示意改进之处，并未示意出第二导电类型导通层15顶部(z轴正方向)钝化层。
另外，第二部分和第一部分的n型离子浓度可以相等或者不相等，只要第二部分和第一部分能够提供电子通道即可。
本实施例中，沟道层14包含多个叠层对，每个叠层对包括第一叠层材料121和第二叠层材料122，在一实例中，第一叠层材料121为氧化硅，第二叠层材料122为氮化硅。
本实施例中，沟道通道层14的材料为多晶硅，图1示意了在制作过程中沉积完绝缘层13之后的沟道孔130的尺寸，其宽度(沿着y方向) 为c，深度(沿着z方向)为b，未沉积绝缘层对应的沟道孔130的宽度为a。本实施例的存储单元的结构中，沟道通道层14沉积于绝缘层13的侧壁，未填满沟道孔130，沟道通道层14的截面呈U型，因此图1示意了未被沟道通道层14填充的间隙140。
本实施例中，最终的存储单元结构中绝缘层13只位于沟道层12中，绝缘层13环绕沟道通道层14的外围，并不包围在第一导电类型衬底11 和第二导电类型导通层15中的沟道通道层14。
在一实例中，绝缘层13例如为包含第一夹层材料131、第二夹层材料 132和第三夹层材料133的夹层结构，第一夹层材料131、第二夹层材料 132和第三夹层材料133例如分别为氧化硅、氮化硅和氧化硅。
本实施例中，通过在存储单元的底部(背面，图1中沿着z轴负方向) 设置第二导电类型导通层(N型导通层)和第一导电类型衬底(P型衬底)，第一导电类型与第二导电类型相反，其中第二导电类型导通层和第一导电类型衬底分别提供读取操作需要的电子和擦除操作需要的空穴。例如可以通过调节P型多晶硅衬底的注入浓度来调节空穴的浓度，从而实现可靠和高速的擦除操作；通过N型导通层提供电子迁移的通道，基于该导通层提供的电子通道从而实现读取操作。该结构是从存储单元的背面(衬底一侧) 构建而成，不论存储单元的堆叠层数如何增加，第二导电类型导通层的构建均在器件的背面(底部)倒置完成，即将存储单元衬底方向朝上放置形成第二导电类型导通层，因此不受三维存储器持续增高带来的工艺难题的影响，从而有效解决了现有技术中制备堆叠层数较高(例如超过128层) 的存储器的刻蚀工艺无法满足高可靠性的问题。
第二实施例
在本公开的第二个示例性实施例中，提供了一种存储单元的制作方法。
图3-图13为根据本公开一实施例所示的存储单元的制作方法各步骤对应的结构示意图。
本实施例中，该存储单元的制作方法，包括：
步骤S201：如图3所示，在衬底21上方的第一低浓度导电类型延伸层22和沟道层12中制作第一沟道孔130-1，在沟道层12中制作公共选择线导通孔层23，并在该第一沟道孔130-1内侧和底部沉积绝缘层13及沟道通道层14；
本实施例中，第一低浓度导电类型延伸层22(p-型硅延伸层22)和沟道层12依次(沿着z轴正方向)沉积于衬底21之上。该衬底21例如为p 型硅衬底，后续步骤中，可以通过利用利用P-型硅对P型硅高选择比进行湿法刻蚀后停止在P-型硅延伸层上。
在p-型硅延伸层22和沟道层12中制作第一沟道孔130-1，该第一沟道孔130-1贯穿所述沟道层12并伸入至p-型硅延伸层22中，图3中以宽度(沿着y方向)为a1，深度(沿着z方向)为b1示意第一沟道孔的刻蚀尺寸。在所述第一沟道孔130-1中沉积绝缘层13，绝缘层13为包含第一夹层材料131、第二夹层材料132和第三夹层材料133的夹层结构。在本实施例中，该绝缘层13为氧化硅/氮化硅/氧化硅层(O/N/O层)。
在沟道层12中制作公共选择线导通孔层23，需要说明的是，通过刻蚀工艺在沟道层12中制作公共选择线导通孔，然后在该公共选择线导通孔中沉积例如为多晶硅材料得到公共选择线导通孔层23。
步骤S202：如图4所示，去除衬底21，使得第一低浓度导电类型延伸层22表面暴露，并在公共选择线导通孔层23顶部形成钝化层231；
本实施例中，该存储单元作为三维存储器的一部分，该存储单元的正面需要与逻辑控制单元的正面进行相互贴合。
在存储晶元/逻辑控制单元粘贴后，存储单元背面(衬底一面)用化学机械磨平方法削去大部分厚度衬底21后，利用P-型硅对P型硅(掺杂浓度差异)的高选择比进行湿法刻蚀后停止在P-型硅延伸层22上。该步骤 S22中去除衬底的湿法腐蚀的操作可以仅实施于器件的衬底21一面，无需将器件全部置于腐蚀液中。
在公共选择线导通孔层23顶部形成钝化层231的步骤是为了后续步骤中进行湿法刻蚀去除第一低浓度导电类型延伸层22起到保护公共选择线导通孔层23(防止其被腐蚀)的作用，图4中以及后续的步骤中均以附图标记23’示意含有顶部钝化层的导通孔层。对应离子注入后的导通孔层以23”示意。
步骤S203：如图5所示，去除第一低浓度导电类型延伸层22；
本实施例中，利用氧化硅对硅的高选择比通过湿法刻蚀的方式去除P- 型硅延伸层22，露出绝缘层13中的外部氧化硅层(第一夹层材料131)。
步骤S204：如图6所示，去除部分高度的绝缘层13及沟道层12使得沟道通道层14和公共选择线导通孔层底部232均暴露；
本实施例中，去除(沿着z轴负方向)相对于导通孔层底部232凸出部分的该部分高度的绝缘层13以及沟道层12，使得沟道通道层14和公共选择线导通孔层底部232均暴露。
本实施例中，利用硅对氧化硅的高选择比通过湿法刻蚀去除氧化硅/ 氮化硅/氧化硅层，露出含有顶部钝化层的公共选择线导通孔层23’的导通孔层底部232和沟道通道层14。
步骤S205：如图7所示，对含有顶部钝化层的公共选择线导通孔层 23’进行第二导电类型离子注入，得到离子注入后的导通孔层23”；
此步骤中，离子注入的浓度可以与后续步骤中形成的第二导电类型覆盖层24中的离子浓度相同，也可以与之不同，只要满足作为提供电子通道的浓度即可。
步骤S206：如图8所示，沟道通道层14暴露的上表面(z轴负方向) 沉积第二导电类型覆盖层24；
本实施例中，在图8以及以后的附图对应的实际制作工艺中，需要对器件背面(沿着z轴负方向)进行制作工艺，因此实际是将器件倒置过来进行处理的，因此，后续的描述中“上”对应z轴负方向，“下”对应z 轴正方向。
本实施例中，通过在沟道通道层14暴露的上表面沉积第二导电类型覆盖层24，第二导电类型覆盖层24例如为n型硅，该第二导电类型覆盖层24与离子注入后的导通孔层23”实际连成同一个结构，因此这里为了强调该步骤对应的操作，在沉积的第二导电类型覆盖层24和离子注入后的导通孔层23”之间示意了虚线，二者实际在此步骤中连为一体，可以理解的，后续步骤中不再示意虚线。上述第二导电类型覆盖层24与离子注入后的导通孔层23”连为一体的结构为后续器件结构中对应的第二导电类型导通层15的前身，经过图案化工艺之后便得到第二导电类型导通层15。
下面以后续步骤详细介绍图案化工艺。
步骤S207：去除沟道通道层14凸出部分对应覆盖的第二导电类型覆盖层24，使得第二导电类型覆盖层24处于同一个水平面并暴露该沟道通道层14凸出部分；
图9-图12为根据本公开一实施例所示的光刻去除覆盖于沟道通道层上(z轴负方向)的部分第二导电类型覆盖层的结构示意图，该部分第二导电类型覆盖层相对于沟道层表面覆盖的第二导电类型覆盖层向外凸出。
本实施例中，通过采用光刻的方式去除沟道通道层14凸出部分对应覆盖的第二导电类型覆盖层24，先沉积掩膜层25，如图9所示，该掩膜层25例如为光敏层；接下来，对掩膜层25进行曝光，如图10所示，曝光之后的光敏层暴露出第二导电类型覆盖层24相对于沟道层表面覆盖的第二导电类型覆盖层向外凸出的部分；然后对凸出部分的第二导电类型覆盖层24进行刻蚀，如图11所示，本实施例中利用无掺杂硅对N型硅选择比，通过湿法刻蚀去除部分N型硅，使得第二导电类型覆盖层24处于同一个水平面并暴露出多晶硅沟道通道层14的凸出部分；最后用湿法刻蚀方式去除光敏层，如图12所示。
步骤S208：如图13所示，在步骤S207形成的结构上沉积第一导电类型衬底材料，完成存储单元的制作；
图13示意的图与图1所示意的结构图为上下倒置的，在图13中，由于前述制作工艺的描述中在公共选择线导通孔层23的顶部存在钝化层 231以便各个步骤实施湿法腐蚀工艺中起到保护作用，可以理解的，在其它各个步骤中，为了保护某一材料层，形成钝化层(例如为氧化层)可以根据实际需要进行设置，另外在采用湿法腐蚀工艺进行高选择性刻蚀工艺时，钝化层可以是氧化硅层，也可以是其他材料层，根据腐蚀液进行对应调整即可。此外，去除部分结构的工艺不局限于上述提及的湿法腐蚀以及光刻的工艺，可以是二者结合或者采用其他干法刻蚀或湿法刻蚀的工艺均可。
需要说明的是，上述各个步骤的实施例仅作为示例，示例了如何在现有的常规器件结构上制作本公开的存储单元的制作工艺，本公开中，任何能够形成上述存储单元的各部分结构以及相互位置关系的制作工艺均在本公开的保护范围之内。
第三实施例
在本公开的第三个示例性实施例中，提供了一种三维存储器，包含本公开提及的任一种存储单元。
本实施例中，该三维存储器还包含：逻辑控制单元，该存储单元与高逻辑控制单元的正面相互对接。
综上所述，本公开提供了一种存储单元及其制作方法及三维存储器，通过在存储单元的底部(背面，图1中沿着z轴负方向)设置第二导电类型导通层(例如N型导通层)和第一导电类型衬底(例如P型衬底)，其中第二导电类型导通层和第一导电类型衬底分别提供读取操作需要的电子和擦除操作需要的空穴。例如可以通过调节P型多晶硅衬底的注入浓度来调节空穴的浓度，从而实现可靠和高速的擦除操作；通过N型导通层提供电子迁移的通道，基于该导通层提供的电子通道从而实现读取操作。该结构是从存储单元的背面(衬底一侧)构建而成，不论存储单元的堆叠层数如何增加，第二导电类型导通层的构建均在器件的背面(底部)倒置完成，即将存储单元衬底方向朝上放置形成第二导电类型导通层，因此不受三维存储器持续增高带来的工艺难题的影响，适用于更高层堆叠(例如128 及以上堆叠层数)的存储单元的有效导通，从而有效解决了现有技术中制备堆叠层数较高(例如超过128层)的存储器的刻蚀工艺无法满足高可靠性的问题。
贯穿附图，相同的元素由相同或相近的附图标记来表示。在可能导致对本公开的理解造成混淆时，将省略常规结构或构造。并且图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。另外，在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。
说明书与权利要求中所使用的序数例如“第一”、“第二”、“第三”等的用词，以修饰相应的元件，其本身并不意味着该元件有任何的序数，也不代表某一元件与另一元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一元件得以和另一具有相同命名的元件能做出清楚区分。再者，单词“包含”或“包括”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。
除非存在技术障碍或矛盾，本发明的上述实施方式中的各个特征可以自由组合以形成另外的实施例，这些另外的实施例均在本发明的保护范围中。
以上所述的具体实施例，对本公开的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本公开的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。
Claims (7)
1.一种存储单元的制作方法，其特征在于，包括：
准备一衬底；
在所述衬底上形成第一低浓度导电类型延伸层；
制作沟道层，所述沟道层沿着第一方向层叠于所述第一低浓度导电类型延伸层之上；
在所述第一低浓度导电类型延伸层和所述沟道层中制作第一沟道孔，并在所述第一沟道孔内侧和底部沉积绝缘层及沟道通道层；
在所述沟道层中制作公共选择线导通孔层；
去除所述衬底，以使得所述第一低浓度导电类型延伸层表面裸露；
在所述公共选择线导通孔层的顶部形成钝化层；
去除所述第一低浓度导电类型延伸层；
去除部分所述绝缘层及所述沟道层，以露出含有顶部钝化层的公共选择线导通孔层的导通孔层底部和沟道通道层的相对于所述沟道层凸出的沟道通道层凸出部分；
对所述含有顶部钝化层的公共选择线导通孔层进行第二导电类型离子注入，得到离子注入后的导通孔层；
沉积第二导电类型覆盖层；
去除沟道通道层凸出部分对应覆盖的第二导电类型覆盖层，使得所述第二导电类型覆盖层的上表面处于同一个水平面并暴露所述沟道通道层凸出部分；
在上表面处于同一个水平面并暴露所述沟道通道层凸出部分的第二导电类型覆盖层上沉积第一导电类型衬底材料，完成制作；
其中，介于所述第一导电类型衬底与所述沟道层之间的部分为所述第二导电类型覆盖层，定义为第一部分；形成于贯穿所述沟道层的通孔中的部分为所述离子注入后的导通孔层，定义为第二部分；T型连接的所述第一部分和所述第二部分构成第二导电类型导通层；
其中，所述第一导电类型衬底为p型衬底，所述第二导电类型导通层为n型导通层，其中，由所述第一导电类型衬底提供空穴泵入所述沟道通道层中实现擦除操作，由所述第二导电类型导通层提供电子泵入所述沟道通道层中实现读取操作。
2.一种采用如权利要求1所述的制作方法制备得到的存储单元，其特征在于，包括：
第一导电类型衬底；
沟道层，沿着第一方向层叠于第一导电类型衬底之上；
第二导电类型导通层，包含T型连接的第一部分和第二部分，第一部分介于第一导电类型衬底与沟道层之间；第二部分形成于贯穿沟道层的通孔中；
沟道通道层，沿着第一方向的负方向贯穿该沟道层和该第二导电类型导通层中的第一部分，并伸入至该第一导电类型衬底的内部；以及
绝缘层，位于沟道层中，环绕该沟道通道层的外围；
其中，
所述第一导电类型衬底为p型衬底，所述第二导电类型导通层为n型导通层，其中，由所述第一导电类型衬底提供空穴泵入所述沟道通道层中实现擦除操作，由所述第二导电类型导通层提供电子泵入沟道通道层中实现读取操作。
3.根据权利要求2所述的存储单元，其特征在于，所述沟道层包含多个叠层对，每个叠层对包括第一叠层材料和第二叠层材料。
4.根据权利要求2所述的存储单元，其特征在于，所述绝缘层为包含第一夹层材料、第二夹层材料和第三夹层材料的夹层结构。
5.根据权利要求4所述的存储单元，其特征在于，所述第一夹层材料、第二夹层材料和第三夹层材料分别对应为氧化硅、氮化硅和氧化硅。
6.根据权利要求2所述的存储单元，其特征在于，所述第一部分和第二部分的离子浓度相等或者不相等。
7.一种三维存储器，其特征在于，包含权利要求2至6中任一项所述的存储单元。
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