CN113488471A - 半导体存储装置及其制作方法 - Google Patents

Abstract

本公开提供一种半导体存储装置及其制作方法，涉及半导体技术领域。该半导体存储装置包括：衬底；源极结构，形成于衬底上；叠层结构，包括交替层叠设置在源极结构上的氮化层和氧化层；浮置体，形成于氧化层内，浮置体的内部沿叠层结构的层叠方向设置有贯通孔；沟道区，形成于浮置体的内侧，沟道区的内部沿层叠方向也设置有贯通孔，沟道区与源极结构接触；漏极结构，形成于叠层结构在层叠方向的顶部，漏极结构与沟道区接触；栅极结构，形成于沟道区的内侧。本公开可以提高半导体存储装置的集成度。

Description

半导体存储装置及其制作方法

技术领域

本公开涉及半导体技术领域，具体而言，涉及一种半导体存储装置及其制作方法。

背景技术

为了满足消费者对优良性能以及低廉价格的需求，高集成度是半导体存储装置的发展方向。一般，集成度是由单位存储单元所占据面积决定的。

为了提高集成度，在传统的具有一个晶体管和一个电容器的存储单元基础上，提出了可大幅降低存储单元所占据面积的无电容器存储单元。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于克服上述现有技术中的不足，提供一种半导体存储装置及其制作方法，可提高半导体存储装置的集成度。

根据本公开的一个方面，提供一种半导体存储装置，包括：

衬底；

源极结构，形成于所述衬底上；

叠层结构，包括交替层叠设置在所述源极结构上的氮化层和氧化层；

浮置体，形成于所述氧化层内，所述浮置体的内部沿所述叠层结构的层叠方向设置有贯通孔；

沟道区，形成于所述浮置体的内侧，所述沟道区的内部沿所述层叠方向也设置有贯通孔，所述沟道区与所述源极结构接触；

漏极结构，形成于所述叠层结构在层叠方向的顶部，所述漏极结构与所述沟道区接触；

栅极结构，形成于所述沟道区的内侧。

可选的，在所述氧化层有多层的情况下，形成于不同层的所述氧化层内的所述浮置体的贯通孔连通，并贯通所述氮化层形成连通孔。

可选的，所述沟道区在所述连通孔内形成整体结构，并与多层的所述浮置体接触，所述沟道区的一端与所述源极结构接触，所述沟道区的另一端与所述漏极结构接触。

可选的，所述栅极结构包括：

栅氧层，形成于所述沟道区的内侧，所述栅氧层沿所述层叠方向也设置有贯通孔；

栅极层，填充于所述栅氧层的内部。

可选的，所述栅极结构还贯穿所述漏极结构。

可选的，还包括：

多个导电通孔，分别用于外露所述源极结构、所述漏极结构或所述栅极层，所述导电通孔内填充有导电物质。

可选的，所述源极结构有多个，多个所述源极结构间隔设置。

可选的，所述沟道区的掺杂浓度低于所述浮置体的掺杂浓度。

可选的，所述浮置体中掺杂有量子点。

根据本公开的另一个方面，提供一种半导体存储装置的制作方法，包括：

提供衬底；

在所述衬底上沉积形成源极结构；

在所述源极结构上依次交替沉积氮化层和氧化层，形成叠层结构；

刻蚀贯穿所述叠层结构的第一通孔，并露出所述源极结构；

通过所述第一通孔，刻蚀部分所述氧化层，形成氧化层凹槽；

在所述氧化层凹槽内沉积浮置体；

在所述第一通孔内沉积沟道区材料层，所述沟道区材料层与所述浮置体接触；

在所述叠层结构上沉积漏极结构，所述漏极结构与所述沟道区材料层接触；

刻蚀贯穿所述漏极结构和所述沟道区材料层的第二通孔，并漏出所述源极结构，剩余的所述沟道区材料层形成所述沟道区；

在所述第二通孔内沉积栅极结构。

可选的，在所述氧化层凹槽内沉积浮置体包括：

在所述第一通孔和所述氧化层凹槽内沉积浮置体材料层；

刻蚀所述第一通孔内的所述浮置体材料层，保留在所述氧化层凹槽内的所述浮置体材料层形成所述浮置体。

可选的，在所述第一通孔和所述氧化层凹槽内沉积浮置体材料层包括：

通过外延生长单晶硅填满所述第一通孔和所述氧化层凹槽，并在所述单晶硅中重掺杂铬离子，形成所述浮置体材料层。

可选的，刻蚀所述第一通孔内的所述浮置体材料层包括：

自对准异向刻蚀所述第一通孔内的所述浮置体材料层。

可选的，在所述第二通孔内沉积栅极结构包括：

通过所述第二通孔，在所述沟道区的内侧沉积栅氧层；

在所述栅氧层的内部填充栅极层。

可选的，在所述衬底上沉积形成源极结构包括：

在所述衬底上沉积第一导电结构；

刻蚀所述第一导电结构，并在刻蚀后的所述第一导电结构中掺杂离子，形成多个间隔设置的所述源极结构，一个所述源极结构对应至少一个所述第一通孔。

可选的，在多个所述源极结构之间的沟槽内填充绝缘物质，形成隔离结构。

可选的，在所述叠层结构上沉积漏极结构包括：

在所述叠层结构上沉积第二导电结构；

刻蚀所述第二导电结构，并在刻蚀后的所述第二导电结构中掺杂离子，形成多个间隔设置的所述漏极结构，一个所述漏极结构对应至少一个所述第一通孔。

可选的，还包括：

刻蚀外露所述源极结构、所述漏极结构或所述栅极结构的导电通孔，在所述导电通孔内填充导电物质。

本公开示例性实施方式提供的半导体存储装置，通过在叠层结构中设置多层的浮置体，以及与浮置体接触的沟道区；在叠层结构的叠层方向上下分别设置与沟道区接触的漏极结构和源极结构，栅极结构设置在沟道区的内侧。一方面，多层的浮置体构成的存储单元可以共用一对源极结构和漏极结构，从而可以减小存储单元的占用面积。另一方面，还可以在垂直于层叠方向上，设置多对沟道区和浮置体，从而在三维空间内成倍地增加存储单元的数量，而且这些存储单元可以共用同一个源极结构和漏极结构，以减小存储单元的占用面积，从而极大地提高了半导体存储装置的集成度。再一方面，由于浮置体设置在沟道区的外侧，且并没有与源极结构、漏极结构直接接触，所以不会存在电荷泄漏的情况，因此，该浮置体的数据保持时间会得到增强。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示出了一种无电容器动态随机存取存储器的剖视图。

图2a为本公开示例性实施方式提供的一种半导体存储装置的结构示意图。

图2b示出了图2a提供的半导体存储装置在A-A方向上的截面示意图。

图3示出了图2a提供的半导体存储装置在B-B方向上的截面示意图。

图4(a)-图4(k)为本公开示例性实施方式提供的制作半导体存储装置的说明图。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

上述所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中，如有可能，各实施例中所讨论的特征是可互换的。在上面的描述中，提供许多具体细节从而给出对本发明的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本发明的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、材料等。在其它情况下，不详细示出或描述公知结构、材料或者操作以避免模糊本发明的各方面。

虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。

用语“一个”、“一”、“该”、“所述”“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。用语“第一”和“第二”仅作为标记使用，不是对其对象的数量限制。

参照图1，示出了一种无电容器动态随机存取存储器(Dynamic Random AccessMemory，DRAM)的剖视图。

如图1所示，栅极110可以形成在硅基底120上。该硅基底120由第一硅层121、氧化物层123和第二硅层125顺序堆叠而成。栅极110则由栅极绝缘层111和栅极导电层113顺序堆叠而成。源极130和漏极140则形成在栅极110两侧的第二硅层125中。与第一硅层121电隔离的浮置沟道体150形成在源极130和漏极140之间的第二硅层125中。该无电容器动态随机存取存储器通过在浮置沟道体150内积聚空穴或电子而存储数据值“1”或“0”。

申请人在进一步研究中发现，上述无电容器动态随机存取存储器中存储单元的占用面积仍有减小的空间。

基于此，本公开示例性实施方式提供了一种半导体存储装置，以进一步降低无电容器动态随机存取存储器中存储单元的占用面积，从而提高半导体存储装置的集成度。参照图2(a)、图2(b)、图3，该半导体存储装置可以包括衬底200、源极结构210、叠层结构220、浮置体230、沟道区240、漏极结构250和栅极结构260，其中：

衬底200主要是用于保证半导体存储装置机械强度的硅衬底，其截面形状可以是长方形、圆形等形状，厚度可以根据实际情况设置，例如，几微米等，本示例性实施方式对此不作特殊限定。

本公开示例性实施方式中，源极结构210形成于衬底200上，源极结构210可以沉积在衬底200上。根据需要可以将源极结构210沉积成一整块结构，也可以将一整块的源极结构210刻蚀成多个条形结构。图2(a)中显示的是三个条形的源极结构210。在实际应用中，根据半导体存储装置的集成度需要设置源极结构210的数量。

需要说明的是，当有多个源极结构210时，多个源极结构210间隔设置，并且需要在多个源极结构之间填充绝缘物质，以形成隔离结构。由隔离结构和源极结构210组成的结构也有利于叠层结构220的形成。

本公开示例性实施方式中，叠层结构220包括在源极结构210上依次交替层叠沉积的氮化层221和氧化层222。其中的氮化层221可以是由氮化硅材料沉积而成，氧化层222可以是由氧化硅材料沉积而成。

在实际应用中，氮化层221和氧化层222的数量则可以根据实际需要确定。在氧化层222只有一层的时候，氮化层221可以有两层；在氧化层222有多层的时候，氮化层221可以设置比氧化层222多一层。本公开示例性实施方式对于氮化层221和氧化层222的具体数量不作特殊限定。

在本公开示例性实施方式中，浮置体230形成于氧化层222内，具体的形成方式将在后面描述。所形成的浮置体230的内部沿叠层结构220的叠层方向设置有贯通孔，可以在该贯通孔内形成沟道区240，以将沟道区240形成于浮置体230的内侧。

在实际应用中，如果氧化层222有多层，则可以将形成于不同层氧化层222内的浮置体230的贯通孔连通，并贯通所有氮化层221，以形成暴露源极结构210的连通孔。

如此，沟道区240可以直接形成于连通孔内，以使沟道区240在连通孔内形成整体结构，同时，沟道区240与多层的浮置体230接触。该沟道区240的内部沿层叠方向也设置有贯通孔，该贯通孔用于沉积栅极结构260。

本公开示例性实施方式中，漏极结构250形成于叠层结构220在层叠方向的顶部，且该漏极结构250与沟道区240接触，该沟道区240为设置在连通孔内，且沟道区240的一端与源极结构210接触，沟道区240的另一端与漏极结构250接触。

本公开示例性实施方式中，栅极结构260包括：栅氧层261和栅极层262；其中，栅氧层261形成于沟道区240的内侧，栅氧层261沿层叠方向也设置有贯通孔；栅极层262填充于栅氧层261内部的贯通孔内。

在实际应用中，形成的栅极结构260可以贯穿漏极结构250，以便于栅极层262外接导电结构。

本公开示例性实施方式提供的半导体存储装置还可以包括多个导电通孔，这些导电通孔用于外露源极结构210、漏极结构250或栅极层262，上述导电通孔内还需要填充导电物质，以便于源极结构210、漏极结构250或栅极层262实现电连接。

本公开示例性实施方式中，一个源极结构210还可以对应多个成对设置的沟道区240和栅极结构260，一个沟道区240则对应有多层浮置体230，从而可以形成多个存储单元，增大了半导体存储装置的集成度。如图2(b)所示，源极结构210设置有三个，每个源极结构210对应三个成对设置的沟道区240和栅极结构260，从而在垂直于层叠方向形成了九个存储单元；另外，在层叠方向上，每个沟道区240还对应有多层浮置体230，从而在三维空间内成倍地增加了存储单元的数量，而且这些存储单元可以共用同一个源极结构210和漏极结构250，以减小存储单元的占用面积，从而极大地提高了半导体存储装置的集成度。

从存储数据的角度而言，浮置体230相当于空穴储存单元，浮置体230是重掺杂半导体结构，例如，在半导体硅中掺杂较多的铬、锑、铝、镓等离子来提高浮置体230的导电性，浮置体230的掺杂浓度高于沟道区240的掺杂浓度，以使浮置体230的价带高于沟道区240的价带，也就是说，浮置体230中的电子较多。

在本公开示例性实施方式中，为了进一步增加浮置体230中储存的电子的数量，还可以在浮置体230中掺杂量子点。量子点是把激子在三个空间方向上束缚住的半导体纳米结构。一个量子点具有少量的(1-100个)的电子、电洞或电子电洞对，即其所带的电量是元电荷的整数倍。因此，通过在浮置体230中掺杂量子点可以增加浮置体230中的电子数量。

本公开示例性实施方式提供的半导体存储装置，通过在叠层结构中设置多层的浮置体，以及与浮置体接触的沟道区；在叠层结构的叠层方向上下分别设置与沟道区接触的漏极结构和源极结构，栅极结构设置在沟道区的内侧。一方面，多层的浮置体构成的存储单元可以共用一对源极结构和漏极结构，从而可以减小存储单元的占用面积。另一方面，还可以在垂直于层叠方向上，设置多对沟道区和浮置体，从而在三维空间内成倍地增加存储单元的数量，而且这些存储单元可以共用同一个源极结构和漏极结构，以减小存储单元的占用面积，从而极大地提高了半导体存储装置的集成度。再一方面，由于浮置体设置在沟道区的外侧，且并没有与源极结构、漏极结构直接接触，所以不会存在电荷泄漏的情况，因此，该浮置体的数据保持时间会得到增强。

下面将结合附图详细描述本公开示例性实施方式中的半导体存储装置的制作方法。

应理解，为了说明工艺效果，附图中并不是按照实际器件结构比例所画。

本公开示例性实施方式中，半导体存储装置的主要制作工艺步骤如下：

步骤10，提供衬底；

步骤20，在衬底上沉积形成源极结构；

步骤30，在源极结构上依次交替沉积氮化层和氧化层，形成叠层结构；

步骤40，刻蚀贯穿叠层结构的第一通孔，并露出源极结构；

步骤50，通过第一通孔，刻蚀部分氧化层，形成氧化层凹槽；

步骤60，在氧化层凹槽内沉积浮置体；

步骤70，在第一通孔的内沉积沟道区材料层，沟道区材料层与浮置体接触；

步骤80，在叠层结构上沉积漏极结构，漏极结构与沟道区材料层接触；

步骤90，刻蚀贯穿漏极结构和沟道区材料层的第二通孔，并漏出源极结构，剩余的沟道区材料层形成沟道区；

步骤91，在第二通孔内沉积栅极结构。

下面将通过具体的实施方法来说明半导体存储装置的制作过程。

具体的，半导体存储装置的制作工艺步骤如下：

如图4(a)所示，提供衬底200，并在衬底200上沉积第一导电结构，刻蚀第一导电结构，并在刻蚀后的第一导电结构中掺杂离子，例如，加入n型或p型离子，形成多个间隔设置的源极结构210。

在实际应用中，衬底200可以是硅衬底、锗硅和掺杂硅衬底等衬底。衬底200的横截面形状可以为圆形、矩形或方形等，本公开示例性实施方式对此不作特殊限定。

在实际应用中，所刻蚀形成的多个源极结构210可以如图4(a)的俯视图4(b)所示，在多个源极结构210之间的沟槽内可以填充绝缘物质，以形成隔离结构410。

如图4(c)所示，在源极结构210上依次交替沉积氮化层221和氧化层222，形成一种叠层结构220。其中，氮化层221可以是由氮化硅沉积而成，氧化层222可以是由氧化硅沉积而成。

如图4(d)所示，刻蚀贯穿叠层结构220的第一通孔420，例如，通过图形化刻蚀的方式刻蚀叠层结构220。该第一通孔420需要贯穿整个叠层结构220，以露出源极结构210。另外，为了在刻蚀过程中保护叠层结构220，还可以在叠层结构220的顶部设置研磨层430。其中，第一通孔420的形状由图形化掩膜层的形状决定，具体的图形化掩膜层的形状则可以根据实际情况确定，此处不再赘述。

图4(e)示出了图4(d)所示结构在C-C截面的俯视图，如图4(e)所示，在源极结构210有多个的情况下，每个源极结构210都需要对应刻蚀一个第一通孔420，以露出该源极结构210。

如图4(f)所示，根据氮化层221和氧化层222的刻蚀选择比，确定一种刻蚀材料，在第一通孔420中通入该刻蚀材料，以通过第一通孔420刻蚀部分氧化层222，形成氧化层凹槽440。

如图4(g)所示，在第一通孔420和氧化层凹槽440内沉积浮置体材料层，以填满该第一通孔420和氧化层凹槽440。刻蚀第一通孔420内的浮置体材料层，保留在氧化层凹槽440内的所述浮置体材料层形成浮置体230。

在实际应用中，浮置体材料层的沉积方式可以有多种，本公开示例性实施方式中，可以通过外延生长单晶硅的方式填满第一通孔420和氧化层凹槽440，并在该单晶硅中原位重掺杂铬离子，以形成所述浮置体材料层。或者，还可以沉积具有比硅的价带更高价带的半导体材料或金属材料，例如，铬、硅锗、锑化铝、锑化镓中的任一种。另外，还可以在浮置体材料层的材料中加入量子点，以存储更多电子。

在刻蚀第一通孔420内的浮置体材料层的过程中，可以采用自对准异向刻蚀的方式，也可以采用其他方式，本公开示例性实施方式对此不作特殊限定。

如图4(h)所示，在第一通孔420内沉积沟道区材料层，具体可以通过外延生长的方式沉积沟道区材料层450，该沟道区材料层450填满第一通孔420，以使沟道区材料层450与浮置体230接触。其中，沟道区材料层450的材料可以是半导体材料，并且，在沉积该半导体材料的时候，可以同时在原位加入n型或p型离子，以形成半导体导电通道。

接着，在叠层结构220上沉积漏极结构250。具体在沉积漏极结构250的过程中，可以在叠层结构220上沉积第二导电结构，并在该第二导电结构里面掺杂离子，例如，加入n型或p型离子，以形成一个整体的漏极结构250。或者，刻蚀该第二导电结构，并在刻蚀后的第二导电结构中掺杂离子，形成多个间隔设置的漏极结构250，一个漏极结构250对应至少一个第一通孔420，且上述的漏极结构250需要与沟道区材料层接触。如图4(i)示出了图4(h)所示结构的俯视图。

如图4(j)所示，刻蚀贯穿上述漏极结构250和沟道区材料层450的第二通孔460，并漏出源极结构210。具体的，第二通孔460可以位于第一通孔420的内部，被第二通孔460刻蚀后的剩余所述沟道区材料层450形成沟道区240。其中，第二通孔460的数量由第一通孔420确定。

在获得如图4(j)所示的半导体存储装置之后，可以通过第二通孔460，在沟道区240的内侧沉积栅氧层261，该栅氧层261可以沉积一层或多层，且栅氧层261内部镂空。在镂空的栅氧层261内部填充栅极层262，以获得如图2(a)所示的半导体存储装置。其中栅极层262可以是金属，也可以是多晶硅等。

最后，还可以在形成的如图2(a)所示的半导体存储装置中刻蚀多个导电通孔470，这些导电通孔470可以外露源极结构210、漏极结构250或栅极结构260，具体是栅极结构260中的栅极层262，并在导电通孔470内填充导电物质，以实现存储单元中的源极、漏极、栅极的电连接。

需要说明的是，本公开示例性实施方式提供的半导体存储装置的制作方法仅是示意性说明，本公开对每个部件的制作工艺并不限定。

应理解，在本公开的各种实施方式中，上述各过程的序号大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本公开示例性实施方式的实施过程构成任何限定。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (18)

1.一种半导体存储装置，其特征在于，包括：

衬底；

源极结构，形成于所述衬底上；

叠层结构，包括交替层叠设置在所述源极结构上的氮化层和氧化层；

浮置体，形成于所述氧化层内，所述浮置体的内部沿所述叠层结构的层叠方向设置有贯通孔；

沟道区，形成于所述浮置体的内侧，所述沟道区的内部沿所述层叠方向也设置有贯通孔，所述沟道区与所述源极结构接触；

漏极结构，形成于所述叠层结构在层叠方向的顶部，所述漏极结构与所述沟道区接触；

栅极结构，形成于所述沟道区的内侧。

2.根据权利要求1所述的半导体存储装置，其特征在于，在所述氧化层有多层的情况下，形成于不同层的所述氧化层内的所述浮置体的贯通孔连通，并贯通所述氮化层形成连通孔。

3.根据权利要求2所述的半导体存储装置，其特征在于，所述沟道区在所述连通孔内形成整体结构，并与多层的所述浮置体接触，所述沟道区的一端与所述源极结构接触，所述沟道区的另一端与所述漏极结构接触。

4.根据权利要求1或3所述的半导体存储装置，其特征在于，所述栅极结构包括：

栅氧层，形成于所述沟道区的内侧，所述栅氧层沿所述层叠方向也设置有贯通孔；

栅极层，填充于所述栅氧层的内部。

5.根据权利要求4所述的半导体存储装置，其特征在于，所述栅极结构还贯穿所述漏极结构。

6.根据权利要求4所述的半导体存储装置，其特征在于，还包括：

多个导电通孔，分别用于外露所述源极结构、所述漏极结构或所述栅极层，所述导电通孔内填充有导电物质。

7.根据权利要求3所述的半导体存储装置，其特征在于，所述源极结构有多个，多个所述源极结构间隔设置。

8.根据权利要求1所述的半导体存储装置，其特征在于，所述沟道区的掺杂浓度低于所述浮置体的掺杂浓度。

9.根据权利要求8所述的半导体存储装置，其特征在于，所述浮置体中掺杂有量子点。

10.一种半导体存储装置的制作方法，其特征在于，包括：

提供衬底；

在所述衬底上沉积形成源极结构；

在所述源极结构上依次交替沉积氮化层和氧化层，形成叠层结构；

刻蚀贯穿所述叠层结构的第一通孔，并露出所述源极结构；

通过所述第一通孔，刻蚀部分所述氧化层，形成氧化层凹槽；

在所述氧化层凹槽内沉积浮置体；

在所述第一通孔内沉积沟道区材料层，所述沟道区材料层与所述浮置体接触；

在所述叠层结构上沉积漏极结构，所述漏极结构与所述沟道区材料层接触；

刻蚀贯穿所述漏极结构和所述沟道区材料层的第二通孔，并漏出所述源极结构，剩余的所述沟道区材料层形成所述沟道区；

在所述第二通孔内沉积栅极结构。

11.根据权利要求10所述的半导体存储装置的制作方法，其特征在于，在所述氧化层凹槽内沉积浮置体包括：

在所述第一通孔和所述氧化层凹槽内沉积浮置体材料层；

刻蚀所述第一通孔内的所述浮置体材料层，保留在所述氧化层凹槽内的所述浮置体材料层形成所述浮置体。

12.根据权利要求11所述的半导体存储装置的制作方法，其特征在于，在所述第一通孔和所述氧化层凹槽内沉积浮置体材料层包括：

通过外延生长单晶硅填满所述第一通孔和所述氧化层凹槽，并在所述单晶硅中重掺杂铬离子，形成所述浮置体材料层。

13.根据权利要求11所述的半导体存储装置的制作方法，其特征在于，刻蚀所述第一通孔内的所述浮置体材料层包括：

自对准异向刻蚀所述第一通孔内的所述浮置体材料层。

14.根据权利要求10所述的半导体存储装置的制作方法，其特征在于，在所述第二通孔内沉积栅极结构包括：

通过所述第二通孔，在所述沟道区的内侧沉积栅氧层；

在所述栅氧层的内部填充栅极层。

15.根据权利要求10所述的半导体存储装置的制作方法，其特征在于，在所述衬底上沉积形成源极结构包括：

在所述衬底上沉积第一导电结构；

刻蚀所述第一导电结构，并在刻蚀后的所述第一导电结构中掺杂离子，形成多个间隔设置的所述源极结构，一个所述源极结构对应至少一个所述第一通孔。

16.根据权利要求15所述的半导体存储装置的制作方法，其特征在于，在多个所述源极结构之间的沟槽内填充绝缘物质，形成隔离结构。

17.根据权利要求10所述的半导体存储装置的制作方法，其特征在于，在所述叠层结构上沉积漏极结构包括：

在所述叠层结构上沉积第二导电结构；

刻蚀所述第二导电结构，并在刻蚀后的所述第二导电结构中掺杂离子，形成多个间隔设置的所述漏极结构，一个所述漏极结构对应至少一个所述第一通孔。

18.根据权利要求10-17中任一项所述的半导体存储装置的制作方法，其特征在于，还包括：

刻蚀外露所述源极结构、所述漏极结构或所述栅极结构的导电通孔，在所述导电通孔内填充导电物质。

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