TW202135299A - 半導體裝置 - Google Patents

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久本大
川嶋祥之
橋本孝司
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日商瑞薩電子股份有限公司
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Abstract

本發明係關於一種半導體裝置，其包含由具有一分裂閘極類型MONOS結構之一FinFET組態之一記憶體單元，該FinFET具有形成於複數個鰭片中之複數個源極區，且該複數個源極區由一源極線觸點共同連接。進一步言之，該FinFET亦具有形成於該複數個鰭片中之複數個汲極區，該複數個汲極區由一位元線觸點共同連接，且該FinFET構成1位元之一記憶體單元。

Description

半導體裝置
本發明係關於一種半導體裝置，且特定言之係關於一種合適應用於包含具鰭片結構之一電晶體之一半導體裝置之技術。
一快閃記憶體或一EEPROM (電可擦除且可程式化唯讀記憶體)已經廣泛用作安裝於一MCU (微型電腦單元)中之一非揮發性記憶體。此等儲存裝置具有在MISFET (金屬絕緣體半導體場效電晶體)之閘極電極下方由氧化膜或一捕捉介電膜包圍之一導電浮動閘極電極，且經組態以在浮動閘極或捕捉介電膜中使用電荷累積狀態作為儲存資訊並將其讀出作為電晶體之臨限值。此處提及之捕捉介電膜係能夠累積電荷之一介電膜，其實例包含氮化矽膜。藉由如此電荷進出電荷累積膜之注入及發射，藉由使MISFET之臨限值偏移，可將MISFET用作一非揮發性記憶體。此快閃記憶體亦指稱MONOS (金屬氧化物氮化物氧化物半導體)電晶體。而且，使用MONOS電晶體作為一記憶體電晶體並進一步添加有一控制電晶體之分裂閘極類型記憶體單元已經廣泛使用。
另外，已知具鰭片狀結構之一電晶體作為一場效電晶體，其能夠達成操作速度之提高、洩漏電流及功耗之減小及半導體元件之小型化。具有鰭片結構之電晶體(FinFET；鰭片場效電晶體)(例如)係經組態以具有在一半導體基板上突出之一半導體層作為一通道區以及經形成以便跨過突出半導體層之一閘極電極的一半導體元件。
以下列出所揭示之技術。 [專利文獻1] 日本未審查專利申請公開案第2006-41354號 [專利文獻2] 日本未審查專利申請公開案第2017-45860號
專利文獻1揭示一種具有一MONOS電晶體之分裂閘極類型記憶體單元。
專利文獻2揭示一種用於形成一MONOS電晶體作為具鰭片結構之一電晶體之技術。
具有使用熱載子用於寫入及擦除資訊之一MONOS電晶體之一分裂閘極類型記憶體單元經組態以藉由將具有負電荷之電子或具有正電荷之電洞捕捉於形成於一記憶體閘極電極下方之一電荷儲存層(亦指稱電荷累積層)中來改變一記憶體電晶體之臨限值，藉此執行該儲存資訊之讀取作為該讀取電流值之變化。
由於分裂閘極類型記憶體單元使用其中具有一控制閘極之一電晶體及具有一記憶體閘極之一電晶體串聯連接之分裂閘極結構，因此其指稱一分裂閘極類型電荷捕捉記憶體單元。
當一n型MOSFET用於具有一控制閘極之一電晶體時，為了增加讀取電流，藉由將電洞注入至該電荷儲存層中來增加儲存電洞量並降低具有一記憶體閘極之一電晶體之臨限值係有效的。相反，為了使電晶體進入一高臨限值狀態，需要注入能夠補償電荷儲存層中儲存之大量電洞之大量電子。因此，為了在促進該記憶體單元之小型化時獲得一恆定讀取電流，需要增加每單位通道之注入電荷量。
然而，為了增加在寫入及擦除記憶體單元時注入電荷量，需要施加高電場，但此導致電晶體之重寫耐久性及電荷儲存特性退化，其在記憶體單元之操作中引起一極大關注。例如，根據由本發明之發明人之研究，如圖4A及圖4B中所展示，當重寫時之電場高(高電場寫入)時，與其中電場低(低電場寫入)之情況相比，觀察到重寫耐久性及電荷儲存特性之更大退化。注意，在圖4A中，重寫次數及重寫脈衝數表示該等次數在由箭頭指示之方向上相對增加。而且，在圖4B中，電荷儲存時間表示時間在由箭頭指示之方向上相對增加且臨限值改變量表示臨限值在由箭頭指示之方向上相對改變(退化)。
當出於一記憶體單元之小型化之目的而將一FinFET用作該記憶體單元之一電晶體時，由於該電晶體經組態以具有一三維結構，因此場集中很可能發生鰭片之尖端或隅角處(其係在半導體基板上突出之一半導體層)，且局部施加極高電場，使得可預期重寫耐久性及電荷儲存特性之退化變得更加嚴重。
將自本說明書之描述及附圖明白其他目的及新穎特徵。
以下將簡單描述本申請案中所揭示之典型實施例之概述。
根據一個實施例之一半導體裝置包含由具有一分裂閘極類型MONOS結構之一FinFET組態之一記憶體單元，且1位元之一記憶體單元由使用複數個鰭片之一FinFET形成。進一步言之，形成於用於構成相同位元之一記憶體單元之一FinFET之複數個鰭片之間的一溝槽形成為深於形成於用於另一不同位元之一FinFET之鰭片之間的一溝槽。
藉由根據一個實施例之半導體裝置，可改良由具有一分裂閘極類型MONOS結構之FinFET組態之記憶體單元之資訊重寫特性。
相關申請案之交互參考
包含說明書、附圖及摘要之2019年11月15日申請之日本專利申請案第2019-207061號之揭示內容之全文以引用的方式併入本文中。
將參考附圖詳細描述根據實施例之半導體裝置。注意，在說明書及附圖中，相同組件或對應組件由相同元件符號表示，且將省略其重複描述。而且，實施例及各修改方案可根據需要至少部分彼此組合。進一步言之，在一些情況下，為使附圖易於看見，可省略在橫截面圖中指示該區段並非係中空之對角線。若該區段係中空，則該區段係中空之事實在說明書中明顯描述。
而且，在實施例中使用之附圖中，在一些情況下，為了使附圖易於看見而省略陰影。符號「- 」及「+ 」指示n導電類型或p導電類型之雜質之相對濃度。例如，在一n型雜質之情況下，雜質濃度依「n-- 」、「n- 」、「n」、「 n+ 」及「n++ 」之順序變高。 (第一實施例)
在詳細描述根據第一實施例之半導體裝置之前，將描述由具有平行配置之複數個鰭片之一FinFET組態之一記憶體單元之優越性。藉由對1位元資訊使用平行配置之複數個鰭片，大大地改良有效通道寬度，且在一記憶體單元之寫入及擦除時每單位通道注入之電荷量減少，使得可大大提高重寫耐久性及記憶體單元之電荷儲存特性。
圖1A展示一示意性平面佈局，其展示一典型平面MOSFET之一主動區AR及一閘極區GR。另一方面，圖1B展示一示意性平面佈局，其展示一典型FinFET之一主動區FAR及一閘極區GR2。
在圖1A中所展示之平面MOSFET中，有效通道寬度對應於一通道寬度W1，該通道寬度W1係用作主動區AR之半導體層(雜質擴散層)之寬度。另一方面，在圖1B中所展示之FinFET中，當假設鰭片之一高度為HFN 時，有效通道寬度係藉由將鰭片高度HFN 之兩倍加至一鰭片寬度W2而獲得之值。
例如，當藉由使用高級光微影之一圖案化技術(諸如雙圖案化)來實現作為一單元間距(鰭片間距) PC1之一半之一單元間距(鰭片間距) PC2時，平面MOSFET中之有效單元間距係單元間距PC1之一半。另一方面，FinFET中之有效單元間距係藉由將鰭片高度HFN 之四倍加至鰭片寬度W2之兩倍而獲得之值。
此處，當單元間距PC2及鰭片高度HFN 設定為相同值時，由於有效通道寬度係藉由將單元間距PC2之兩倍加至鰭片寬度W2之兩倍而獲得之值，因此，與平面MOSFET之情況相比，可確保四倍或四倍以上之通道寬度。因此，可見，使用具有複數個鰭片之FinFET來組態記憶體單元對於抑制每單位面積向電荷捕捉膜之電荷注入量非常有效。
此外，儘管稍後描述，但可藉由增加由複數個鰭片夾置之區域中之有效鰭片高度來增加有效通道寬度(換言之，減小複數個鰭片之間的隔離區之高度)。使用此一組態，由於除增加鰭片之數目之效果之外，亦可擴大可由記憶體閘極電極控制之通道區，所以可改良重寫耐久性及電荷儲存特性。
接下來，將參考圖2描述MONOS電晶體之記憶體單元結構。一記憶體單元MC包含用作一字線WL之一控制閘極CG、用作一寫入及擦除電極之一記憶體閘極MG、配置於控制閘極CG之一側上且由一n+ 型擴散層形成之一汲極區DR及配置於記憶體閘極MG之一側上且由一n+ 型擴散層形成之一源極區SR。控制閘極CG經由一閘極介電膜GI藉由場效來控制在形成於一p型基板PSUB之一表面上之控制閘極CG下方之一p型通道形成層CGC，且記憶體閘極MG經由一電荷捕捉膜CTF控制記憶體閘極MG下方之一n型通道MGC。
而且，一預定電位經由一位元線BL、一源極線SL、一基板電位線VSUB及一子字線SWL供應給汲極區DR、源極區SR、p型基板PSUB及記憶體閘極MG之各者。一般而言，取決於通道載子之流動方向來使用源極及汲極之名稱，但由於分裂閘極類型MONOS具有一不對稱結構，因此為方便起見，此處將源極及汲極之名稱用作特定擴散層之電極名稱。因此，取決於操作模式，載子可自汲極電極流動至源極電極。
在分裂閘極類型MONOS中，藉由使用寫入中之SSI (源極側注入)，藉由垂直電場將電子注入至電荷捕捉膜中。在擦除中，藉由利用MG通道之水平電場來加速在擴散層(源極)之端部處之由帶至帶穿隧產生之電洞而將電洞注入至電荷捕捉膜中。
圖3展示具有圖2中所展示之分裂閘極類型MONOS結構之一典型記憶體單元之操作模式。在圖3之上表A中，在各自操作中之端子處之偏壓條件由符號(諸如一接地電位GND及一電源電壓Vcc)展示，且在圖3之下表B中假定1.5 V之電壓，以裝置中之特定電壓(單位：V)之實例展示。由於寫入使用源極側注入方法且在通道中產生之熱載子電子注入至電荷捕捉膜中，因此選擇電晶體及記憶體電晶體之通道進入一導通狀態且施加一高記憶體閘極電壓VMG。
另一方面，由於在擦除時由於源極線SL與記憶體閘極MG之間的電場而藉由帶至帶穿隧現象產生電洞，因此應用一負記憶體閘極電壓VMG。所產生之電洞由電場加速以將其注入電荷捕捉膜中，藉此執行擦除。在讀取操作中，藉由將源極線SL設定為接地電位、將位元線BL設定為電源電壓及將電源電壓施加於控制閘極CG，選擇電晶體進入一導通狀態，且藉由將記憶體閘極MG之電荷捕捉狀態讀取為電流值之一量值來獲得非揮發性記憶體單元之操作。在第一實施例中，減少寫入中之記憶體閘極MG之偏壓VMG(Vmgp )係一個重要目的。
接下來，將參照圖5及圖6詳細描述根據第一實施例之半導體裝置。首先，將描述在其中藉由使用具有一分裂閘極類型MONOS結構之半導體裝置來組態一非揮發性記憶體陣列之情況下之一典型操作。
圖5展示一典型陣列組態。圖5展示一非揮發性記憶體模組之一實例且係展示複數個記憶體單元MC之四個記憶體單元MC之一連接關係的一等效電路圖。
各控制閘極CG電連接至用於控制閘極CG之一字線驅動器電路WLD，各記憶體閘極MG電連接至用於記憶體閘極MG之一記憶體閘極驅動器電路MGD，源極區SR電連接至用於源極線之一源極線驅動器電路SLD且汲極區DR電連接至用於位元線之一位元線驅動器電路BLD。而且，由一基板電壓電路VSUBGN將一預定電位施加於一半導體基板PSUB。
圖6展示圖5中所展示之記憶體單元陣列之一平面佈局之一實例。圖6展示對應於由圖5中所展示之一虛線MC包圍之兩個記憶體單元之一平面佈局。
而且，在圖6中，由一虛線UC包圍之一部分指示對應於一個記憶體單元之一單位單元UC，且單位單元UC包含在平面圖中在一第一方向X上延伸之一第一鰭片FN1及一第二鰭片FN2、在平面圖中在一第二方向Y上延伸之記憶體閘極MG及控制閘極CG、共同連接至形成於第一鰭片FN1及第二鰭片FN2中之源極區之一源極線觸點SLC及共同連接至形成於第一鰭片FN1及第二鰭片FN2中之汲極區之一位元線觸點BLC。
圖7展示對應於圖6中之一單點鏈線A-A之一橫截面結構。如圖7中所展示，根據第一實施例之半導體裝置之一個特徵在於，使在夾置於兩個鰭片FN1與FN2之間的一區中之一隔離區STI之一上表面高度低於位於鰭片FN1及FN2外部之隔離區STI之上表面之高度。
如自圖7瞭解，待成為有效通道之區由兩個區(諸如由記憶體閘極MG夾置之一雙閘極控制區DGR及由位於夾置於兩個鰭片FN1及FN2之間的一區中之記憶體閘極MG之一部分控制之一單閘極控制區SGR)組成，且因此可增加有效通道寬度。
例如，當電荷捕捉膜CTF由氧化矽膜、氮化矽膜及氧化矽膜之一堆疊膜組態且其膜厚度設定為20 nm時，在鰭片FN1與FN2之間的隔離區STI之上表面應形成為低於鰭片FN1及FN2外部之鰭片達20 nm。與雙閘極控制區DGR相比，單閘極控制區SGR在記憶體閘極MG之可控性方面稍差，但由於電流驅動力更優先於電荷累積記憶體中之切換操作，因此重要的係增加有效通道寬度。
為了比較，圖8展示一比較實例，其中使夾置於兩個鰭片FN1與FN2之間的區中之隔離區STI之上表面高度等於位於鰭片FN1及FN2外部之隔離區STI之高度。
在圖8中所展示之結構之情況下，在鰭片FN1及FN2之下部中，鰭片之兩側僅由電荷捕捉膜夾置。換言之，由於構成鰭片FN1及FN2之下部之基板PSUB具有其中不可配置記憶體閘極MG之一區，因此記憶體閘極MG之場效難以作用在此區中之通道上且難以達成良好可控性。
注意，在第一實施例中，已將在其中具有控制閘極之選擇電晶體係一NMOS之情況下之記憶體單元之操作描述為分裂閘極類型MONOS結構中之記憶體單元操作，但在其中選擇電晶體係一PMOS之情況下之記憶體單元中，可藉由將偏壓條件之正負符號反轉而獲得相同於上文所提及NMOS之情況之效果。
接下來，將參考圖9至圖24描述根據第一實施例之半導體裝置之製造方法。
如圖9中所展示，氧化矽膜10、氮化矽膜20及一非晶碳層30循序地形成於由p型矽製成之半導體基板PSUB上，且藉由(例如)使用一光阻圖案之選擇性蝕刻程序圖案化非晶碳層30。之後，在半導體基板PSUB上形成氮化矽膜40以便覆蓋非晶碳層30。
接下來，藉由對氮化矽膜40執行非等向性蝕刻，如圖10中所展示，形成由氮化矽膜形成之間隔物40。
接下來，移除非晶碳層30且使用間隔物40作為一遮罩來選擇性地蝕刻半導體基板PSUB之上表面，藉此形成如圖11中所展示之由矽製成之複數個鰭片FN。
接下來，在半導體基板PSUB之整個表面上沈積(例如)由氧化矽膜形成之一絕緣膜，且藉由CMP (化學機械拋光)方法回蝕氧化矽膜，藉此形成隨後作為隔離區STI之絕緣膜IF以便填充鰭片FN之間的空間，如圖12中所展示。
接下來，例如，對埋設於鰭片FN之間的空間中之絕緣膜IF執行使用一光阻圖案作為一遮罩之選擇性蝕刻，藉此形成如圖13中所展示之隔離區STI。隔離區STI包含：一第一隔離區STIL，其配置於第一鰭片FN1與第二鰭片FN2之間的一區中且具有一較低上表面高度；及一第二隔離區STIH，其配置於第一鰭片FN1及第二鰭片FN2外部之一區中且具有一較高上表面高度。第一隔離區STIL之上表面高度經設定為低於第二隔離區STIH之上表面高度達對應於電荷捕捉膜CTF之膜厚度tCTF (參閱圖8)之厚度之一位置。
例如，當隨後待形成之電荷捕捉膜由氧化矽膜、氮化矽膜及氧化矽膜之一堆疊膜形成且其等膜厚度經設定為20 nm時，執行絕緣膜IF之選擇性蝕刻，使得使第一隔離區STIL之上表面低於第二隔離區STIH之上表面達20 nm。
如上文所描述，藉由直至圖13之程序，完成作為形成FinFET之一基底結構之隔離結構。注意，在隔離結構完成之後之製造方法之描述將繼續作為對應於圖6中所展示之平面佈局中之一單點鏈線B-B中之橫截面結構之部分之製造方法。注意，對應於圖14A至圖25A中之各單點鏈線C-C之橫截面分別展示於圖14B至圖25B中。
如圖14A及圖14B中所展示，鰭片FN1及鰭片FN2經形成以便在圖6中之第一方向X上延伸。
接下來，在執行藉由濕蝕刻移除鰭片FN之側表面上之矽表面上之一自然氧化膜之程序之後，如圖15A及圖15B中所展示，形成一閘極介電膜50以便覆蓋鰭片FN之主表面，在閘極介電膜50上沈積將成為形成控制閘極CG之一材料之一閘極材料60，且接著藉由CMP方法平坦化閘極材料60之一上表面。例如，氧化矽膜用作閘極介電膜50且多晶矽用作閘極材料60。閘極材料60可為多晶矽及一金屬膜(諸如氮化鈦)之一堆疊結構。
接下來，在藉由使用光微影及蝕刻技術圖案化閘極材料60之後，如圖16A及圖16B中所展示，藉由選擇性蝕刻相對於半導體基板PSUB垂直地處理閘極材料60，藉此形成控制閘極CG。此時，藉由過蝕刻使鰭片之側表面充分暴露。
接下來，藉由使用蝕刻技術移除作為經暴露鰭片FN上之覆蓋層之氮化矽膜(絕緣膜) 20及氧化矽膜(絕緣膜) 10，藉此獲得圖17A及圖17B中所展示之結構。
接下來，如圖18A及圖18B中所展示，在鰭片FN上形成電荷捕捉膜CTF。電荷捕捉膜CTF由(例如)氧化矽膜、氮化矽膜及氧化矽膜之一堆疊結構形成。注意，作為電荷捕捉膜CTF之一材料，可使用氧化矽膜、氧化鉿膜、氧化鋁膜、矽酸鉿膜及矽酸鋁膜之一堆疊結構。
接下來，藉由CVD方法在包含控制閘極CG之半導體基板PSUB之整個表面上沈積由多晶矽製成之作為記憶體閘極MG之一閘極材料，且非等向性蝕刻該閘極材料，藉此在控制閘極CG之側表面上形成間隔物結構70，如圖19A及圖19B中所展示。在此非等向性蝕刻中，執行對應於鰭片之高度之過蝕刻，使得在鰭片FN之側表面上不留下記憶體閘極MG之閘極材料。
接下來，在選擇性地移除形成於控制閘極CG之間的間隔物結構70之後，選擇性地移除電荷捕捉膜，如圖20A及圖20B中所展示。可藉由使用留在控制閘極CG之一側上之間隔物結構70作為一遮罩之濕蝕刻來執行電荷捕捉膜之選擇性移除。在此狀態下，通過使用間隔物結構70及控制閘極CG作為用於雜質引入之一遮罩，將一n型雜質NI (例如砷)選擇性地離子植入至鰭片FN中，藉此形成鰭片FN中之n+ 型源極區SR及n+ 型汲極區DR。
接下來，在半導體基板PSUB之整個表面上方沈積氧化矽膜至約500 nm，且藉由CMP方法拋光該氧化矽膜，藉此平坦化控制閘極CG及記憶體閘極MG之頂部且形成一層間絕緣膜80以便填充除控制閘極CG及記憶體閘極MG之外之區，如圖21A及圖21B中所展示。
接下來，藉由(例如) CVD方法在半導體基板PSUB之整個表面上方形成氧化矽膜，藉此形成一層間絕緣膜90。之後，在層間絕緣膜90及層間絕緣膜80中形成接觸孔，且形成由一金屬材料(諸如鎢)製成之位元線觸點BLC及源極線觸點SLC以便填充接觸孔，如圖22A及圖22B中所展示。位元線觸點BLC電連接至形成於以一預定間隔配置之兩個鰭片(FN1、FN2)之各者中之汲極區DR，如圖6中所展示，藉此形成一共同汲極。而且，源極線觸點SLC電連接至形成於兩個鰭片(FN1、FN2)之各者中之源極區SR，如圖6中所展示，藉此形成一共同源極。
接下來，藉由(例如) CVD方法在半導體基板PSUB之整個表面上方形成氧化矽膜，藉此形成一層間絕緣膜100。之後，在層間絕緣膜100中形成一接觸孔，且形成由一金屬材料(諸如銅)製成之位元線BL以便電連接至位元線觸點BLC，如圖23A及圖23B中所展示。通過上文所描述之一系列程序，可形成具有圖6中所展示之分裂閘極類型MONOS結構之半導體裝置。 (第一修改方案)
在第一實施例中，形成於半導體基板PSUB上之鰭片FN具有均勻高度，但可藉由使用所謂雙圖案化程序來形成具有實質上不同高度(換言之，具有不同深度之溝槽)之鰭片FN。
例如，在圖10中所展示之程序之後，通過使用非晶碳層30及間隔物40S作為一遮罩來蝕刻半導體基板PSUB，藉此形成具有一預定深度之溝槽110，如圖24中所展示。例如，當電荷捕捉膜CTF之膜厚度係20 nm時，執行20 nm之基板蝕刻。
接下來，如圖25中所展示，在移除非晶碳層30之後，通過使用間隔物40S作為一遮罩來蝕刻半導體基板PSUB，藉此對於鰭片FN之各者交替地形成具有不同深度之溝槽120及溝槽130。由於可藉由形成具有不同深度之溝槽120及溝槽130來形成具有實質上不同高度之鰭片結構，因此可保持均勻隔離厚度，使得可提高元件隔離特性之可靠性。
在前述中，已基於實施例具體描述由本發明之發明人進行之發明。然而，本發明不限於上文所描述之實施例，且在不脫離其主旨之範圍內可進行各種修改。 (第二修改方案)
例如，如圖26中所展示，位元線BL可經配置以便移位至位元線觸點BLC半個循環。在此情況下，由於可牢固不與位元線BL重疊之鰭片，因此可改良電荷儲存特性。
10:氧化矽膜 20:氮化矽膜 30:非晶碳層 40:氮化矽膜 40S:間隔物 50:閘極介電膜 60:閘極材料 70:間隔物結構 80:層間絕緣膜 90:層間絕緣膜 100:層間絕緣膜 110:溝槽 120:溝槽 130:溝槽 AR:主動區 BL:位元線 BLC:位元線觸點 CG:控制閘極 CGC:p型通道形成層 CTF:電荷捕捉膜 DR:汲極區 DGR:雙閘極控制區 FAR:主動區 FN:鰭片 FN1:第一鰭片 FN2:第二鰭片 GI:閘極介電膜 GR1:閘極區 GR2:閘極區 IF:絕緣膜 MC:記憶體單元 MG:記憶體閘極 MGC:n型通道 NI:n型雜質 PC1:單元間距(鰭片間距) PC2:單元間距(鰭片間距) PSUB:p型基板 SGR:單閘極控制區 SL:源極線 SLC:源極線觸點 SR:源極區 STI:隔離區 STIH:第二隔離區 STIL:第一隔離區 tCTF:膜厚度 UC:虛線/單位單元 W1:通道寬度 W2:鰭片寬度 WL:字線 X:第一方向 Y:第二方向
圖1A係展示由本發明之發明人研究之具有一平面結構之一MOSFET之一主動區及一閘極區的一示意性平面佈局圖；
圖1B係展示由本發明之發明人研究之一3D FinFET結構之一主動區及一閘極區的一示意性平面佈局圖；
圖2係展示由本發明之發明人研究之一分裂閘極類型MONOS記憶體單元之一主要部分的一橫截面圖；
圖3係展示根據一個實施例之在使用一FinFET之一分裂閘極類型MONOS之一操作期間施加之偏壓之條件之一實例的一偏壓條件圖；
圖4A係展示由本發明之發明人研究之在一高電場及一低電場中重寫次數及重寫脈衝數之一相關性的一圖；
圖4B係展示由本發明之發明人研究之在高電場及低電場中電荷儲存時間與臨限值變化量之一相關性的一圖；
圖5係展示根據實施例之一記憶體模組組態之一電路圖；
圖6係展示根據實施例之使用一FinFET之一分裂閘極類型MONOS之一平面佈局圖；
圖7係展示對應於圖6中之一線A-A之一單位單元UC之一主要部分的一橫截面圖；
圖8係展示圖7之一比較實例之一主要部分之一橫截面圖；
圖9係展示根據實施例之使用具有一分裂閘極類型MONOS之一FinFET之一記憶體單元之製程中之一主要部分的一橫截面圖；
圖10係展示接著圖9之使用具有分裂閘極類型MONOS之FinFET之記憶體單元之製程中之一主要部分的一橫截面圖；
圖11係展示接著圖10之使用具有分裂閘極類型MONOS之FinFET之記憶體單元之製程中之一主要部分的一橫截面圖；
圖12係展示接著圖11之使用具有分裂閘極類型MONOS之FinFET之記憶體單元之製程中之一主要部分的一橫截面圖；
圖13係展示接著圖12之使用具有分裂閘極類型MONOS之FinFET之記憶體單元之製程中之一主要部分的一橫截面圖；
圖14A係展示接著圖13之使用具有分裂閘極類型MONOS之FinFET之記憶體單元之製程中之一主要部分的一橫截面圖；
圖14B係展示對應於圖14A中之一單點鏈線C-C之一主要部分之一橫截面圖；
圖15A係展示接著圖14A之使用具有分裂閘極類型MONOS之FinFET之記憶體單元之製程中之一主要部分的一橫截面圖；
圖15B係展示對應於圖15A中之單點鏈線C-C之一主要部分之一橫截面圖；
圖16A係展示接著圖15A之使用具有分裂閘極類型MONOS之FinFET之記憶體單元之製程中之一主要部分的一橫截面圖；
圖16B係展示對應於圖16A中之單點鏈線C-C之一主要部分之一橫截面圖；
圖17A係展示接著圖16A之使用具有分裂閘極類型MONOS之FinFET之記憶體單元之製程中之一主要部分的一橫截面圖；
圖17B係展示對應於圖17A中之單點鏈線C-C之一主要部分之一橫截面圖；
圖18A係展示接著圖17A之使用具有分裂閘極類型MONOS之FinFET之記憶體單元之製程中之一主要部分的一橫截面圖；
圖18B係展示對應於圖18A中之單點鏈線C-C之一主要部分之一橫截面圖；
圖19A係展示接著圖18A之使用具有分裂閘極類型MONOS之FinFET之記憶體單元之製程中之一主要部分的一橫截面圖；
圖19B係展示對應於圖19A中之單點鏈線C-C之一主要部分之一橫截面圖；
圖20A係展示接著圖19A之使用具有分裂閘極類型MONOS之FinFET之記憶體單元之製程中之一主要部分的一橫截面圖；
圖20B係展示對應於圖20A中之單點鏈線C-C之一主要部分之一橫截面圖；
圖21A係展示接著圖20A之使用具有分裂閘極類型MONOS之FinFET之記憶體單元之製程中之一主要部分的一橫截面圖；
圖21B係展示對應於圖21A中之單點鏈線C-C之一主要部分之一橫截面圖；
圖22A係展示接著圖21A之使用具有分裂閘極類型MONOS之FinFET之記憶體單元之製程中之一主要部分的一橫截面圖；
圖22B係展示對應於圖22A中之單點鏈線C-C之一主要部分之一橫截面圖；
圖23A係展示接著圖22A之使用具有分裂閘極類型MONOS之FinFET之記憶體單元之製程中之一主要部分的一橫截面圖；
圖23B係展示對應於圖23A中之單點鏈線C-C之一主要部分之一橫截面圖；
圖24係展示根據實施例之一第一修改方案之一半導體裝置之一製造方法中之一主要部分的一橫截面圖；
圖25係展示接著圖24之製造方法之一主要部分之一橫截面圖；及
圖26係展示根據實施例之一第二修改方案之一半導體裝置之一結構的一平面佈局圖。
BL:位元線
BLC:位元線觸點
CG:控制閘極
FN1:第一鰭片
FN2:第二鰭片
MG:記憶體閘極
SL:源極線
SLC:源極線觸點
UC:虛線/單位單元
WL:字線

Claims (9)

  1. 一種具有一分裂閘極類型MONOS結構之半導體裝置，其包括： 一半導體基板，其具有一主表面； 一第一鰭片，其係該半導體基板之一部分，經形成以便選擇性地自該半導體基板之該主表面突出，且在平面圖中在一第一方向上延伸； 一第二鰭片，其係該半導體基板之一部分，經形成以便選擇性地自該半導體基板之該主表面突出，且沿該第一鰭片以與該第一鰭片具一預定間隔而形成； 一隔離區，其形成於該半導體基板之該主表面上且形成為具有定位於低於該第一鰭片及該第二鰭片之上表面之一位置之一位置處的一上表面； 一控制閘極，其經形成以便經由形成於該第一鰭片及該第二鰭片之表面上之一閘極介電膜夾置該第一鰭片及該第二鰭片之各者且在平面圖中在與該第一方向相交之一第二方向上延伸； 一記憶體閘極，其經形成以便經由形成於該第一鰭片及該第二鰭片之該等表面上之一電荷捕捉膜夾置該第一鰭片及該第二鰭片之各者且在平面圖中沿該控制閘極相鄰地延伸； 一第一源極區及一第二源極區，其等分別形成於位於由該控制閘極及該記憶體閘極組態之一分裂閘極結構之一個側表面上之該第一鰭片及該第二鰭片中；及 一第一汲極區及一第二汲極區，其等分別形成於位於該分裂閘極結構之另一側表面上之該第一鰭片及該第二鰭片中， 其中該第一源極區及該第二源極區構成由一源極線觸點電連接之一共同源極， 其中該第一汲極區及該第二汲極區構成由一位元線觸點電連接之一共同汲極，且 其中該控制閘極、該記憶體閘極、該共同源極及該共同汲極構成1位元之一記憶體單元。
  2. 如請求項1之半導體裝置， 其中該隔離區包含在平面圖中配置於該第一鰭片與該第二鰭片之間的一第一部分及配置於該第一鰭片及該第二鰭片外部之一第二部分，且 其中該第一部分之一上表面在該半導體基板之一厚度方向上低於該第二部分之一上表面。
  3. 如請求項2之半導體裝置， 其中該第二部分之該上表面具有幾乎相同於形成於該隔離區之該第一部分上之該電荷捕捉膜之一上表面之高度。
  4. 如請求項3之半導體裝置， 其中該電荷捕捉膜由一第一氧化矽膜、形成於該第一氧化矽膜上之氮化矽膜及形成於該氮化矽膜上之氧化矽膜之一堆疊膜組態。
  5. 一種半導體裝置，其包括： 一第一記憶體單元，其形成於一半導體基板之一第一區中，具有一分裂閘極類型MONOS結構，且由一第一FinFET組態；及 一第二記憶體單元，其形成於該半導體基板之不同於該第一區之一第二區中，具有一分裂閘極類型MONOS結構，且由一第二FinFET組態； 其中該第一FinFET及該第二FinFET之各者由使用複數個鰭片之一FinFET形成， 其中該第一FinFET具有形成於該複數個鰭片中之複數個第一源極區且該複數個第一源極區由一第一源極線觸點共同連接， 其中該第二FinFET具有形成於該複數個鰭片中之複數個第二源極區且該複數個第二源極區由一第二源極線觸點共同連接，且 其中該第一FinFET及該第二FinFET具有形成於該複數個鰭片中之複數個共同汲極區且該複數個共同汲極區由一位元線觸點共同連接。
  6. 如請求項5之半導體裝置， 其中該複數個共同汲極區配置於該第一FinFET及該第二FinFET之各者之記憶體閘極之間。
  7. 如請求項5之半導體裝置，其進一步包括形成於該等鰭片之間的一隔離區， 其中該隔離區具有在平面圖中配置於該複數個鰭片之間的一第一部分及配置於該複數個鰭片外部之一第二部分，且 其中該第一部分之一上表面在該半導體基板之一厚度方向上低於該第二部分之一上表面。
  8. 一種半導體裝置，其包括： 一半導體基板，其具有一主表面；及 一記憶體單元，其形成於該半導體基板之該主表面上，具有一分裂閘極類型MONOS結構，且由一FinFET組態， 其中該FinFET由使用複數個鰭片之一FinFET形成， 其中該FinFET具有形成於該複數個鰭片中之複數個源極區且該複數個源極區由一源極線觸點共同連接， 其中該FinFET具有形成於該複數個鰭片中之複數個汲極區且該複數個汲極區由一位元線觸點共同連接，且 其中該FinFET構成1位元之一記憶體單元。
  9. 如請求項8之半導體裝置， 其中該複數個鰭片之數目係2。
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