TWI649875B - 半導體元件及其製造方法 - Google Patents

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Abstract

一種半導體元件，包括一基板具有一第一絕緣層形成於其上，和一電晶體位於第一絕緣層上。電晶體至少包括一氧化半導體層形成於第一絕緣層上，一第一閘極絕緣層形成於氧化半導體層上，一閘極電極形成於第一閘極絕緣層上方，和間隔物形成於氧化半導體層上。間隔物至少覆蓋第一閘極絕緣層之側壁和閘極電極之側壁。閘極電極具有一閘極寬度，第一閘極絕緣層具有一第一寬度，且閘極寬度不同於第一寬度。

Description

半導體元件及其製造方法
本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種具有氧化半導體層之電晶體的半導體元件及其製造方法。
在半導體元件中使用具有半導體薄膜層之電晶體係為一已知技術。其中相關業者著重於在具有絕緣表面的基板上形成半導體薄膜層之電晶體的技術發展。電晶體係廣泛應用於半導體電子元件中，例如積體電路(ICs)和顯示元件。一般而言，含矽的半導體材料(silicon-based semiconductor material)是電晶體之半導體薄膜層的常用材料之一。而氧化半導體是受到注目之另一種可應用於電晶體的材料。
對於具有氧化半導體層之電晶體的半導體元件而言，堆疊於氧化半導體層上的各層結構必須是可靠的且能阻擋不純物質的侵入。例如，如果氫滲入如氧化半導體層(包括一通道區 域)中，則將會對元件的電子特性造成無法忽視之影響，例如造成漏電流。因此，對具有氧化半導體層之電晶體的半導體元件來說必須建構一良好可靠的結構，以增進半導體元件的電子特性，以延長應用半導體元件的產品之使用壽命。
本發明係有關於一種半導體元件及其製造方法，可提供一良好可靠的結構，進而增進半導體元件的電子特性。
根據一實施例，係提出一種半導體元件，包括一基板具有一第一絕緣層形成於其上，和一電晶體位於第一絕緣層上。電晶體至少包括一氧化半導體層形成於第一絕緣層上，一第一閘極絕緣層形成於氧化半導體層上，一閘極電極形成於第一閘極絕緣層上方，和間隔物形成於氧化半導體層上。間隔物至少覆蓋第一閘極絕緣層之側壁和閘極電極之側壁。閘極電極具有一閘極寬度，第一閘極絕緣層具有一第一寬度，且閘極寬度不同於第一寬度。
根據一實施例，係提出一種半導體元件之製造方法，包括：提供一基板，基板具有一第一絕緣層形成於其上，以及形成一電晶體於第一絕緣層上。其中形成之電晶體至少包括：一氧化半導體層形成於第一絕緣層上；一第一閘極絕緣層形成於氧化半導體層上；一閘極電極形成於第一閘極絕緣層上方；和間隔物形成於氧化半導體層上，且間隔物至少覆蓋第一閘極絕緣層 之側壁和閘極電極之側壁。其中，閘極電極具有一閘極寬度，第一閘極絕緣層具有一第一寬度，且閘極寬度不同於第一寬度。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下。然而，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧基板
101‧‧‧第一絕緣層
12‧‧‧氧化半導體層
121‧‧‧上表面
12a‧‧‧通道區域
12b-1‧‧‧第一低阻值區域
12b-2‧‧‧第二低阻值區域
131、131’、131”‧‧‧第一閘極絕緣層
131s‧‧‧第一閘極絕緣層之側壁
132、132’、132”‧‧‧第二閘極絕緣層
132s‧‧‧第二閘極絕緣層之側壁
14‧‧‧閘極電極層
141‧‧‧閘極電極
141s‧‧‧閘極電極之側壁
HM、HM’‧‧‧硬質遮罩
HM-s‧‧‧硬質遮罩之側壁
151、151’‧‧‧第一間隔部
152‧‧‧第二間隔部
154‧‧‧間隔膜
16‧‧‧第二絕緣層
171‧‧‧第一電極
172‧‧‧第二電極
WGE‧‧‧閘極寬度
WGI1‧‧‧第一寬度
WGI2‧‧‧第二寬度
WCH‧‧‧通道寬度
WHM‧‧‧硬質遮罩寬度
S‧‧‧源極
D‧‧‧汲極
第1A~1H圖繪示本揭露第一實施例之一半導體元件之製造方法。
第2A~2H圖繪示本揭露第二實施例之一半導體元件之製造方法。
第3A~3H圖繪示本揭露第三實施例之一半導體元件之製造方法。
第4A~4G圖繪示本揭露第四實施例之一半導體元件之製造方法。
以下所揭露之內容中，係配合圖示以詳細說明實施例所提出之一種半導體元件及其製造方法。實施例提供一具可靠結構的半導體元件，特別是對於具有氧化半導體層之電晶體的半導體元件，進而增進半導體元件的電性表現以及延長應用實施例 之半導體元件的電子產品之使用壽命。再者，實施例之製造方法提供一自對準製程(self-aligned process)以製作具有一自對準結構之半導體元件，例如形成自對準之源極和汲極。
以下係提出數個實施例，配合圖示以詳細說明本揭露之相關結構與製造方法。然而本揭露並不僅限於此，本揭露並非顯示出所有可能的實施例。可實施之細部結構和步驟可能有些不同，可在不脫離本揭露之精神和範圍內根據實際應用之需要而加以變化與修飾。因此，未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式上的尺寸比例並非按照實物等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。
<第一實施例>
第1A~1H圖繪示本揭露第一實施例之一半導體元件之製造方法。首先，提供一堆疊包括：一基板10具有一第一絕緣層101形成於其上，一氧化半導體層12形成於第一絕緣層101上，一第一閘極絕緣層131形成於氧化半導體層12上，一閘極電極層14形成於第一閘極絕緣層131上方，和一圖案化光阻(patterned photo-resist)PR形成於閘極電極層14上，如第1A圖所示。
接著，根據圖案化光阻(patterned photo-resist)PR，將閘極電極層14例如以蝕刻方式進行圖案化而成一島狀，從而形成一閘極電極141，如第1B圖所示。
一實施例中，第一閘極絕緣層131例如是一氧化絕緣層膜，例如氧化矽(silicon oxide)、氮氧化矽(silicon oxynitride)和一含鍺-鋅之金屬氧化物(Ga-Zn-based metal oxide)。
再者，閘極電極層14(閘極電極141)之材料可以選自：一金屬材料例如是鉬、鈦、鉭、鎢、鋁、銅、鉻、釹(neodymium)或鈧(scandium)；一合金材料包括前述這些金屬材料做為一主成分；多晶矽摻雜一不純物質例如磷；矽化物例如鎳矽化物(nickel silicide)；氧化銦錫；含氧化鎢之氧化銦(indium oxide containing tungsten oxide)；含氧化鎢之氧化銦鋅(indium zinc oxide containing tungsten oxide)；含氧化鈦之氧化銦(indium oxide containing titanium oxide)；含氧化鈦之氧化銦錫(indium tin oxide containing titanium oxide)；氧化銦鋅(indium zinc oxide)；加入有氧化矽之氧化銦錫；或是一含氮之金屬氧化物，特別是含氮之一銦-鍺-鋅-氧膜層(In-Ga-Zn-O film)，含氮之一銦-錫-氧膜層(In-Sn-O film)，含氮之一銦-鍺-氧膜層(In-Ga-O film)，含氮之一銦-鋅-氧膜層(In-Zn-O film)，含氮之一錫-氧膜層(Sn-O film)，含氮或一金屬氮化物(例如氮化銦或氮化錫)之一銦-氧膜層。
第1C圖中，形成第一間隔部151於第一閘極絕緣層131上並覆蓋閘極電極141之側壁。
第1D圖中，係根據閘極電極141和環繞閘極電極141之第一間隔部151而對第一閘極絕緣層131(第1C圖)進行圖 案化例如蝕刻，以定義出圖案化之第一閘極絕緣層131’。
接著，以第一間隔部151、閘極電極14和第一閘極絕緣層131’之集合為一遮罩，對氧化半導體層12摻雜(第1E圖中之箭號)適當的摻雜物(dopants)，而形成一對含有摻雜物之區域，即第一低阻值區域(first low-resistance region)12b-1和第二低阻值區域(second low-resistance region)12b-2，如第1E圖所示。再者，於第一實施例中，與閘極電極141和第一間隔部151重疊之沒有摻雜物的區域，可做為一通道區域(channel region)12a。而第一低阻值區域12b-1和第二低阻值區域12b-2則分別做為一源極區域和一汲極區域。
藉由加入摻雜物於氧化半導體層12中，第一低阻值區域12b-1和第二低阻值區域12b-2可以是無晶形(amorphous)。由於氫傾向於擴散至無晶形之氧化半導體中，因此到達通道區域12a中的氫會擴散至第一低阻值區域12b-1和第二低阻值區域12b-2，以至於通道區域12a中的氫濃度可以降低。第一低阻值區域12b-1和第二低阻值區域12b-2可以是n型(具有低阻值)。據此，可以提高電晶體之開啟狀態電流(on-state current)。
一實施例中，可以藉由一離子摻雜方法(ion doping method)或一離子佈植方法(ion implantation method將摻雜物加入氧化半導體層12中。摻雜物例如是硼(boron)、氮、磷(phosphorus)和砷(arsenic)至少之一。在其他實施例，加入之摻雜物例如是氦(helium)、氖(neon)、氬(argon)、氪(krypton)和氙(xenon) 至少之一。再者，在加入摻雜物後，可選擇性地進行一熱處理(heat treatment)以更進一步地降低第一低阻值區域12b-1和第二低阻值區域12b-2之阻值。在熱處理時，包括摻雜物之第一低阻值區域12b-1和第二低阻值區域12b-2可能是一結晶狀態或一無晶形狀態。
接著，在第一實施例中，係移除第一間隔部151，如第1F圖所示。
之後，形成第二間隔部152於氧化半導體層12上，例如直接接觸氧化半導體層12之上表面121，且第二間隔部152覆蓋第一閘極絕緣層131’之側壁131s和閘極電極141之側壁141s，如第1G圖所示。一實施例中，第二間隔部152係由一高介電係數之介電材料(high-k dielectric material)製得。
第1H圖中，係形成一第一電極171和一第二電極172以分別電性連接至第一低阻值區域12b-1和第二低阻值區域12b-2。之後可形成接觸插塞(Contact plugs)(未顯示於圖中)而接觸(例如垂直接觸)第一電極171和第二電極172，以完成與堆疊於實施例之電晶體結構上方的其他導線或元件之電性連接。
第1H圖係繪示本揭露第一實施例之一半導體元件之示意圖。第一實施例中，閘極電極141具有一閘極寬度WGE，第一閘極絕緣層131’具有一第一寬度WGI1，且閘極寬度WGE不同於第一寬度WGI1。再者，通道區域12a具有一通道寬度WCH，且通道寬度WCH大於閘極電極141之閘極寬度WGE。如第1H圖所 示，通道寬度WCH係實質上等於第一閘極絕緣層131’之第一寬度WGI1。再者，第一實施例中，第一電極171和第二電極172直接接觸第二間隔部152(i.e.間隔物)，如第1H圖所示。然而，本揭露並不僅限於此，第一電極171和第二電極172亦可以與間隔物相隔開來，只要分別能達到與第一低阻值區域12b-1和第二低阻值區域12b-2的電性連接即屬本揭露可應用之態樣。
<第二實施例>
在第一實施例中，係以單一層之閘極絕緣層作說明。然而，亦可應用多層之閘極絕緣層於電晶體之結構中，本揭露對於閘極絕緣層的層數並不多做限制。在第二實施例中，一第二閘極絕緣層更形成於第一閘極絕緣層和閘極電極之間。再者，第二實施例之半導體元件中，一硬質遮罩(hard mask)更形成於閘極電極上方。
第2A~2H圖繪示本揭露第二實施例之一半導體元件之製造方法。第二和第一實施例中相同和/或相似元件係沿用相同和/或相似元件符號。關於第2A~2H圖所示之元件和步驟之相關說明，請參照第一實施例，再此不再重複贅述。
首先，提供一堆疊包括：一基板10具有一第一絕緣層101形成於其上，一氧化半導體層12形成於第一絕緣層101上，一第一閘極絕緣層131形成於氧化半導體層12上，一第二閘極絕緣層132形成於第一閘極絕緣層131上，一閘極電極層14形成於第二閘極絕緣層132上和一硬質遮罩HM形成於閘極電極 層14上。再者，一圖案化光阻PR形成於硬質遮罩HM上，如第2A圖所示。
一實施例中，硬質遮罩HM可以是單層或複合層，包括氧化矽、氮氧化矽(silicon oxynitride)、氧化氮化矽(silicon nitride oxide)、氮化矽、氧化鋁、氮氧化鋁(aluminum oxynitride)、氧化氮化鋁(aluminum nitride oxide)、氮化鋁及其類似物等其中之一或多者。
一實施例中，第一閘極絕緣層131例如是一氧化絕緣層膜，例如氧化矽(silicon oxide)、氮氧化矽(silicon oxynitride)和一含鍺-鋅之金屬氧化物(Ga-Zn-based metal oxide)。一實施例中，第二閘極絕緣層132例如是一金屬氧化層，且可能是一複合層結構或單層結構，材料選自例如：氧化鋁(aluminum oxide)、氮氧化鋁(aluminum oxynitride)、氧化鎵(gallium oxide)、氮氧化鎵(gallium oxynitride)、氧化釔(yttrium oxide)、氮氧化釔(yttrium oxynitride)、氧化鉿(hafnium oxide)和氮氧化鉿(hafnium oxynitride)。再者，可選擇性地使用一高介電係數材料，例如氧化鉿、氮氧化鉿、氧化釔和氮氧化釔，來形成第二閘極絕緣層132以降低電晶體的閘極漏電流。
之後，根據圖案化光阻PR，將硬質遮罩HM和閘極電極層14例如以蝕刻方式進行圖案化而成一島狀，從而形成一閘極電極141和硬質遮罩HM’，如第2B圖所示。完成後係移除圖案化光阻PR。
接著，形成第一間隔部151於第二閘極絕緣層132上並覆蓋閘極電極141之側壁141s和硬質遮罩HM’之側壁HM-s，如第2C圖所示。一實施例中，第一間隔部151可達到硬質遮罩HM’之頂表面(例如是與之齊平)。
之後，係根據閘極電極141、硬質遮罩HM’和環繞閘極電極141與硬質遮罩HM’之第一間隔部151而對第一閘極絕緣層131和第二閘極絕緣層132以例如蝕刻方式進行圖案化，而定義出圖案化之一第二閘極絕緣層132’和一第一閘極絕緣層131’，如第2D圖所示。
接著，以第一間隔部151、硬質遮罩HM’、閘極電極14、第二閘極絕緣層132’和第一閘極絕緣層131’之集合為一遮罩，對氧化半導體層12摻雜(第2E圖中之箭號)適當的摻雜物(dopants)，而形成一對含有摻雜物之區域，即第一低阻值區域12b-1和第二低阻值區域12b-2，如第2E圖所示。再者，於第二實施例中，位於閘極電極141和第一間隔部151下方之區域沒有摻雜物，可做為一通道區域12a，其中第一低阻值區域12b-1和第二低阻值區域12b-2可分別做為一源極區域和一汲極區域。
在第一實施例中，通道寬度WCH係實質上等於第一閘極絕緣層131’之第一寬度WGI1。然而，本揭露並不以此為限，通道寬度WCH可以不同於閘極絕緣層131’之第一寬度WGI1，只要稍加調整製程方式。例如，可藉由傾斜對基板10之離子佈植的方向而達成，如第2E圖所示，離子佈植的方向係朝向通道區 域12a。在第二實施例中，通道寬度WCH係小於第一閘極絕緣層之第一寬度WGI1。
之後，移除第一間隔部151，如第2F圖所示。一實施例中，第一間隔部151可能是由氮化矽製得，可利用熱磷酸(heated H3PO4)進行濕式蝕刻而移除。在移除第一間隔部151期間，部分的第二閘極絕緣層132’亦可能會被移除而形成第2F圖中的第二閘極絕緣層132”。據此，第二閘極絕緣層132”之寬度和第一閘極絕緣層131’之寬度可能是不相同的。
接著，形成第二間隔部152於氧化半導體層12上，例如直接接觸氧化半導體層12之上表面121，且第二間隔部152覆蓋第一閘極絕緣層131’之側壁131s、第二閘極絕緣層132”之側壁132s、閘極電極141之側壁141s和硬質遮罩HM’之側壁HM-s，如第2G圖所示。一實施例中，第二間隔部152係由一高介電係數之介電材料(high-k dielectric material)製得。
第2H圖中，係形成一第一電極171和一第二電極172以分別電性連接至第一低阻值區域12b-1和第二低阻值區域12b-2。選擇性地在閘極電極141上方形成硬質遮罩HM’係可避免閘極電極141與第一電極171/第二電極172之間的接觸。之後可形成接觸插塞(未顯示於圖中)而接觸(例如垂直接觸)第一電極171和第二電極172，以完成與堆疊於實施例之電晶體結構上方的其他導線或元件之電性連接。
第2H圖係繪示本揭露第二實施例之一半導體元件 之示意圖。第二實施例中，閘極電極141具有一閘極寬度WGE，第一閘極絕緣層131’具有一第一寬度WGI1，第二閘極絕緣層132”具有一第二寬度WGI2。且閘極寬度WGE不同於第一寬度WGI1，第一寬度WGI1不同於第二寬度WGI2。如第2H圖所示，第一寬度WGI1大於第二寬度WGI2。再者，通道區域12a具有一通道寬度WCH，且通道寬度WCH大於閘極電極141之閘極寬度WGE，但小於第一閘極絕緣層131’之第一寬度WGI1。根據第二實施例，硬質遮罩HM’具有一硬質遮罩寬度WHM，其中硬質遮罩寬度WHM實質上等於閘極寬度WGE。硬質遮罩寬度WHM小於第一閘極絕緣層131’之第一寬度WGI1，亦小於通道寬度WCH。再者，於第二實施例中，第一電極171和第二電極172直接接觸第二間隔部152(i.e.間隔物)，如第2H圖所繪示。但本揭露並不僅限於此，第一電極171和第二電極172亦可以與間隔物相隔開來，只要能分別達到與第一低阻值區域12b-1和第二低阻值區域12b-2的電性連接，即屬本揭露可應用之態樣。
<第三實施例>
在第三實施例中，係以一硬質遮罩形成於閘極電極和形成兩層閘極絕緣層於閘極電極下方作第三實施例之說明。再者，於第一、第二實施例中，第二間隔部152係形成於氧化半導體層12上並位於鄰近第一閘極絕緣層131’之側壁131s(和第二閘極絕緣層132”之側壁132s)。但本揭露並不以此為限，亦可以在不同於第一、第二實施例之第二間隔部152的其他構型之間隔物 下完成第一電極171和第二電極172與第一低阻值區域12b-1和第二低阻值區域12b-2的電性連接。
第3A~3H圖繪示本揭露第三實施例之一半導體元件之製造方法。第三實施例中與第一、二實施例相同和/或相似元件係沿用相同和/或相似元件符號。相關之元件和步驟的說明，請參照第一、二實施例，再此不再重複贅述。
如第3A~3F圖所示之製程和結構係與第2A~2F圖所示之製程和結構相同，除了通道區域12a之通道寬度WCH。第三實施例中，通道區域12a之通道寬度WCH係實質上相等於第一閘極絕緣層131’之第一寬度WGI1(第3E圖)。該些製程和結構內容於此不再重述。
第三實施例中，一間隔膜(a spacing film)154係沈積於氧化半導體層12且共形地覆蓋(conformably covers)第一閘極絕緣層131’、第二閘極絕緣層132”和閘極電極141，如第3G圖所示，以形成間隔物(同第一、二實施例中第二間隔部152之作用)以覆蓋和接觸第一閘極絕緣層131’之側壁131s、第二閘極絕緣層132”之側壁132s、閘極電極141之側壁141s和硬質遮罩HM’之側壁HM-s。一實施例中，間隔膜154包括一高介電係數之介電材料。
之後，形成一第二絕緣層(second insulating film)16於間隔膜154上並共形地覆蓋間隔膜154與下方元件，如第3H圖所示。其中第一電極171和第二電極172穿過第二絕緣層16 和間隔膜154，以分別電性連接第一低阻值區域12b-1和第二低阻值區域12b-2。
第3H圖係繪示本揭露第三實施例之一半導體元件之示意圖。第三實施例中，閘極電極141之閘極寬度WGE不同於第一閘極絕緣層131”之第一寬度WGI1；即WGI1>WGE。再者，第二閘極絕緣層132’之第二寬度WGI2和第一閘極絕緣層131”之第一寬度WGI1亦不相同；即WGI1>WGI2。如第3H圖所示，通道寬度WCH實質上等於第一閘極絕緣層131”之第一寬度WGI1，但大於第二閘極絕緣層132’之第二寬度WGI2。根據第三實施例，硬質遮罩HM’具有一硬質遮罩寬度WHM，其中硬質遮罩寬度WHM實質上等於閘極寬度WGE。如第3H圖所繪示，第三實施例之相關元件的寬度可表示為：WCH=WGI1>WGI2>WGE=WHM。
<第四實施例>
在第四實施例中，係以一硬質遮罩HM形成於閘極電極141和形成兩層閘極絕緣層於閘極電極141下方作說明。再者，於第一、第二和第三實施例中，第一間隔部151在形成第二間隔部152或間隔膜154之前都被完全地去除。但本揭露並不以此態樣為限，藉由稍微修飾製造方法，亦可在電晶體的最後結構中形成包括兩個不同間隔部之間隔物，而形成另一種可應用態樣。
第4A~4G圖繪示本揭露第四實施例之一半導體元件之製造方法。第四實施例中與第一、二、三實施例相同和/或相 似元件係沿用相同和/或相似元件符號。相關之元件和步驟的說明，請參照第一、二、三實施例，再此不再重複贅述。
首先，提供一堆疊包括：一基板10具有一第一絕緣層101形成於其上，一氧化半導體層12形成於第一絕緣層101上，一第一閘極絕緣層131形成於氧化半導體層12上，一第二閘極絕緣層132形成於第一閘極絕緣層131上，一閘極電極層14形成於第二閘極絕緣層132上和一硬質遮罩HM形成於閘極電極層14上。再者，一圖案化光阻(patterned photo-resist)PR形成於硬質遮罩HM上，如第4A圖所示。
之後，根據圖案化光阻PR，將硬質遮罩HM和閘極電極層14和第二閘極絕緣層132例如以蝕刻方式進行圖案化而成一島狀，從而形成一閘極電極141、硬質遮罩HM’和第二閘極絕緣層132’，如第4B圖所示。之後移除圖案化光阻PR。
接著，形成第一間隔部151於第一閘極絕緣層131上並覆蓋第二閘極絕緣層132’之側壁132s、閘極電極141之側壁141s和硬質遮罩HM’之側壁HM-s，如第4C圖所示。一實施例中，第一間隔部151可達到硬質遮罩HM’之頂表面(例如是與之齊平)。
之後，係根據第一間隔部151及其所環繞的硬質遮罩HM’、閘極電極141和第二閘極絕緣層132’而對第一閘極絕緣層131以例如蝕刻方式進行圖案化，而定義出圖案化之一第一閘極絕緣層131’，如第4D圖所示。
接著，以第一間隔部151、硬質遮罩HM’、閘極電 極14、第二閘極絕緣層132’和第一閘極絕緣層131’之集合為一遮罩，對氧化半導體層12摻雜(第4E圖中之箭號)適當的摻雜物(dopants)，而形成一對含有摻雜物之區域(即第一低阻值區域12b-1和第二低阻值區域12b-2)，以及位於閘極電極141和第一間隔部151下方沒有摻雜物之一通道區域12a。其中第一低阻值區域12b-1和第二低阻值區域12b-2可分別做為一源極區域和一汲極區域。
之後，係減薄第一間隔部151(即移除第一間隔部151之一部分)，如第4F圖所示。在第一間隔部151減薄期間，部分的第一閘極絕緣層131’也可能會同時被移除而形成第一閘極絕緣層131”。一實施例中，第一間隔部151’覆蓋第二閘極絕緣層132’之側壁132s和閘極電極141之側壁141s。且在減薄步驟後，第一間隔部151’之底部係實質上與第一閘極絕緣層131”之側壁131s齊平。據此，通道區域12a之通道寬度WCH大於第一閘極絕緣層131”之第一寬度WGI1。
接著，形成第二間隔部152於氧化半導體層12上(例如直接接觸氧化半導體層12之上表面121)並包覆第一間隔部151’。再者，第二間隔部152覆蓋第一閘極絕緣層131”之側壁131s和硬質遮罩HM’之側壁HM-s，如第4G圖所示。再者，形成一第一電極171和第二電極172，例如直接接觸第二間隔部152，以分別電性連接第一低阻值區域12b-1和第二低阻值區域12b-2。
一實施例中，第一間隔部151/151’係由一第一介電 材料製得，第二間隔部152係由一第二介電材料製得，其中第一介電材料係不同於第二介電材料。一實施例中，第二間隔部152係由一高介電係數之介電材料製得。
第4G圖係繪示本揭露第四實施例之一半導體元件之示意圖。第四實施例中，閘極電極141之閘極寬度WGE不同於第一閘極絕緣層131”之第一寬度WGI1；即WGI1>WGE。再者，第二閘極絕緣層132’之第二寬度WGI2和第一閘極絕緣層131”之第一寬度WGI1亦不相同；即WGI1>WGI2。如第4G圖所示，通道寬度WCH係大於第一閘極絕緣層131”之第一寬度WGI1，和大於第二閘極絕緣層132’之第二寬度WGI2，和大於閘極電極141之閘極寬度WGE。根據第四實施例，硬質遮罩HM’具有一硬質遮罩寬度WHM，其中硬質遮罩寬度WHM實質上等於閘極寬度WGE。如第4G圖所繪示，第四實施例之相關元件的寬度可表示為：WCH>WGI1>WGI2>WGE=WHM。類似的，在第四實施例中，第一電極171和第二電極172不限制於直接接觸第二間隔部152(第4G圖)，可以是與第二間隔部152相隔開來，只要能分別達到與第一低阻值區域12b-1和第二低阻值區域12b-2的電性連接，即屬本揭露可應用之態樣。
根據上述，實施例提出之半導體元件包括間隔物(如第二間隔部152/間隔膜154)形成於氧化半導體層(12)上，且至少覆蓋第一閘極絕緣層(131’/131”)之側壁(131s)和閘極電極(141)之側壁(141s)，其中閘極電極之閘極寬度不同於第一閘極絕緣層之 第一寬度。實施例提供一具可靠結構的半導體元件，特別是對於具有氧化半導體層之電晶體的半導體元件，進而增進半導體元件的電性表現。因此，應用實施例之半導體元件的電子產品具有優異的電性和增長的使用壽命。再者，實施例之製造方法提供一自對準製程(self-aligned process)以製作具有一自對準結構之半導體元件，例如形成自對準之源極和汲極。
其他實施例，例如具有不同構型(設置在不同位置、或具有不同的形狀和尺寸等)之接觸(即第一電極171和第二電極172)、閘極電極141、第一低阻值區域12b-1/通道區域12a/第二低阻值區域12b-2(即源極/通道/汲極)，亦可能可以應用，可視應用時實際狀況而作適當選擇與改變。例如，前述元件之寬度可作修飾或變化。因此，如第1A-1H圖、第2A-2H圖、第3A-3H和第4A-4G圖所示之結構僅作說明之用，並非用以限制本揭露欲保護之範圍。相關技藝者當知，實施例中構成元素之形狀和位置亦並不限於圖示所繪之態樣，而是可根據實際應用時之需求和/或製造步驟作相應調整。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (20)

  1. 一種半導體元件，包括：一基板，具有一第一絕緣層形成於其上；一電晶體，位於該第一絕緣層上，該電晶體至少包括：一氧化半導體層(oxide semiconductor layer)，形成於該第一絕緣層上，其中該氧化半導體層包括一第一低阻值區域(first low-resistance region)、一第二低阻值區域(second low-resistance region)和一通道區域(channel region)位於該第一低阻值區域和該第二低阻值區域之間；一第一閘極絕緣層，形成於該氧化半導體層上；一閘極電極，形成於該第一閘極絕緣層上方；和間隔物，形成於該氧化半導體層上，且至少覆蓋該第一閘極絕緣層之側壁和該閘極電極之側壁，其中該些間隔物的底部直接接觸該第一低阻值區域和該第二低阻值區域，且該些間隔物係同時覆蓋遮蔽該第一閘極絕緣層之該些側壁與一部分之上表面，其中，該閘極電極具有一閘極寬度，該第一閘極絕緣層具有一第一寬度，且該閘極寬度不同於該第一寬度。
  2. 如申請專利範圍第1項所述之半導體元件，其中該電晶體更包括一第二閘極絕緣層形成於該第一閘極絕緣層上，該閘極電極形成於第二閘極絕緣層上，且該些間隔物更覆蓋該第二閘極絕緣層之側壁，其中，該第二閘極絕緣層具有一第二寬度，且該第一寬度不同於該第二寬度(second width)。
  3. 如申請專利範圍第2項所述之半導體元件，其中該閘極 寬度實質上等於該第二寬度。
  4. 如申請專利範圍第1項所述之半導體元件，其中該電晶體更包括一硬質遮罩(hard mask)沈積於該閘極電極上，且該些間隔物更覆蓋該硬質遮罩之側壁。
  5. 如申請專利範圍第1項所述之半導體元件，其中該通道區域具有一通道寬度(channel width)，該電晶體更包括一第一電極和一第二電極分別電性連接至該第一低阻值區域和該第二低阻值區域。
  6. 如申請專利範圍第5項所述之半導體元件，其中該通道寬度實質上等於該第一閘極絕緣層之該第一寬度。
  7. 如申請專利範圍第5項所述之半導體元件，其中該通道寬度大於該閘極電極之該閘極寬度。
  8. 如申請專利範圍第5項所述之半導體元件，其中該通道寬度小於該第一閘極絕緣層之該第一寬度。
  9. 如申請專利範圍第5項所述之半導體元件，其中該第一電極和該第二電極係直接接觸該些間隔物。
  10. 如申請專利範圍第5項所述之半導體元件，更包括一第二絕緣層(a second insulating film)形成於該第一絕緣層上並覆蓋該電晶體，其中該第一電極和該第二電極穿過該第二絕緣層以分別電性連接該第一低阻值區域和該第二低阻值區域。
  11. 如申請專利範圍第1項所述之半導體元件，其中一間隔膜(a spacing film)係沈積於該氧化半導體層且共形地覆蓋(conformably covers)該第一閘極絕緣層和該閘極電極，因而形成該些間隔物接觸該閘極電極的該些側壁。
  12. 如申請專利範圍第11項所述之半導體元件，更包括一第二絕緣層形成於該間隔膜上並覆蓋該電晶體，其中該電晶體更包括一第一電極和一第二電極穿過該第二絕緣層和該間隔膜因而分別電性連接該第一低阻值區域和該第二低阻值區域。
  13. 如申請專利範圍第1項所述之半導體元件，其中該些間隔物包括一高介電係數之介電材料(high-k dielectric material)。
  14. 如申請專利範圍第1項所述之半導體元件，其中該些間隔物包括：第一間隔部(first spacing portions)，包括一第一介電材料，形成於該第一閘極絕緣層並覆蓋該閘極電極之該些側壁；和第二間隔部(second spacing portions)，包括一第二介電材料，形成於該氧化半導體層上且包覆該些第一間隔部，其中該些第二間隔部覆蓋該第一閘極絕緣層之該些側壁，其中該第一介電材料係不同於該第二介電材料。
  15. 一種半導體元件之製造方法，包括：提供一基板，該基板具有一第一絕緣層形成於其上；形成一電晶體於該第一絕緣層上，其中該電晶體至少包括：一氧化半導體層(oxide semiconductor layer)，形成於該第一絕緣層上，其中該氧化半導體層包括一第一低阻值區域(first low-resistance region)、一第二低阻值區域(second low-resistance region)和一通道區域(channel region)位於該第一低阻值區域和該第二低阻值區域之間；一第一閘極絕緣層，形成於該氧化半導體層上；一閘極電極，形成於該第一閘極絕緣層上方；和 間隔物，形成於該氧化半導體層上，且至少覆蓋該第一閘極絕緣層之側壁和該閘極電極之側壁，其中該些間隔物的底部直接接觸該第一低阻值區域和該第二低阻值區域，且該些間隔物係同時覆蓋遮蔽該第一閘極絕緣層之該些側壁與一部分之上表面，其中，該閘極電極具有一閘極寬度，該第一閘極絕緣層具有一第一寬度，且該閘極寬度不同於該第一寬度。
  16. 如申請專利範圍第15項所述之方法，其中該電晶體更包括一第二閘極絕緣層形成於該第一閘極絕緣層上，該閘極電極形成於第二閘極絕緣層上，且該些間隔物更覆蓋該第二閘極絕緣層之側壁，其中，該第二閘極絕緣層具有一第二寬度，且該第一寬度不同於該第二寬度。
  17. 如申請專利範圍第16項所述之方法，其中該第一寬度大於該第二寬度。
  18. 如申請專利範圍第16項所述之方法，其中該閘極寬度實質上小於該第二寬度。
  19. 如申請專利範圍第16項所述之方法，其中該通道區域具有一通道寬度(channel width)，且該第二閘極絕緣層之該第二寬度小於該通道寬度。
  20. 如申請專利範圍第15項所述之方法，其中該些間隔物包括：第一間隔部(first spacing portions)，包括一第一介電材料，形成於該第一閘極絕緣層並覆蓋該閘極電極之該些側壁；和第二間隔部(second spacing portions)，包括一第二介電材 料，形成於該氧化半導體層上且包覆該些第一間隔部，其中該些第二間隔部覆蓋該第一閘極絕緣層之該些側壁，其中該第一介電材料係不同於該第二介電材料，且該第二介電材料係為一高介電係數之介電材料(high-k dielectric material)。
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