KR101838912B1 - 정방향 바이어스 전류를 이용한 전계 효과 트랜지스터의 게이트 절연막 손상을 복구하는 방법 - Google Patents
정방향 바이어스 전류를 이용한 전계 효과 트랜지스터의 게이트 절연막 손상을 복구하는 방법 Download PDFInfo
- Publication number
- KR101838912B1 KR101838912B1 KR1020160129674A KR20160129674A KR101838912B1 KR 101838912 B1 KR101838912 B1 KR 101838912B1 KR 1020160129674 A KR1020160129674 A KR 1020160129674A KR 20160129674 A KR20160129674 A KR 20160129674A KR 101838912 B1 KR101838912 B1 KR 101838912B1
- Authority
- KR
- South Korea
- Prior art keywords
- transistor
- gate insulating
- insulating film
- substrate
- gate
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 36
- 238000000137 annealing Methods 0.000 title description 2
- 239000000758 substrate Substances 0.000 claims abstract description 55
- 230000005669 field effect Effects 0.000 claims abstract description 20
- 238000002347 injection Methods 0.000 claims description 9
- 239000007924 injection Substances 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 claims description 8
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 claims description 6
- 239000010931 gold Substances 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 230000005689 Fowler Nordheim tunneling Effects 0.000 claims description 4
- ILCYGSITMBHYNK-UHFFFAOYSA-N [Si]=O.[Hf] Chemical compound [Si]=O.[Hf] ILCYGSITMBHYNK-UHFFFAOYSA-N 0.000 claims description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 3
- 206010010144 Completed suicide Diseases 0.000 claims description 3
- YZCKVEUIGOORGS-OUBTZVSYSA-N Deuterium Chemical compound [2H] YZCKVEUIGOORGS-OUBTZVSYSA-N 0.000 claims description 3
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims description 3
- 229910016006 MoSi Inorganic materials 0.000 claims description 3
- 229910005883 NiSi Inorganic materials 0.000 claims description 3
- 229910008484 TiSi Inorganic materials 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- 229910052796 boron Inorganic materials 0.000 claims description 3
- 229910052804 chromium Inorganic materials 0.000 claims description 3
- 229910052805 deuterium Inorganic materials 0.000 claims description 3
- 229910052731 fluorine Inorganic materials 0.000 claims description 3
- 239000011737 fluorine Substances 0.000 claims description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 3
- 229910052737 gold Inorganic materials 0.000 claims description 3
- 229910052735 hafnium Inorganic materials 0.000 claims description 3
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 3
- 229910052739 hydrogen Inorganic materials 0.000 claims description 3
- 150000002431 hydrogen Chemical class 0.000 claims description 3
- 239000001257 hydrogen Substances 0.000 claims description 3
- 229910052749 magnesium Inorganic materials 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 229910052757 nitrogen Inorganic materials 0.000 claims description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 3
- 229910052763 palladium Inorganic materials 0.000 claims description 3
- 229910052697 platinum Inorganic materials 0.000 claims description 3
- 230000002285 radioactive effect Effects 0.000 claims description 3
- 230000008439 repair process Effects 0.000 claims description 3
- 229910021332 silicide Inorganic materials 0.000 claims description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 3
- 235000012239 silicon dioxide Nutrition 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 239000011787 zinc oxide Substances 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 2
- 230000006866 deterioration Effects 0.000 description 7
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 239000011651 chromium Substances 0.000 description 4
- 239000011777 magnesium Substances 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000035876 healing Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66946—Charge transfer devices
- H01L29/66954—Charge transfer devices with an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
- H01L27/0222—Charge pumping, substrate bias generation structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
- H01L27/0285—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements bias arrangements for gate electrode of field effect transistors, e.g. RC networks, voltage partitioning circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
정방향 바이어스 전류를 이용한 전계 효과 트랜지스터의 게이트 절연막 손상을 복구하는 방법이 제공된다. 상기 게이트 절연막 손상을 복구하는 방법은, 기판, 상기 기판 내에 형성된 소스 및 드레인 영역, 상기 기판 내에, 상기 소스 영역과 상기 드레인 영역을 연결하도록 형성된 채널 영역, 상기 채널 영역 상에 형성된 게이트 절연막, 및 상기 게이트 절연막 상에 형성된 게이트 구조체를 포함하는 전계 효과 트랜지스터에 있어서, 상기 소스 영역과 상기 기판의 바디 사이에 제1 정방향 바이어스(forward bias) 전압을 인가하여 발생하는 제1 정방향 바이어스 전류에 의한 제1 줄열(joule heat)을 이용하거나, 상기 드레인 영역과 상기 기판의 바디 사이에 제2 정방향 바이어스 전압을 인가하여 발생하는 제2 정방향 바이어스 전류에 의한 제2 줄열을 이용하여, 상기 게이트 절연막에 발생한 손상을 치유한다.
Description
본 발명은 전계 효과 트랜지스터의 게이트 절연막 손상을 복구하는 방법에 관한 것으로, 보다 상세하게는 소스/드레인 영역과 기판의 바디 사이에 정방향 바이어스 전압을 인가하여 정방향 바이어스 전류를 발생시키고 그에 따라 발생한 줄열에 의해 전계 효과 트랜지스터의 게이트 절연막 손상을 복구하는 방법에 관한 것이다.
전계 효과 트랜지스터(Metal-Oxide-Semiconductor Field Effect Transistor; MOSFET)는 전력 소모가 낮고 고집적이 가능하여 현재 대규모 집적회로의 주류가 되고 있다. 특히, 무어의 법칙에 따라 발전해오면서 집적도와 스위칭 속도 향상이라는 장점을 지니게 되었지만 동시에 소형화에 따른 문제점을 갖게 되었다.
소형화로 인해 게이트 선폭이 감소하면서 증가한 수평 전계는 고온 캐리어 주입(hot-carrier injection; HCI)에 의해 열화 현상이 나타나게 된다. 고온 캐리어(hot-carrier)는 수직 전계에 의해 게이트 구조체로 주입되며, 기판과 게이트 절연막 사이의 계면을 손상시킨다.
이러한 게이트 절연막의 손상은 문턱전압(VTH) 변화와 SS(sub-threshold swing) 의 저하를 초래하고, 이는 트랜지스터의 대기 전력 증가와 스위칭 특성 저하로 이어진다.
상기에서 언급한 고온 캐리어(hot-carrier)에 의한 열화 현상을 감소시키기 위하여, 수동적인 해결 방법과 능동적인 해결방법에 대한 기술개발이 진행되어 왔으며, 대표적인 방법으로는 LDD(lightly-doped-drain) 방법이 널리 사용되고 있다. 하지만, 이러한 수동적인 방법은 소자의 또 다른 특성을 저하시킬 뿐만 아니라 트랜지스터의 제조 공정 과정에서 수행되기 때문에 실시간으로 발생하는 트랜지스터의 특성저하를 복구시키기에는 불충분하며, 단지 고온 캐리어(hot-carrier)에 의한 열화를 예방하는 정도에 불과하였다.
또한, 소형화와 더불어 고유전율(high-k) 물질의 사용에 따라 발생한 NBTI(negative bias temperature instability) 현상과 Fowler-Nordheim 터널링(tunneling) 현상에 의해 기판과 게이트 절연막 사이의 계면을 손상시킨다.
본 발명이 해결하고자 하는 기술적 과제는, 전계 효과 트랜지스터에 있어서, 기판과 게이트 절연막 사이의 계면 손상을 치유하기 위해 기판과 소스/드레인 영역 사이의 정방향 바이어스 전류에 의해 발생되는 줄열을 이용하는 전계 효과 트랜지스터의 게이트 절연막 손상을 복구하는 방법을 제공하는 것이다.
다만, 본 발명이 해결하고자 하는 기술적 과제들은 상기 과제로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 정방향 바이어스 전류를 이용한 전계 효과 트랜지스터의 게이트 절연막 손상을 복구하는 방법은, 기판, 상기 기판 내에 형성된 소스 및 드레인 영역, 상기 기판 내에, 상기 소스 영역과 상기 드레인 영역을 연결하도록 형성된 채널 영역, 상기 채널 영역 상에 형성된 게이트 절연막, 및 상기 게이트 절연막 상에 형성된 게이트 구조체를 포함하는 전계 효과 트랜지스터에 있어서, 상기 소스 영역과 상기 기판의 바디 사이에 제1 정방향 바이어스(forward bias) 전압을 인가하여 발생하는 제1 정방향 바이어스 전류에 의한 제1 줄열(joule heat)을 이용하거나, 상기 드레인 영역과 상기 기판의 바디 사이에 제2 정방향 바이어스 전압을 인가하여 발생하는 제2 정방향 바이어스 전류에 의한 제2 줄열을 이용하여, 상기 게이트 절연막에 발생한 손상을 치유한다.
본 발명에 따른 실시예에서, 상기 트랜지스터는, 평면형 트랜지스터, 3차원 입체형 트랜지스터, 적층형 트랜지스터, 및 링게이트(Ring-gate) 트랜지스터 중 적어도 하나를 포함할 수 있다.
본 발명에 따른 실시예에서, 상기 3차원 입체형 트랜지스터는, 핀(Fin) 트랜지스터, 게이트 올 어라운드(Gate-All-Around) 트랜지스터, 더블 게이트(Double-gate) 트랜지스터, 트리 게이트(Tri-gate) 트랜지스터, 및 오메가 게이트(Omega-gate) 트랜지스터 중 적어도 하나를 포함할 수 있다.
본 발명에 따른 실시예에서, 상기 게이트 절연막은, 산화 실리콘(silicon dioxide)막, 질화막, 산화 알루미늄(aluminum oxide)막, 산화 하프늄(hafnium oxide)막, 산질화 하프늄(hafnium oxynitride)막, 산화 아연(zinc oxide)막, 란타늄 산화(lanthanum oxide)막, 및 하프늄 실리콘 산화(hafnium silicon oxide)막 중 적어도 하나를 포함할 수 있다.
본 발명에 따른 실시예에서, 상기 게이트 절연막은, 플루오르, 붕소, 중수소, 수소, 및 질소 중 적어도 하나가 화학적으로 첨가될 수 있다.
본 발명에 따른 실시예에서, 상기 게이트 구조체에 포함된 게이트 전극은, 폴리실리콘(polycrystalline Silicon), 고농도의 N타입으로 도핑된 폴리실리콘, 고농도의 P타입으로 도핑된 폴리실리콘, 금(Au), 탄탈륨 나이트라이드(TaN), 알루미늄(Al), 몰리브덴(Mo), 마그네슘(Mg), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 및 타이타늄(Ti) 중 적어도 하나를 포함할 수 있다.
본 발명에 따른 실시예에서, 상기 트랜지스터는, 상기 기판과 상기 소스 영역 사이, 및 상기 기판과 상기 드레인 영역 사이에 PN 접합 구조를 미포함하는 무접합 트랜지스터(junctionless transistor)일 수 있다.
본 발명에 따른 실시예에서, 상기 기판, 상기 소스 영역, 및 상기 드레인 전극은 금속 실리사이드 물질을 포함할 수 있다.
본 발명에 따른 실시예에서, 상기 금속 실리사이드 물질은, NiSi, MoSi2, TaSi2, TiSi2, 및 WSi2 중 적어도 하나를 포함할 수 있다.
본 발명에 따른 실시예에서, 상기 소스 영역, 상기 기판, 및 상기 드레인 영역은 N-P-N 접합 구조 또는 P-N-P 접합 구조를 가질 수 있다.
본 발명에 따른 실시예에서, 상기 게이트 절연막의 상기 손상은, 고온 캐리어 주입(Hot-carrier injection), 방사능 환경 노출, NBTI(Negative Bias Temperature Instability), 또는 Fowler-Nordheim 터널링(tunneling)에 의해 발생할 수 있다.
본 발명에 따른 실시예에서, 상기 제1 및 제2 정방향 바이어스 전압은 함께 인가될 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 정방향 바이어스 전류를 이용한 전계 효과 트랜지스터의 게이트 절연막 손상을 복구하는 방법을 이용하면, 추가적인 게이트 전극의 제작 없이, 기존에 존재하는 게이트 전극만으로 게이트 절연막의 손상을 복구시킬 수 있다.
이에 따라, 추가적인 게이트 전극 제작으로 인한 레이아웃(layout)의 낭비나, 집적도의 열화를 갖지 않으면서, 효과적으로 전계 효과 트랜지스터에 발생한 게이트 절연막 계면 손상을 복구시킬 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
도 1은 본 발명의 실시예를 적용할 수 있는 트랜지스터를 개략적으로 도시한 사시도이다.
도 2는 기판과 소스/드레인 영역 사이의 PN 접합을 통해 흐르는 정방향 바이어스 전류에 의해 발생한 열이 게이트 절연막에 전도되는 현상을 도시한 개념도이다.
도 3은 기판과 드레인 영역 사이의 PN 접합을 통해 흐르는 정방향 바이어스 전류 값을 측정한 결과를 도시한 그래프이다.
도 4는 게이트 절연막이 손상된 트랜지스터가 PN 접합을 통해 흐르는 정방향 바이어스 전류를 통해 복구되는 현상을 설명하기 위한 그래프이다.
도 5는 도 4의 SS 값을 추출하고, 이를 초기 상태, 열화 상태, 복구 상태로 구분하여 도시한 2차 데이터 그래프이다.
도 6은 게이트 절연막 복구를 위해 인가되어야 하는 전압의 최적 값을 설명하기 위한 그래프이다.
도 7은 게이트 절연막 복구를 위해 인가되어야 하는 전압 인가 시간의 최적 값을 설명하기 위한 그래프이다.
도 8은 본 발명의 실시예에 따라 게이트 절연막 손상을 복구하기 위해 컨트롤러에 인가되는 입력신호와 컨트롤러로부터 출력되는 출력신호를 설명하기 위한 도면이다.
도 2는 기판과 소스/드레인 영역 사이의 PN 접합을 통해 흐르는 정방향 바이어스 전류에 의해 발생한 열이 게이트 절연막에 전도되는 현상을 도시한 개념도이다.
도 3은 기판과 드레인 영역 사이의 PN 접합을 통해 흐르는 정방향 바이어스 전류 값을 측정한 결과를 도시한 그래프이다.
도 4는 게이트 절연막이 손상된 트랜지스터가 PN 접합을 통해 흐르는 정방향 바이어스 전류를 통해 복구되는 현상을 설명하기 위한 그래프이다.
도 5는 도 4의 SS 값을 추출하고, 이를 초기 상태, 열화 상태, 복구 상태로 구분하여 도시한 2차 데이터 그래프이다.
도 6은 게이트 절연막 복구를 위해 인가되어야 하는 전압의 최적 값을 설명하기 위한 그래프이다.
도 7은 게이트 절연막 복구를 위해 인가되어야 하는 전압 인가 시간의 최적 값을 설명하기 위한 그래프이다.
도 8은 본 발명의 실시예에 따라 게이트 절연막 손상을 복구하기 위해 컨트롤러에 인가되는 입력신호와 컨트롤러로부터 출력되는 출력신호를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
비록 제1, 제2 등이 다양한 구성요소들을 기술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이러한 용어는 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며, 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또한, 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
우선, 본 발명이 갖는 목적 및 효과를 설명한다. 전계 효과 트랜지스터의 게이트 절연막 열화 현상을 해결하기 위해, 능동적인 방법으로서 두 개의 게이트 전극을 활용한 복구 방법이 있으며, 그 효과 또한 이미 검증되었다. 이러한 기술의 원리는 두 개의 게이트 전극 간 흐르는 전류에 의해 발생한 열을 이용하여, 손상된 게이트 절연막을 복구하는 것이다.
하지만, 두 개의 게이트 전극을 활용한 능동적인 방법이 게이트 절연막의 열화 현상을 복구시키는데 효과적으로 작용했을지라도, 이러한 방법에 문제점이 있다. 일반적인 트랜지스터가 게이트 전극, 소스, 드레인, 기판이라는 네 개의 전극을 가지는 것과는 달리, 추가적인 게이트 전극의 제작이 필요하다. 따라서, 하나의 추가적인 게이트 전극 수의 증가로 인해, 레이아웃(layout)의 손해, 집적도(packing density)의 저하를 초래하는 문제점이 있다.
그러나, 본 발명에 따르면, 추가적인 게이트 전극의 제작 없이, 기존에 존재하는 전극만으로 게이트 절연막의 손상을 복구할 수 있다. 본 발명은 전계 효과 트랜지스터의 기판과 소스 영역 및 기판과 드레인 영역 사이의 PN 접합의 정방향 바이어스(forward bias) 전류에 의해 발생되는 열을 이용하여 게이트 절연막의 손상을 복구하는 방법에 관한 것이다.
본 발명을 실시하기 위해서 게이트 전극, 소스, 드레인, 기판 외에 추가적인 전극은 필요하지 않으며, 추가적인 장비 또한 요구되지 않는다. 이를 통해 열화 현상으로 손상된 게이트 절연막은 손상되기 이전의 상태로 복구될 수 있으며, 이에 따라 트랜지스터의 신뢰성 향상 및 수명 증가가 가능해진다.
도 1은 본 발명의 실시예를 적용할 수 있는 트랜지스터를 개략적으로 도시한 사시도이다. 도 2는 기판과 소스/드레인 영역 사이의 PN 접합을 통해 흐르는 정방향 바이어스 전류에 의해 발생한 열이 게이트 절연막에 전도되는 현상을 도시한 개념도이다.
도 1을 참고하면, 전계 효과 트랜지스터(1)는 기판(100), 게이트 절연막(210), 게이트 전극(200), 소스 영역(220), 드레인 영역(230)을 포함한다. 도 2를 참고하면, 기판(100)과 소스 영역(220) 사이 또는 기판(100)과 드레인 영역(230) 사이에 정방향 바이어스 전압을 인가하면, 정방향 바이어스 전류가 발생한다. 이에 따라, 게이트 절연막(210)으로 정방향 바이어스 전류에 의해 발생한 줄열(joule heat)이 전도된다. 이러한 줄열에 의해 어닐링 효과를 갖게되며, 손상된 게이트 절연막(210)의 계면이 복구될 수 있다.
게이트 절연막(210)은 산화 실리콘(silicon dioxide)막, 질화막, 산화 알루미늄(aluminum oxide)막, 산화 하프늄(hafnium oxide)막, 산질화 하프늄(hafnium oxynitride)막, 산화 아연(zinc oxide)막, 란타늄 산화(lanthanum oxide)막, 및 하프늄 실리콘 산화(hafnium silicon oxide)막 중 적어도 하나를 포함할 수 있다. 또는, 게이트 절연막(210)은 플루오르, 붕소, 중수소, 수소, 및 질소 중 적어도 하나가 화학적으로 첨가될 수 있다.
게이트 전극(200)은 폴리실리콘(polycrystalline Silicon), 고농도의 N타입으로 도핑된 폴리실리콘, 고농도의 P타입으로 도핑된 폴리실리콘, 금(Au), 탄탈륨 나이트라이드(TaN), 알루미늄(Al), 몰리브덴(Mo), 마그네슘(Mg), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 및 타이타늄(Ti) 중 적어도 하나를 포함할 수 있다.
기판(100), 소스 영역(220), 드레인 영역(230)은 각각 금속 실리사이드 물질을 포함할 수 있으며, 상기 금속 실리사이드 물질은, NiSi, MoSi2, TaSi2, TiSi2, 및 WSi2 중 적어도 하나를 포함할 수 있다.
또한, 소스 영역(220), 기판(100), 드레인 영역(230)은 N-P-N 접합 구조 또는 P-N-P 접합 구조를 가질 수 있다.
전계 효과 트랜지스터(1)는 도 1에 도시된 것과 달리, 평면형 트랜지스터, 3차원 입체형 트랜지스터, 적층형 트랜지스터, 또는 링게이트(Ring-gate) 트랜지스터일 수 있으며, 상기 3차원 입체형 트랜지스터는 핀(Fin) 트랜지스터, 게이트 올 어라운드(Gate-All-Around) 트랜지스터, 더블 게이트(Double-gate) 트랜지스터, 트리 게이트(Tri-gate) 트랜지스터, 또는 오메가 게이트(Omega-gate) 트랜지스터일 수 있다.
상기에서 설명한 게이트 절연막(210)의 손상은, 고온 캐리어 주입(Hot-carrier injection; HCI), 방사능 환경 노출, NBTI(Negative Bias Temperature Instability), 또는 Fowler-Nordheim 터널링(tunneling)에 의해 발생한 손상일 수 있다.
도 3은 기판과 드레인 영역 사이의 PN 접합을 통해 흐르는 정방향 바이어스 전류 값을 측정한 결과를 도시한 그래프이다.
도 3을 참고하면, 기판과 드레인 영역 사이에 흐르는 전류의 양을 측정한 값이 도시되어 있다. 기판을 따라 흐르는 전류에 의해 발생하는 열 에너지는 인가된 전압, 전류의 양, 전류가 흐르는 시간(pulse time)의 곱에 비례한다.
도 4는 게이트 절연막이 손상된 트랜지스터가 PN 접합을 통해 흐르는 정방향 바이어스 전류를 통해 복구되는 현상을 설명하기 위한 그래프이다. 도 5는 도 4의 SS 값을 추출하고, 이를 초기 상태, 열화 상태, 복구 상태로 구분하여 도시한 2차 데이터 그래프이다.
도 4를 참고하면, 고온 캐리어(hot-carrier)에 의해 게이트 절연막(210)이 집중적으로 손상된 트랜지스터의 특성이 도시되어 있다. 도 4에서는 실선은 초기 상태를 나타내고, 1점 쇄선은 고온 캐리어 주입에 의해 게이트 절연막(210)이 손상된 상태를 나타내며, 점선은 줄열에 의해 게이트 절연막(210)의 손상이 복구된 상태를 나타낸다.
고온 캐리어 주입 공정에 의해 게이트 절연막(210)의 손상이 나타난 경우, 기판(100)과 소스 영역(220) 또는 기판(100)과 드레인 영역(230) 사이의 PN 접합에 정방향 바이어스 전류를 흘려 이에 따라 발생한 줄열에 의해 게이트 절연막(210) 손상에 의해 왜곡된 트랜지스터 특성을 초기 상태로 복구할 수 있다.
이 때, 기판(100)과 소스 영역(220) 및 기판(100)과 드레인 영역(230) 사이의 PN 접합에 정방향 바이어스 전류를 함께 흘려 게이트 절연막(210)의 손상을 복구할 수도 있다.
그리고, 본 발명은 기판(100)과 소스 영역(220) 사이 및 기판(100)과 드레인 영역(230) 사이에 PN 접합 구조를 미포함하는 무접합 트랜지스터(junctionless transistor)에도 적용될 수 있다.
도 5를 참고하면, A는 초기 상태, B는 게이트 절연막(210)이 손상된 상태, C는 게이트 절연막(210)의 손상이 복구된 상태를 나타낸다. 이 때, 각각의 경우에 SS(Subthreshold swing) 특성이 나타나 있으며, 이는 도 4의 그래프로부터 SS 값을 추출하여 도시한 2차 데이터이다. a1은 게이트 절연막(210) 손상으로 인해 SS 값이 증가하는 경우이며, B1은 줄열에 의해 게이트 절연막(210) 손상을 복구하여 SS 값이 감소하는 경우이다.
특수한 구조를 가진 평면형 트랜지스터가 아니라면, 소스 영역(220)과 드레인 영역(230)은 대칭적이며 동일한 물리적 특성을 갖는다. 일반적인 경우 드레인 영역(230)과 기판(100) 사이의 정방향 바이어스 전류 값과 소스 영역(220)과 기판(100) 사이의 정방향 바이어스 전류 값은 크게 차이나지 않는다. 따라서, 소스 영역(220)과 기판(100) 사이의 정방향 바이어스 전류, 드레인 영역(230)과 기판(100) 사이의 정방향 바이어스 전류 모두 게이트 절연막(210)을 복구시키는 데 사용될 수 있다.
도 5에서, 고온 캐리어 주입 공정 전 초기 상태(A)의 SS 값은 약 84mV/dec 이고, 고온 캐리어 주입 공정 이후 게이트 절연막(210)이 손상된 상태(B)의 SS 값은 약 95mV/dec 이다. 하지만, 드레인 영역(230)과 기판(100) 사이에 전류를 흘린 뒤 게이트 절연막(210)의 손상이 복구된 상태(C)의 SS 값은 약 85mV/dec 정도로 게이트 절연막(210)이 손상되기 이전의 수준으로 회복되었다.
도 6은 게이트 절연막 복구를 위해 인가되어야 하는 전압의 최적 값을 설명하기 위한 그래프이다. 도 7은 게이트 절연막 복구를 위해 인가되어야 하는 전압 인가 시간의 최적 값을 설명하기 위한 그래프이다.
손상된 게이트 절연막(210)의 복구를 위해, 지나치게 많은 양의 정방향 바이어스 전류가 흐르게 되면, 트랜지스터(1)의 성능에 부작용이 발생할 수 있다. 따라서, 본 발명을 실시하기 위해서는 적당한 범위 내의 바이어스 전압을 인가할 필요가 있다. 도 6을 참고하면, A는 초기 상태이고, B는 게이트 절연막(210)이 손상된 상태이다. 그리고, a2는 게이트 절연막(210)의 손상이 복구되는 상태이고, b2는 게이트 절연막(210)의 손상이 복구되다가 다시 열화되는 상태를 나타낸다.
도 6에서는, 드레인 영역(230)과 기판(100) 사이에 정방향 바이어스 전압을 인가할 때, 최적의 전압 값은 6V임을 나타내고 있다. 이와 같이 이론적으로 또는 실험적으로 발견된 최적의 전압 값을 인가하여 게이트 절연막(210) 손상을 복구할 필요가 있다.
마찬가지로, 도 7을 참고하면, A는 초기 상태이고, B는 게이트 절연막(210)이 손상된 상태이다. 그리고, a3는 게이트 절연막(210)의 손상이 복구되는 상태이고, b3는 게이트 절연막(210)의 손상이 복구되다가 다시 열화되는 상태를 나타낸다.
드레인 영역(230)과 기판(100) 사이에 전류가 흐르는 시간(pulse time)에 있어서, 최적의 시간을 나타내는 실제 측정 데이터가 도 7에 나타나있다. 이를 통해, 1000ms(1초)까지는 게이트 절연막(210)의 손상이 복구되는 상태를 보이다가, 1초 이후의 조건에서는 게이트 절연막(210)이 다시 열화되는 상태를 나타내고 있다.
따라서, 게이트 절연막(210)의 손상을 복구하기 위해 인가해야 하는 pulse time은 대략 1초이다. 그러나 이 시간은 인가 전압의 크기, 또는 pulse의 파형 등에 의해 가변적이다.
도 8은 본 발명의 실시예에 따라 게이트 절연막 손상을 복구하기 위해 컨트롤러에 인가되는 입력신호와 컨트롤러로부터 출력되는 출력신호를 설명하기 위한 도면이다.
도 8을 참고하면, 본 발명을 실시함으로써 트랜지스터(1)의 반복된 동작과 고온 캐리어 주입에 인해 열화된 게이트 절연막(210)의 특성이 PN 접합을 통해 흐르는 정방향 바이어스 전류에 의해 개선되는 과정을 컨트롤러(300)를 통해 나타내었다.
도 8에서, S1, S2는 게이트 절연막(210) 손상으로 인한 ID, IG의 변화를 감지하기 위한 컨트롤러(300) 입력신호이고, 이를 감지 후 컨트롤러(300)는 P1, P2의 출력신호를 통해 정방향 바이어스 전압을 인가하는 동작을 수행한다.
게이트 절연막(210) 특성의 저하는 게이트 전류(IG)와 드레인 전류(ID)의 변화로 이어지고 이 변화는 컨트롤러(300)에 의해 모니터링 된다. 트랜지스터(1)의 특성 저하를 감지한 컨트롤러(300)는 줄열 발생을 위한 최적의 pulse를 인가하여 정방향 바이어스 전류를 흘리게 되고, 이에 따라 게이트 절연막(210)의 손상을 치료하게 된다.
전계 효과 트랜지스터의 게이트 절연막은 반복된 작동으로 인하여 열화된 스위칭 특성을 가지게 된다. 이러한 열화 현상은 트랜지스터의 소비전력의 증가뿐만 아니라, 신뢰성과 수명 감소라는 치명적인 문제점을 초래하게 된다. 본 발명에서는 기판과 소스 전극, 기판과 드레인 전극 사이의 정방향 바이어스 전류를 이용함으로써 손상된 게이트 절연막을 복구시킬 수 있으며, 이로 인해 손상된 트랜지스터의 성능을 기존의 상태로 복구시킬 수 있다.
따라서, 본 발명은 트랜지스터가 우수한 성능을 지속적으로 유지할 수 있게 한다. 본 발명에 의한 방법은 실시간적인 복구가 가능하면서도 트랜지스터에 기본적으로 갖춰져 있는 전극들을 이용하기 때문에 추가적인 전극이나 장비나 필요하지 않다는 장점을 가져, 기존의 방식들에 비해 효율적이라 할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
200: 게이트 전극
210: 게이트 절연막
220: 소스 영역
230: 드레인 영역
200: 게이트 전극
210: 게이트 절연막
220: 소스 영역
230: 드레인 영역
Claims (12)
- 기판;
상기 기판 내에 형성된 소스 및 드레인 영역;
상기 기판 내에, 상기 소스 영역과 상기 드레인 영역을 연결하도록 형성된 채널 영역;
상기 채널 영역 상에 형성된 게이트 절연막; 및
상기 게이트 절연막 상에 형성된 게이트 구조체;를 포함하는 전계 효과 트랜지스터의 게이트 절연막 손상 복구 방법에 있어서,
상기 소스 영역과 상기 기판의 바디 사이에 제1 정방향 바이어스(forward bias) 전압을 인가하여 발생하는 제1 정방향 바이어스 전류에 의한 제1 줄열(joule heat)을 이용하거나, 상기 드레인 영역과 상기 기판의 바디 사이에 제2 정방향 바이어스 전압을 인가하여 발생하는 제2 정방향 바이어스 전류에 의한 제2 줄열을 이용하여, 상기 게이트 절연막에 발생한 손상을 치유하는, 전계 효과 트랜지스터의 게이트 절연막 손상 복구 방법. - 제 1항에 있어서,
상기 트랜지스터는, 평면형 트랜지스터, 3차원 입체형 트랜지스터, 적층형 트랜지스터, 및 링게이트(Ring-gate) 트랜지스터 중 적어도 하나를 포함하는, 전계 효과 트랜지스터의 게이트 절연막 손상 복구 방법. - 제 2항에 있어서,
상기 3차원 입체형 트랜지스터는, 핀(Fin) 트랜지스터, 게이트 올 어라운드(Gate-All-Around) 트랜지스터, 더블 게이트(Double-gate) 트랜지스터, 트리 게이트(Tri-gate) 트랜지스터, 및 오메가 게이트(Omega-gate) 트랜지스터 중 적어도 하나를 포함하는, 전계 효과 트랜지스터의 게이트 절연막 손상 복구 방법. - 제 1항에 있어서,
상기 게이트 절연막은, 산화 실리콘(silicon dioxide)막, 질화막, 산화 알루미늄(aluminum oxide)막, 산화 하프늄(hafnium oxide)막, 산질화 하프늄(hafnium oxynitride)막, 산화 아연(zinc oxide)막, 란타늄 산화(lanthanum oxide)막, 및 하프늄 실리콘 산화(hafnium silicon oxide)막 중 적어도 하나를 포함하는, 전계 효과 트랜지스터의 게이트 절연막 손상 복구 방법. - 제 1항에 있어서,
상기 게이트 절연막은, 플루오르, 붕소, 중수소, 수소, 및 질소 중 적어도 하나가 화학적으로 첨가된, 전계 효과 트랜지스터의 게이트 절연막 손상 복구 방법. - 제 1항에 있어서,
상기 게이트 구조체에 포함된 게이트 전극은, 폴리실리콘(polycrystalline Silicon), 고농도의 N타입으로 도핑된 폴리실리콘, 고농도의 P타입으로 도핑된 폴리실리콘, 금(Au), 탄탈륨 나이트라이드(TaN), 알루미늄(Al), 몰리브덴(Mo), 마그네슘(Mg), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 및 타이타늄(Ti) 중 적어도 하나를 포함하는, 전계 효과 트랜지스터의 게이트 절연막 손상 복구 방법. - 제 1항에 있어서,
상기 트랜지스터는, 상기 기판과 상기 소스 영역 사이, 및 상기 기판과 상기 드레인 영역 사이에 PN 접합 구조를 미포함하는 무접합 트랜지스터(junctionless transistor)인, 전계 효과 트랜지스터의 게이트 절연막 손상 복구 방법. - 제 1항에 있어서,
상기 기판, 상기 소스 영역, 및 상기 드레인 전극은 금속 실리사이드 물질을 포함하는, 전계 효과 트랜지스터의 게이트 절연막 손상 복구 방법. - 제 8항에 있어서,
상기 금속 실리사이드 물질은, NiSi, MoSi2, TaSi2, TiSi2, 및 WSi2 중 적어도 하나를 포함하는, 전계 효과 트랜지스터의 게이트 절연막 손상 복구 방법. - 제 1항에 있어서,
상기 소스 영역, 상기 기판, 및 상기 드레인 영역은 N-P-N 접합 구조 또는 P-N-P 접합 구조를 갖는, 전계 효과 트랜지스터의 게이트 절연막 손상 복구 방법. - 제 1항에 있어서,
상기 게이트 절연막의 상기 손상은, 고온 캐리어 주입(Hot-carrier injection), 방사능 환경 노출, NBTI(Negative Bias Temperature Instability), 또는 Fowler-Nordheim 터널링(tunneling)에 의해 발생한, 전계 효과 트랜지스터의 게이트 절연막 손상 복구 방법. - 제 1항에 있어서,
상기 제1 및 제2 정방향 바이어스 전압은 함께 인가되는, 전계 효과 트랜지스터의 게이트 절연막 손상 복구 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160129674A KR101838912B1 (ko) | 2016-10-07 | 2016-10-07 | 정방향 바이어스 전류를 이용한 전계 효과 트랜지스터의 게이트 절연막 손상을 복구하는 방법 |
| PCT/KR2017/009588 WO2018080004A1 (ko) | 2016-10-07 | 2017-09-01 | 정방향 바이어스 전류를 이용한 전계 효과 트랜지스터의 게이트 절연막 손상을 복구하는 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160129674A KR101838912B1 (ko) | 2016-10-07 | 2016-10-07 | 정방향 바이어스 전류를 이용한 전계 효과 트랜지스터의 게이트 절연막 손상을 복구하는 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR101838912B1 true KR101838912B1 (ko) | 2018-03-15 |
Family
ID=61659638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160129674A KR101838912B1 (ko) | 2016-10-07 | 2016-10-07 | 정방향 바이어스 전류를 이용한 전계 효과 트랜지스터의 게이트 절연막 손상을 복구하는 방법 |
Country Status (2)
| Country | Link |
|---|---|
| KR (1) | KR101838912B1 (ko) |
| WO (1) | WO2018080004A1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190120878A (ko) * | 2018-04-17 | 2019-10-25 | 한국과학기술원 | 전계효과 트랜지스터의 게이트 절연막 손상을 치료하기 위한 펀치스루 전류를 이용한 열처리 방법 |
| KR102161383B1 (ko) * | 2019-08-07 | 2020-09-29 | 한국과학기술원 | 게이트-유발 드레인 누설 전류를 활용한 전계효과 트랜지스터의 게이트 절연막 손상을 치유하는 방법 |
| KR20220125469A (ko) * | 2021-03-05 | 2022-09-14 | 한국과학기술원 | 가상의 전기적 부유 상태를 이용하여 메모리 특성을 구현하는 전계 효과 트랜지스터 및 그 동작 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100575613B1 (ko) | 2000-10-25 | 2006-05-03 | 매그나칩 반도체 유한회사 | 반도체장치의 게이트산화막 손상방지방법 |
| JP2009540560A (ja) | 2006-06-09 | 2009-11-19 | エンシルテック株式会社 | ジュール加熱による急速熱処理時にアーク発生を防止する方法（ｍｅｔｈｏｄｏｆｐｒｅｖｅｎｔｉｎｇｇｅｎｅｒａｔｉｏｎｏｆａｒｃｄｕｒｉｎｇｒａｐｉｄａｎｎｅａｌｉｎｇｂｙｊｏｕｌｅｈｅａｔｉｎｇ） |
| WO2012001848A1 (ja) | 2010-07-01 | 2012-01-05 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
| JP2013211544A (ja) | 2012-03-02 | 2013-10-10 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法、並びに酸化膜の作製方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6958621B2 (en) * | 2003-12-02 | 2005-10-25 | International Business Machines Corporation | Method and circuit for element wearout recovery |
| US20100025811A1 (en) * | 2006-11-29 | 2010-02-04 | Gary Bronner | Integrated circuit with built-in heating circuitry to reverse operational degeneration |
| US7890893B2 (en) * | 2008-01-10 | 2011-02-15 | International Business Machines Corporation | Design structure for semiconductor on-chip repair scheme for negative bias temperature instability |
-
2016
- 2016-10-07 KR KR1020160129674A patent/KR101838912B1/ko active IP Right Grant
-
2017
- 2017-09-01 WO PCT/KR2017/009588 patent/WO2018080004A1/ko active Application Filing
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100575613B1 (ko) | 2000-10-25 | 2006-05-03 | 매그나칩 반도체 유한회사 | 반도체장치의 게이트산화막 손상방지방법 |
| JP2009540560A (ja) | 2006-06-09 | 2009-11-19 | エンシルテック株式会社 | ジュール加熱による急速熱処理時にアーク発生を防止する方法（ｍｅｔｈｏｄｏｆｐｒｅｖｅｎｔｉｎｇｇｅｎｅｒａｔｉｏｎｏｆａｒｃｄｕｒｉｎｇｒａｐｉｄａｎｎｅａｌｉｎｇｂｙｊｏｕｌｅｈｅａｔｉｎｇ） |
| WO2012001848A1 (ja) | 2010-07-01 | 2012-01-05 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
| JP2013211544A (ja) | 2012-03-02 | 2013-10-10 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法、並びに酸化膜の作製方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190120878A (ko) * | 2018-04-17 | 2019-10-25 | 한국과학기술원 | 전계효과 트랜지스터의 게이트 절연막 손상을 치료하기 위한 펀치스루 전류를 이용한 열처리 방법 |
| KR102065242B1 (ko) * | 2018-04-17 | 2020-01-13 | 한국과학기술원 | 전계효과 트랜지스터의 게이트 절연막 손상을 치료하기 위한 펀치스루 전류를 이용한 열처리 방법 |
| KR102161383B1 (ko) * | 2019-08-07 | 2020-09-29 | 한국과학기술원 | 게이트-유발 드레인 누설 전류를 활용한 전계효과 트랜지스터의 게이트 절연막 손상을 치유하는 방법 |
| KR20220125469A (ko) * | 2021-03-05 | 2022-09-14 | 한국과학기술원 | 가상의 전기적 부유 상태를 이용하여 메모리 특성을 구현하는 전계 효과 트랜지스터 및 그 동작 방법 |
| KR102468494B1 (ko) * | 2021-03-05 | 2022-11-21 | 한국과학기술원 | 가상의 전기적 부유 상태를 이용하여 메모리 특성을 구현하는 전계 효과 트랜지스터 및 그 동작 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2018080004A1 (ko) | 2018-05-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Cho et al. | Channel Hot Carrier Degradation Mechanism in Long/Short Channel $ n $-FinFETs | |
| Asra et al. | A tunnel FET for $ V_ {DD} $ scaling below 0.6 V with a CMOS-comparable performance | |
| KR101838912B1 (ko) | 정방향 바이어스 전류를 이용한 전계 효과 트랜지스터의 게이트 절연막 손상을 복구하는 방법 | |
| Mertens et al. | Si-cap-free SiGe p-channel FinFETs and gate-all-around transistors in a replacement metal gate process: Interface trap density reduction and performance improvement by high-pressure deuterium anneal | |
| JP2008544525A (ja) | Ｅｓｄ性能を改善する方法および装置 | |
| TWI268623B (en) | Semiconductor integrated circuit device and method of manufacturing the same reading memory information at high speed from the transistor-carried nonvolatile memory cell transistor | |
| US7119405B2 (en) | Implantation method to improve ESD robustness of thick gate-oxide grounded-gate NMOSFET's in deep-submicron CMOS technologies | |
| Park et al. | Curing of hot-carrier induced damage by gate-induced drain leakage current in gate-all-around FETs | |
| JP2006512005A (ja) | Ｎチャネルプルアップ素子および論理回路 | |
| Vandemaele et al. | The influence of gate bias on the anneal of hot-carrier degradation | |
| KR101852424B1 (ko) | 무접합 트랜지스터의 구동전류를 증가시키는 방법 | |
| US7651905B2 (en) | Apparatus and method for reducing gate leakage in deep sub-micron MOS transistors using semi-rectifying contacts | |
| JP2002016485A (ja) | 過電流制限型半導体素子 | |
| JP5466594B2 (ja) | 半導体記憶装置及びアンチヒューズのプログラム方法 | |
| KR101838910B1 (ko) | 터널링 전계효과 트랜지스터의 제조 방법 및 초 저전력 전열처리를 통한 터널링 전계효과 트랜지스터의 구동전류를 향상시키는 방법 | |
| Kumari et al. | Analytical modeling of dielectric pocket double-gate MOSFET incorporating hot-carrier-induced interface charges | |
| KR102161383B1 (ko) | 게이트-유발 드레인 누설 전류를 활용한 전계효과 트랜지스터의 게이트 절연막 손상을 치유하는 방법 | |
| De Souza et al. | Experimental assessment of variability in junctionless nanowire nMOS transistors | |
| Franco et al. | Hot electron and hot hole induced degradation of SiGe p-FinFETs studied by degradation maps in the entire bias space | |
| Ciou et al. | Investigation of HCD-and NBTI-induced ultralow electric field GIDL in 14-nm technology node FinFETs | |
| KR102065242B1 (ko) | 전계효과 트랜지스터의 게이트 절연막 손상을 치료하기 위한 펀치스루 전류를 이용한 열처리 방법 | |
| US4075653A (en) | Method for injecting charge in field effect devices | |
| Kumar et al. | Performance and reliability insights of drain extended FinFET devices for high voltage SoC applications | |
| CN101901837A (zh) | 一种栅控pn场效应晶体管及其控制方法 | |
| CN108871608B (zh) | 半导体装置和检测器件发热的方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |