JP2006512005A - Ｎチャネルプルアップ素子および論理回路 - Google Patents

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Abstract

【課題】相補型（ＣＭＯＳ）集積回路におけるプルアップデバイスとしてＰＭＯＳＦＥＴの代替品となる新たな種類のｎチャネルＭＯＳＦＥＴを提供する。
【解決手段】切換可能な負性微分抵抗（ＳＮＤＲ）特性を有するｎチャネルＦＥＴを開示している。このＳＮＤＲＦＥＴをデプリーションモードデバイスとして構成し、実質的にｐチャネルデバイスとして動作するようにバイアスをかける。このデバイスはｎチャネルデバイスであるから、動作速度は高く、一方、大規模回路として設計製造する際のプロセス技術の複雑性は緩和される。このデバイスはＣＭＯＳに匹敵する性能を達成するので論理ゲート（インバータに含まれるものなど）におけるｐチャネルプルアップデバイスの代替品として好適である。

Description

この発明は半導体デバイスおよび半導体回路に関し、より詳しくいうと、プルアップ素子を備えインバータ回路その他の論理ゲートなど単一チャネル論理ゲートを利用した応用回路に関する。
過去３０年にわたり半導体業界の急速な進歩が電子デバイス技術および情報技術の普及を可能にしてきた。主要半導体材料であるシリコン片（チップ）に形成した集積回路（ＩＣ）は多数の電子回路機能（計算、信号処理、情報蓄積など）を可能にし、今日ではほとんどあらゆる電子装置に使われている。半導体製造技術の新たな進展の度ごとに、半導体回路の性能（動作速度）の改善および機能あたりのコスト低減が同時に達成され、それによって需要が拡大し新たな改良製品の開発が進められてきた。市場の拡大に伴って技術開発への投資はさらに進められ、継続的成長をもたらした。半導体市場は年率１５％平均で成長し、２０００年には２０００億ドルを超える規模に達した。
トランジスタはＩＣ内の基本的構成要素である。最近のマイクロプロセッサは１ｃｍ２より僅かに大きいシリコンチップに５０００万個以上のトランジスタを備えている。これら構成要素の大きさ（「トランジスタスケーリング」）を減らすことによって、ＩＣを小さくできる。単一のＩＣの必要とする面積が小さいほど単一のシリコンウェーハ上に形成できるＩＣの数を増やすことができる。ウェーハあたりのチップ数の増加に対比して単一のウェーハの加工コストの上昇がごく僅かであるとすればＩＣ１個あたりの加工コストは著しく低減できる。トランジスタの動作速度は微小化が進むほど高くなるので、回路の性能はそれだけ改善される。
トランジスタは、二つの端子の間の電流をもう一つの端子への電圧または電流により制御する電子スイッチとして動作する三端子半導体デバイスである。現在製造されているＩＣの大部分（８５％以上）は基本的構成要素として金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を備える。ＭＯＳＦＥＴでは、図１に示すとおり、基板１０５の「ソース」領域１２０と「ドレーン」領域１３０との間のチャネルを流れる電流を金属「ゲート」端子１１０（不純物拡散したポリシリコン材料で形成することもできる）への印加電圧によって制御する。金属ゲート電極１１０と上記チャネルとはごく薄い酸化物層１４０（したがって、「金属酸化物半導体」と呼ばれ、さらに「金属−絶縁層−半導体」またはＭＩＳと総称されることもある）によって電気的に絶縁されている。
ＭＯＳＦＥＴは、チャネルの導電型により、「ｎチャネル」ＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）、すなわちソースよりも高い電圧をゲートに印加したときオン状態（ソース端子・ドレーン端子間の印加電圧に応答して電流が自由に流れる状態）になるＮＭＯＳＦＥＴと、「ｐチャネル」ＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ）、すなわちソースよりも低い電圧をゲートに印加したときオン状態になるＰＭＯＳＦＥＴとに分類できる。ＮＭＯＳＦＥＴのソース端子は通常は低い電圧（例えば接地電位０ボルト）に維持し、一方ＰＭＯＳＦＥＴのソース端子は通常は高い電位（例えば電源電圧ＶＤＤ）に維持する。
主要パラメータを併せて図１に表示した基本的ＭＯＳＦＥＴ構成は、ゲート長Ｌｇと、チャネル長（Ｌｅｆｆ）と、ゲート酸化物層の膜厚Ｔ０ｘと、ソース−ドレーン接合の深さＸｊとを備える。理想的には、ソース電圧よりも閾値電圧ＶＴだけ高い電圧をゲート電極に印加したときだけ電荷キャリアがソース端子からドレーン端子に流れる、すなわち｜ＶＧＳ−ＶＴ｜＞０のとき｜ＩＤＳ｜≧０になる。
ｎチャネルＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）においては、ソース領域およびドレーン領域は高濃度不純物拡散したｎ型領域（すなわち、負電荷を有する伝導帯電子の密度が高い領域）であり、一方、チャネル領域は不純物拡散したｐ型領域（すなわち、高密度の伝導帯電子でなく、正電荷を有する価電子帯正孔を多量に含む）である。ソース基準電圧よりも適切な電圧だけ高い正のゲート電圧を印加することによってチャネルの表面に電子のｎ型反転層が形成されたときだけ伝導帯電子がソースからドレーンに流れる。ソース端子を低電圧にバイアスしておくと（ＣＭＯＳ回路においては通常そのようにバイアスする）、高いゲート電圧ＶＧの印加によりＮＭＯＳＦＥＴはオン状態になる。
逆に、ｐチャネルＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ）においては、ソース領域およびドレーン領域は高濃度不純物拡散したｐ型領域であり、チャネル領域は不純物拡散したｎ型領域である。ソースからドレーンへの価電子帯正孔の流れは、ソース電圧よりも適当に高い負のゲート電圧を印加することによりチャネル表面に正孔のｐ型反転層が形成されたときだけ生ずる。ソース端子を高い電圧にバイアスしておくと（ＣＭＯＳ回路では通常そのようにバイアスされている）、低いゲート電圧ＶＧの印加によりＰＭＯＳＦＥＴはオン状態になる。
ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴのゲート端子を両方とも入力信号線ＶＩＮに接続し、両者のドレーン端子を両方とも出力信号線ＶＯＵＴに接続すると、図５Ａに示すとおり慣用のＣＭＯＳインバータ回路５００が形成される。この回路において、高い入力バイアス（ＶＩＮ＝ＶＤＤ）の場合は、ＮＭＯＳＦＥＴ５１０はオン状態（ソース端子とドレーン端子との間の閉じたスイッチにモデル化できる）になり、一方、ＰＭＯＳＦＥＴ５２０はオフ状態（開いたスイッチにモデル化可能）になり、したがって出力は接地電位（ＶＯＵＴ＝０Ｖ）になる。逆に低い入力バイアス（ＶＩＮ＝０Ｖ）の場合は、ＮＭＯＳＦＥＴ５１０はオフ状態（開いたスイッチにモデル化可能）になり、ＰＭＯＳＦＥＴはオン状態（閉じたスイッチにモデル化可能）になり、したがって出力は電源電圧（ＶＯＵＴ＝ＶＤＤ）になる。すなわち、インバータ回路の動作では、ＮＭＯＳＦＥＴが出力電圧を（高い入力信号電圧の印加時に）「プルダウン」し、ＰＭＯＳＦＥＴが低い入力信号電圧の印加時に出力電圧を「プルアップ」する。この動作を図５Ｂに示してある。上述の理由でＰＭＯＳＦＥＴはプルアップ素子と呼ばれることもあり、例えばメモリ用に用いた場合は負荷素子と呼ばれることもある。これらＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴは、シリコンで具体化した場合は、別々の不純物拡散領域（「ウェル」）に配置する。ＮＭＯＳＦＥＴ基板（ｐ型ウェル）は接地電位ＧＮＤにバイアスし、ＰＭＯＳＦＥＴ基板（ｎ型ウェル）はＶＤＤにバイアスする。
図５Ａのインバータ回路５００は諸用途向け集積回路の諸電子回路の基本的な構成要素である。ＮＭＯＳＦＥＴプルダウンデバイスとＰＭＯＳＦＥＴプルアップデバイスとの適切な組合せにより上記以外の多様な機能を達成できる。ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとは相補的に動作するので、これら両方の型のＭＯＳＦＥＴをともに用いた回路は「相補型ＭＯＳ」（ＣＭＯＳ）回路と呼ばれる。ＣＭＯＳ構成は、総ＮＭＯＳトランジスタ構成またはバイポーラ接合トランジスタ構成に比べて消費電力が小さく（トランジスタのスイッチング動作時以外はＶＤＤと０Ｖとの間に直接の導通路は形成されない）静的雑音余裕が大きい（すなわち、ＶＯＵＴは０ＶからＶＤＤまでの全範囲にわたって変動可能）ので現在では大規模集積回路（ＶＬＳＩ）に広く使われている。最新のＣＭＯＳ製造プロセス（１３０ｎｍ世代）におけるゲート電極のゲート長は６５ナノメートル（ｎｍ）であり、各製造プロセス世代ごとに（１．５年ごとに）７０％にさらに微小化されている。
ＣＭＯＳテクノロジーの微細化は、技術的制約および物理的制約のために一層困難になってきている。トランジスタの横方向寸法の微小化に伴って、ゲート電圧低下（０Ｖ以下）時のオフ状態の確実な達成のために、縦方向寸法もそれに比例して微小化できなければならない。例えば、ソース領域およびドレーン領域の深さは、トランジスタのオフ状態における両領域間の漏洩電流を低いレベルに留めるために、小さくしなければならない。概括的にいうと、ＰＭＯＳＦＥＴのソース領域およびドレーン領域の形成のために含めてある不純物原子（「ドーパント」）はＮＭＯＳＦＥＴのそれらに比べてずっと急速に拡散し、そのために集積化ＣＭＯＳプロセスでごく浅い（深さ２０ｎｍ以下）高導電率のソース領域およびドレーン領域を形成することは難しい（ドーパントを「活性化」して高導電率のソース領域およびドレーン領域を形成するにはアニール温度を高くする必要があるが、ドーパントの拡散速度は温度上昇とともに指数関数的に上昇する）。
オフ状態においてチャネル電圧をゲートバイアス（ドレーンバイアスに対して）で十分に制御できるようにするためにはゲート電極とチャネルとの間の容量性結合を増加させる必要があることももう一つの例として挙げられる。歴史的にみると、ゲート電極とチャネルとの間の「ゲート酸化物層」の物理的厚さを小さくすることによって上記の必要性は満たされてきた。最新のＣＭＯＳデバイスでは、ゲート酸化物層の厚さは２ｎｍ以下である。電子の量子力学的トンネル効果、すなわち不都合なゲート漏洩電流として現れるトンネル効果の始まりのために、ゲート酸化物層厚みの微小化は物理的厚さ１ｎｍ以下にはできない。トランジスタの微細化とともに電源電圧は低下してきたが、ゲート絶縁膜の微小化よりも電圧低下の進展は遅い。そのために、サブ１００ｎｍのＭＯＳＦＥＴにおいてゲート酸化物層に印加すべき総電界強度をより大きく（数ＭＶ／ｃｍ）しなければならない。この問題はとくにＰＭＯＳデバイスにおいて、すなわち縦電界強度の極性が負（チャネルからゲートへの向き）であるＰＭＯＳデバイスにおいて信頼性問題の要因となる。
最近のＣＭＯＳ技術では多結晶シリコン（ポリＳｉ）をＭＯＳＦＥＴのゲート電極材料として用いている。そのゲート電極は、ＮＭＯＳＦＥＴまたはＰＭＯＳＦＥＴの場合はｎ型ドーパントまたはｐ型ドーパントをそれぞれイオン打込みしたうえ熱アニール工程にかけて高不純濃度にドープしたｎ型領域またはｐ型領域として形成する。このポリＳｉゲート電極は（金属材料ではなく）半導体材料から成るので、ゲート酸化物層に隣接する領域においてトランジスタのオン状態への切換時に移動電荷キャリア枯渇の状態（すなわち絶縁物状態）になる。この「ゲート空乏効果」のために、オン状態における酸化物層の実効的厚さが数オングストロームだけ増加し、ゲート容量が低下し、トランジスタのオン状態の電流が減少する。酸化物の物理的厚さが３ｎｍ以下の場合に上述の影響はとくに著しくなる。この影響を除くには金属ゲート材料の利用が望ましい。ＮＭＯＳＦＥＴは（高濃度拡散したｎ型ポリＳｉと同程度の）高い仕事関数のゲート材料を必要とする。互いに異なる金属ゲート材料を加工するプロセスの統合が金属ゲートＣＭＯＳ技術の大きい問題である。すなわち、これら互いに異なる２種類のＭＯＳＦＥＴの特性から互いに異なる種類のゲート材料が必要になるからである。
インバータおよびそれ以外の回路でｐチャネルデバイスを用いることに伴うもう一つの問題は、チャネル内で移動電荷キャリアを形成するものが電子ではなく「正孔」であることである。周知のとおり、電子に比べて正孔の移動度は著しく小さく、そのためにｐチャネルデバイスの性能は同じ大きさで同じバイアスをかけた同等のｎチャネルデバイスに比べて著しく劣る。これら二つの互いに異なる種類のデバイスを考慮に入れる必要があるので、回路のタイミングおよび特徴づけがより複雑化する。また、動作速度の不一致を補うために、ｐチャネルデバイスは対応のｎチャネルデバイスに比べて大きくする必要があり、そのために集積度が低下する。
サブ１００ｎｍにおけるＭＯＳＦＥＴ微細化に伴う上述の問題を解消する（少なくとも緩和する）には、ＶＬＳＩ回路においてＰＭＯＳＦＥＴを不要にするのが望ましい。ＮＭＯＳＦＥＴだけを用いることによってＩＣ製造プロセスは著しく単純化される（例えば、ｎ型およびｐ型ソース／ドレーン接合の両方のための製造プロセスの最適化は不要になり、単一の金属ゲート材料だけで十分になる）。また、ＰＭＯＳＦＥＴはＮＭＯＳＦＥＴ（ｐ型「ウェル」内に形成）とは別の領域（ｎ型「ウェル」）に形成しなければならないので、ＰＭＯＳＦＥＴの除去によってトランジスタのレイアウト密度が著しく向上する（チップサイズを小さくできる）。したがって、総ＮＭＯＳの技術は著しいコスト低減をもたらす。
論理ゲートおよびそれ以外の用途のための単一チャネル技術の提供のために従来多様な解決方法が提案されてきた。例えば、米国特許第４０７２８６８号ではｎチャネルデプリーションモードＩＧＦＥＴデバイスを負荷素子として用い、同時にチャネルエンハンスメントモードＩＧＦＥＴデバイスをドライバとして用いてある。この特許の技術の欠点は、ｎチャネルデバイスを基板の別の領域に形成する必要が依然としてあるので、加工工程が単純化されるとはいえないことである。さらに、負荷素子はそのゲートが固定電位に接続されているので常に導通状態にあることである。すなわち、このデバイスはどの動作モードでも電力消費を伴い、したがって低電力動作を要する用途には不適当であるということである。米国特許第５１９１２４４号ではチャネルプルアップトランジスタを用いているが、そのトランジスタは放電用トランジスタおよび結合用トランジスタの両方に接続する必要があるので、大半の用途で慣用のｐチャネルデバイスの効果的な代替には明らかに不向きである。同様に、米国特許第５４９５１９５号では、スイッチ速度の上昇のために慣用のインバータの補足回路（代替回路ではなく）としてｎチャネルプルアップ素子を用いている。したがって、ｎチャネルデバイスをプルアップデバイスとして用いた場合に通常生ずるとして指摘されてきた問題には、（１）オン抵抗を大きくするためにデプリーションモードトランジスタを大きくする（すなわち、長く薄くする）必要がある、（２）他のトランジスタのゲートなど容量性出力負荷を駆動する場合は放電時間に比べて充電時間が長い、（３）エンハンスメントモードプルダウンデバイスがオン状態になった場合はプルアップトランジスタの抵抗性損失のためにデバイスのＤＣ電力消費が必ず生ずる。
したがって、上記およびそれ以外の従来技術文献（ここに参照してこの明細書に記載内容を組み入れる）に記載してある解決方法は最適ではなく、少なくとも対応のＣＭＯＳ回路に比べて目立った利点を備えるものではない。これらの理由で単一チャネル利用の回路は有望でありながらこれまでのところ市場で成功を収めていない。
したがって相補型集積回路におけるプルアップデバイスとしてＰＭＯＳＦＥＴの代替品となる新たな種類のｎチャネルＭＯＳＦＥＴ、すなわち、ＣＭＯＳ技術の利点（待機時の消費電力が低いこと、静的雑音余裕が大きいこと）の保持を可能にするｎチャネルＭＯＳＦＥＴの提供が求められている。より詳細に述べると、この新しいトランジスタは入力ゲートバイアスが高いときはオフ状態となり、入力バイアスが低いときはオン状態になるものである。このプルアップ素子のＤＣ電力消費はプルダウン素子のオフ状態時には零に近い値でなければならない。
ｎチャネルプルアップ素子に適した有望な候補は、Kingほか名義の米国特許第６４７９８６２号記載のＭＯＳ互換性ある負性微分抵抗（ＮＤＲ）特性具備のＦＥＴである。そのデバイスの利点は同特許明細書に詳述してあるのでこの明細書には記載しない。この明細書に述べるとおり、この新たな素子は、形状構造を適切に選ぶことにより、慣用のｐチャネルデバイスの挿入代替品として機能し、したがってＣＭＯＳ技術の複雑化という長年にわたる問題を解消し、ＣＭＯＳ構造のさらなる微細化に伴う当面の問題を解消する。
ＵＳＰ ６ ５９１ ６１７
したがって、この発明の目的は従来技術における上述の問題点を解消することである。
この発明のもう一つの目的は、切換可能なＮＤＲ ＦＥＴを含む新たな種類のプルアップ素子を提供することである。
この発明のさらにもう一つの目的は、インバータなど単一チャネル論理ゲートの新たな種類のものを作ることである。
この発明のさらにもう一つの目的は、導電型の異なるもう一つのデバイスの振舞と似た振舞を示す新たな種類の半導体素子を提供することである。
これに関連する目的は、ｐチャネルＦＥＴとほぼ同様に動作し、したがってｐチャネルＦＥＴの実効的代替品として使用できるｎチャネルＦＥＴを提供することである。
この発明のさらに他の目的は、コスト、複雑さおよび性能などの面からみても対応ＣＭＯＳ構成と実効的に競合する新たな種類の半導体構成素子を提供することである。
発明の詳細な説明の記載から、この発明が多様な実施例の形で具体化できることが理解されよう。また、それら多様な実施例がこの発明の上述の一つ以上の課題に関わることは当業者には理解されよう。したがって、特定の実施例における一つ以上の上述の特徴が仮に欠けても、この発明の範囲の制限と解釈してはならない。
したがって、この発明の一つの側面は、ゲート入力バイアス信号およびソース−ドレーンバイアス信号に応答して、ｐチャネルトランジスタデバイスがゲート入力バイアス信号およびソース−ドレーンバイアス信号に応答して動作するのと同様にスイッチ動作を行うｎチャネルトランジスタデバイスに関する。
一つの好ましい実施例では、ｎチャネルトランジスタデバイスのチャネル界面にあるトラップ層が、ゲート入力バイアス信号およびソース−ドレーンバイアス信号が所定の閾値を超えた場合にｎチャネルトランジスタデバイスを負性微分抵抗（ＮＤＲ）モードで動作させる。ゲート入力バイアス信号のオンセット電圧点をＶＤＤ／２にほぼ等しい値に設定する。ここでＶＤＤはｎチャネルトランジスタデバイスの最大動作電圧である。
また、一つの好ましい実施例では、ｎチャネルトランジスタデバイスをＮＤＲデプリーションモードデバイスとして構成する。したがって、このｎチャネルトランジスタデバイスは、論理ハイのレベルのゲート入力バイアス信号に応答してＮＤＲ領域で動作し（ｐチャネルデバイスと同様に遮断され得る）、論理ロウのレベルのゲート入力バイアス信号に応答してＮＤＲ領域なしで動作する（ｐチャネルデバイスと同様にオン状態になる）。この発明のもう一つの側面は、デプリーションモードデバイスとして動作するように不純物拡散し、所定のソース−ドレーン電圧および低いゲート電圧に応答してオン状態になり、上記所定のソース−ドレーン電圧および高いゲート電圧に応答してオフ状態になるのに適合したｎチャネルトランジスタを対象とする。
このｎチャネルトランジスタデバイスは、切換え可能なＮＤＲを有する金属絶縁層電界効果トランジスタ（ＭＩＳＦＥＴ）であるのが好ましい。上記所定のソース−ドレーン電圧はｎチャネルトランジスタデバイスのＮＤＲ特性の発現時の電圧よりも大きい。他の実施例では、このｎチャネルトランジスタデバイスをＳＯＩ基板内に形成する。
この発明のもう一つの側面は、第１の動作モードの期間中にＮＤＲ効果を発現するのに適合したゲート付き半導体デバイスを対象とする。この動作モードは、第１の電圧値以上のゲート入力信号に応答して得られる。このゲート付き半導体構造は、上記第１の電圧値以下のゲート入力信号に応答してチャネル領域の第２の動作モードの期間中はＮＤＲ効果を抑圧するのにさらに適合している。ゲート領域に接続したドレーン領域はドレーン電圧を受ける形状にしてある。その結果、ここに得られる上述の構成は、第１の動作モードの期間中にはこの半導体デバイスが論理ハイのレベルのゲート入力信号を有しＮＤＲオンセット電圧（ＶＮＤＲ）以上のドレーン電圧に応答してオフ状態に切換え可能な振舞を示し、第２の動作モードの期間中には論理ロウのレベルに達するゲート入力信号に応答してオン状態に切換え可能な振舞を示す。このゲート付き半導体構造はｐチャネルＦＥＴの切換特性と同様の特性を備える。
このゲート付き半導体構成は、ＮＤＲ効果がチャネル界面における電荷トラップ動作および電荷トラップ解除動作に起因するシリコン利用の構成であるのが好ましい。実施例によっては、このゲート付き半導体構成は閾値電圧の動的変動の可能なＦＥＴである。
この発明のもう一つの側面は半導体回路用のｎチャネルトランジスタを対象とする。このｎチャネルトランジスタはゲートと、ソース領域と、ドレーン領域と、上記ソース領域およびドレーン領域を結合するチャネルとを有する。このｎチャネルトランジスタは、ゲートバイアス信号の第１の値に応答してオン状態に切換えでき、チャネル導電率制御用ゲートバイアス信号に基づきオフに切換えできるように構成してある。また、このｎチャネルトランジスタは、チャネル導電率制御用ソース／ドレーンバイアス信号に応答してオンオフ切換えできるように構成してある。このようにして、このｎチャネルトランジスタは半導体回路の中でゲートバイアス信号に応答してｐチャネルデバイスとほぼ同様にスイッチ動作を行うｎチャネルデプリーションモードデバイスを構成する。
好ましい構成ではゲートバイアス信号の第１の値を論理ロウのレベル状態に対応させ、その信号の第２の値を論理ハイのレベル状態に対応させる。
ｎチャネルデバイスとほぼ同じスイッチ動作を行うｎチャネルトランジスタと共通の不純物拡散領域でドレーン領域を構成した実施例もある。また、他の実施例では、ｎチャネルトランジスタをＳＯＩ基板に形成する。さらに他の実施例では、ｎチャネルトランジスタのチャネル長をｐチャネルデバイス同等の動作をしない他のｎチャネルデバイスのチャネル長よりもわずかに長くする。
この発明の上記以外の側面は、シリコン利用の半導体回路用の新しいタイプの半導体プルアップ素子を対象とする。第１のタイプのプルアップ素子は、ソースとドレーンとチャネルとゲートとを含むｎチャネルＦＥＴを含む。そのドレーンを第１の電圧源に接続し、ソースを出力ノードに接続する。このｎチャネルＦＥＴを、ｐチャネルＦＥＴがゲート入力バイアス信号に応答する場合と同様に、すなわち低いゲート入力バイアス信号および低いソース−ドレーン電圧に応答してオンに切り換わり高いゲート入力バイアス信号および高いソースドレーン電圧に応答してオフに切り換わる形で、デプリーションモードでオンオフ切換え動作を行うように構成する。この構成において、半導体プルアップ素子は活性状態のｎチャネルデバイス、すなわちオンオフ切換え動作を行って活性状態のｐチャネルデバイスの振舞を模倣してシリコン利用の半導体回路の電力消費を減らす活性状態のｎチャネルデバイスである。
好ましい実施例では、このｎチャネルＦＥＴがスイッチ動作可能な負性微分抵抗特性を備える。このプルアップ素子を、ゲート入力バイアス信号に応答してｎチャネルデバイスとしてスイッチ動作を行うもう一つのｎチャネルＦＥＴ（プルダウン素子）と直列に接続する。このｎチャネルＦＥＴのＤＣ消費電力は、このＦＥＴに接続したプルダウン素子がオン状態に切り換わったときほぼ零になる。
このｎチャネルＦＥＴでブーレ論理ゲート（ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ、ＸＯＲ、ＸＮＯＲ、ＮＯＴ）の一部を構成した実施例もある。
この発明のもう一つの側面は、第１のドーパントタイプのチャネルのＩＧＦＥＴ少なくとも一つと、同じドーパントタイプのチャネルＮＤＲＦＥＴとを含む論理ゲートに関する。上記第１のドーパントタイプのチャネルのＩＧＦＥＴは、入力ノードに接続したＩＧＦＥＴゲート端子と、第１の電圧源に接続した第１のＩＧＦＥＴソース／ドレーン端子と、出力ノードに接続した第２のＩＧＦＥＴソース／ドレーン端子とを備える。ＮＤＲＦＥＴは、第２の電圧源に接続した第１のＮＤＲＦＥＴソース／ドレーン端子と、出力ノードに接続した第２のＮＤＲソース／ドレーン端子と、入力ノードに接続した第３のＮＤＲゲート端子とを含み、第１のドーパントタイプのチャネルを備える。このようにして、このＮＤＲＦＥＴ素子は、論理ゲートに対するプルアップデバイスとして動作し、共通のドーパントタイプのチャネルを備える能動デバイスだけで論理ゲートを構成する結果をもたらす。
好ましい実施例では、このＮＤＲＦＥＴをデプリーションモードデバイスとし、上記両デバイスをともにｎチャネルデバイスとする。高集積度デバイスでは、ＮＤＲＦＥＴおよびＩＧＦＥＴに共通のソース／ドレーン領域で出力ノードを構成する。
この論理ゲートは、例えばＡＮＤ、ＯＲ、ＮＯＴ、ＮＡＮＤ、ＮＯＲ、ＸＯＲ、ＸＮＯＲなどの標準的なブーレ論理機能を具体化できる。これら論理機能の大規模な組合せももちろん可能である。
この発明のもう一つの側面は、入力信号ノードおよび出力信号ノードに接続した第１のｎチャネルデバイス、およびこの第１のｎチャネルデバイスに直列接続した第２のｎチャネルデバイスを含む論理ゲートに関する。第１のｎチャネルデバイスは入力信号の値に応答してｐチャネルＦＥＴのスイッチ動作の振舞を模倣する。
好ましい実施例では、この論理ゲートがインバータとして機能する。
第１のｎチャネルデバイスを、トラッピング領域に起因する振舞いを示すスイッチ可能なデプリーションモードの負性微分抵抗ＦＥＴ（ＳＮＤＲＦＥＴ）で構成するのが好ましい。
用途によっては、第１のｎチャネルデバイスの第１の抵抗値を第２のｎチャネルデバイスの第２の抵抗値よりも大きくする。
この発明のもう一つの側面は、半導体論理ゲートに関連づけられた入力信号の信号源に接続したゲートを含む第１のｎチャネルＦＥＴプルアップ素子と、入力信号源に直接に接続したゲートを含み第１のｎチャネルデバイスに直列接続した第２のｎチャネルＦＥＴプルダウン素子とを含む半導体回路に関する。第１の論理レベル値を有する入力信号に応答して上記第１のｎチャネルデバイスはオン状態に、上記第２のｎチャネルデバイスはオフ状態にそれぞれなり、第２の論理レベル値を有する入力信号に応答して第１のｎチャネルデバイスはオフ状態に、第２のｎチャネルデバイスはオン状態にそれぞれなる。このようにして、全体をｎチャネルデバイスだけで構成した半導体回路を具体化できる。
多くの応用回路では、総ｎチャネル半導体回路を、静的動作の期間中のＤＣ動作電力を零にするなどによりＣＭＯＳ振舞を模倣するように構成できる。実施例によっては、集積回路全体またはシリコンウェーハ全体を総ｎチャネルデバイスの形に形成し製造工程を著しく単純化することができる。
この発明のもう一つの側面はシリコン利用のｎチャネルトランジスタを動作させる方法に関する。この方法は、シリコン利用のｎチャネルトランジスタのゲートに低いバイアス信号を印加するとともにこのトランジスタをオン状態にするように第１のソース−ドレーンバイアスを印加する過程と、シリコン利用のｎチャネルトランジスタのゲートに高いバイアス信号を印加するとともにこのトランジスタをオフ状態にするように上記第１のソース−ドレーンバイアスとは異なる第２のソース−ドレーンバイアスを印加する過程とを含む。したがって、動作の側面から見ると、このシリコン利用のｎチャネルトランジスタはｐチャネルＦＥＴとほぼ同様にゲートバイアス信号に応答する。
これに関連した側面はＮＤＲＦＥＴデバイスを動作させる方法に関する。この方法は、ＮＤＲＦＥＴのゲートに低いバイアス信号を印加するとともにＮＤＲＦＥＴをオン状態にするように第１のソース−ドレーンバイアスを印加する過程と、ＮＤＲＦＥＴのゲートに高いバイアス信号を印加するとともにＮＤＲＦＥＴをオフ状態にするように上記第１のソース−ドレーンバイアスとは異なる第２のソース−ドレーンバイアスと印加する過程とを含む。したがって、このＮＤＲＦＥＴはｐチャネルＦＥＴとほぼ同じようにスイッチ動作を行う。
好ましい実施例においては、このＮＤＲＦＥＴをデプリーションモードｎチャネルデバイスとする。
ある応用回路においては、ＮＤＲＦＥＴを非ＮＤＲ動作モードのオフ切換時間とほぼ等しいＮＤＲ動作モードオフ切換時間で動作するように構成できる。また、このＮＤＲＦＥＴのオフ状態の静的動作モードの期間中のＤＣ消費電力はほぼ零になり、したがって、プルアップ素子として有用である。
この発明のさらに他の関連側面はシリコン利用の半導体回路容認チャネルプルアップ素子を動作させる方法に関する。これらの方法は、概括的にいうと、ｎチャネルプルアップ素子のドレーンを第１の電圧源に接続しソースを出力ノードおよびｎチャネルプルダウン素子のドレーンに接続する過程と、ｎチャネルプルアップ素子のゲートを入力信号源に接続する過程と、ｎチャネルプルアップ素子の負性微分抵抗（ＮＤＲ）モードを選択的に切り換える過程と、ｎチャネルプルアップ素子を入力バイアス信号に対するｐチャネルＦＥＴの応答と同様にオンオフ切換動作をするようにデプリーションモードで動作させる過程とを含み、ｎチャネルプルアップ素子が低いゲート入力バイアス信号に応答してオン状態になり、高いゲート入力バイアス信号および高いソース−ドレーン電圧に応答してオフ状態になるようにする。したがって、動作の側面から見て、これらの実施例は、活性状態のｐチャネルデバイスのスイッチ動作振舞を模倣するｎチャネルプルアップ素子の利点、すなわちシリコン利用の半導体回路の電力消費を減らす利点を備える。
この発明のさらに他の側面は、プルアップ素子としてのｎチャネルＮＤＲＦＥＴを備え第１の動作モードの期間中にそのｎチャネルＮＤＲＦＥＴが第１の電圧値以上の入力信号に応答してＮＤＲ特性で動作し、そのｎチャネルＮＤＲＦＥＴが第２の動作モードの期間中に上記第１の電圧値以下の入力信号に応答して負性微分抵抗効果を抑えるように適合している半導体回路を動作させる方法に関する。上記第１の動作モードの期間中にはｎチャネルＮＤＲＦＥＴはＮＤＲオンセット電圧値（ＶＮＤＲ）以上のドレーン電圧に応答してオフに切り換えることができ、第２の動作モードの期間中には論理ロウのレベルに達する入力信号に応答してこの半導体装置はオン状態になる。したがって、このプルアップ素子をオフ状態に切り換えるのに、互いに異なる二つの自由度が得られる。
この発明のさらに他の側面は半導体装置を製造する方法、すなわちｐ型ＦＥＴとほぼ同じ切換特性を備えるｎチャネルスイッチ動作可能デプリーションモード負性微分抵抗ＦＥＴ（ＳＮＤＲＦＥＴ）の形成を含む製造方法にも関係する。
この発明のさらに他の側面は単一チャネル半導体回路を製造する方法に関する。これらの方法は概括的に次の過程、すなわち半導体回路に関連づけられた入力信号源に接続したゲートを有する第１のｎチャネルＦＥＴプルアップ素子を形成する過程と、上記第１のｎチャネルデバイスと直接に接続し入力信号源に直接接続したゲートを備える第２のｎチャネルＦＥＴプルダウン素子を形成する過程とを含む。第１の論理レベル値を有する入力信号に応答して第１のｎチャネルデバイスをオン状態にし第２のｎチャネルデバイスをオフ状態にするとともに、第２の論理レベル値を有する入力信号に応答して第１のｎチャネルデバイスをオフ状態にし第２のｎチャネルデバイスをオン状態にする。したがって、この半導体回路は全部をｎチャネルデバイスとして具体化されるもののＣＭＯＳ型回路に類似の振舞を示す。
上述のとおり、慣用のＰＭＯＳＦＥＴよりもずっと容易な慣用の製造プロセスに組み入れた形でＮＤＲプルアップ素子を構成することができる。また、論理ゲートを、全デバイスが単一のチャネルタイプ（すなわち、ｎチャネルまたはｐチャネル）を用い、しかもＣＭＯＳ並みの低電力動作を達成するように構成できる。
ＣＭＯＳ技術の利点を備えるｎチャネルＭＯＳＦＥＴを提供できる。
次に述べる詳細な説明はこの発明の特定の実施例の例示のみを意図するものである。ここに述べる実施例以外の実施例やそれらの変形はこの説明から当業者には自明であろう。
上述のとおり、シリコン利用のｎチャネルＭＯＳＦＥＴにおいて負性微分抵抗（ＮＤＲ）特性を実現する方法をすでに開示した。図２に示したＮＤＲＦＥＴ２００において、電子トラップ２３０はゲート絶縁層２１０の中のチャネル隣接部位、すなわち半導体基板２０５の表面から１ｎｍ以下の範囲のごく近接した部位に位置する。ＮＤＲＦＥＴ２００の上記以外の構成部分は従来技術によるものと同じであって、ソース領域２４０（およびソース端子／コンタクト２４５）、ドレーン領域２５０（およびドレーン端子／コンタクト２５５）、ゲート電極２６０（およびゲート端子／コンタクト２６５）、およびオプションの基板本体コンタクト２７０を含む。
電子トラップ２３０は中程度の高さのエネルギーレベルを備え、活性化された電子だけをチャネルから捕獲する。それら活性化された電子は、チャネル領域における電界強度が十分に大きいときだけ、すなわちゲート−チャネルバイアスおよびドレーン−ソースバイアス（ＶＤＳ）が十分に高いときだけ生ずる。電子が捕獲されると、ゲート絶縁層の中でトラップされた電荷により、トランジスタ閾値電圧ＶＴが上昇し、したがってトランジスタ電流（ＩＤＳ）が減少する。ＶＤＳの上昇に伴って、チャネル内を流れる電子のうち捕獲されるに十分なエネルギーをもつ電子の割合が高くなり、トランジスタ電流はさらに減少する。
トラップエネルギーレベルは高いので、捕獲された電子は急速に（例えば１０−１２秒以内に）漏れ出る。バイアスの特定の組合せの各々について、電子が絶え間なく捕獲され捕獲解除される定常状態が存在し、トランジスタ閾値電圧ＶＴに影響する正味トラップ電荷が一定になる。電子捕獲／捕獲解除の周波数が高い（１０１２Ｈｚ以上）ので、ＶＴはバイアス状態の変化に動的に応答し、ドレーン−ソース間にはＶＤＳの走査方向（正方向または逆方向）に関わりなく（図３）ＮＤＲ特性が得られる。
それにもかかわらず、ゲートバイアスが十分に高くない場合は、縦電界の強度がチャネルから電子を捕獲するには不十分な大きさになり、ＮＤＲ特性は得られなくなる。すなわち、上記以外のバイアス条件ではＮＤＲＦＥＴ２００の特性が慣用のＦＥＴ並みの特性になることもある。これによって、デュアルモードデバイス、すなわち選んだモードにしたがって特性の変わるデュアルモードデバイスを実現できる。
上述のとおり、ＮＤＲＦＥＴ２００のＮＤＲ特性はゲートバイアスにより切換え可能（すなわちＮＤＲモードをオンオフ制御できる）であり、このデバイスは「切換え可能な」ＮＤＲ−ＦＥＴと考えることができ、以下ＳＮＤＲＦＥＴと呼ぶ。ＳＮＤＲＦＥＴ２００が慣用のＦＥＴとして動作している場合は標準的なゲート電圧を用いてオンオフ切換ができる。それと対照的に、ＮＤＲＦＥＴがＮＤＲ特性で動作している場合は、ゲート電圧を用いてオンオフ切換ができるだけでなく、上述のソース／ドレーン電圧の作用でもオンオフ切換ができる。これによって、周知のシリコン利用のトランジスタでは期待できない自由度と融通性が得られる。
ＳＮＤＲＦＥＴの電流（ＩＤＳ）対電圧（ＶＤＳ）特性をＶＳ＝ＶＢ＝ＧＮＤの場合について示す図３に上述の二つの動作モードを示す。低いゲートバイアス（ＶＧ＝Ｖ１）の場合は、特性は通常のＮＭＯＳＦＥＴの特性と同様である。十分に高いゲートバイアス（ＶＧ＝Ｖ２）の場合は、チャネルを流れる電子が高いドレーン−ソースバイアスで十分なエネルギーを受けて捕獲され、ＶＴを上昇させるとともに電流を減少させ、負性微分抵抗特性を示す。この「ＮＤＲ状態」はバイアス範囲ＶＤＳ＞ＶＮＤＲに対応し、後者は所望の動作範囲を実現するように製造の過程で調整またはチューニングすることができる。
図４（ｃ）は、半導体回路内でＳＮＤＲＦＥＴを表す記号として図面に用いる新たなＭＯＳＦＥＴ回路記号である。この記号は、標準的ｎチャネルＭＯＳＦＥＴ（図４（ａ））およびｐチャネルＭＯＳＦＥＴ（図４（ｂ））などの記号として当業者に周知の種々のＭＯＳＦＥＴ回路記号と対照的である。この明細書（および図面）を合法的目的のために複製することについて出願人に異存はないが、ＮＤＲＦＥＴの表示のためにこの新規な記号（およびその派生物）を用いることについての権利は出願人がこれを留保するものである。
上述のとおり、切換可能なＮＤＲＦＥＴ（ＳＮＤＲ−ＦＥＴ）は任意の相補型論理回路において（ＰＭＯＳＦＥＴの代替として）プルアップデバイスに用いることができる。したがって、能動デバイスを単一の基板（またはウェル）を用いバイアス電圧を共通バイアスとした（好ましくは接地電位）総ｎチャネル論理ゲートを構成できる。
説明用の例として図６に示したインバータ回路６００，すなわちｎチャネルプルダウン素子（好ましくはＮＭＯＳＦＥＴ）およびｎチャネルＮＤＲプルアップ素子６２０（この例ではデプリーションモード型ＳＮＤＲＦＥＴが好ましい）を含むインバータ回路６００を考える。ＳＮＤＲＦＥＴ６２０は慣用のプロセス技術を用いて形成し、したがって慣用のデプリーションモードＦＥＴと同様の特性を示す。すなわち、デバイス６２０は低いゲート電圧で通常はオン状態を保ち、デプリーションモードデバイスにするために、−ＶＤＤ以下にする必要がある。この条件は、周知の加工工程を用いた適切な方法によりｎ型ドーパントでチャネルに不純物拡散するだけで達成できる。
すなわち、入力信号が電圧の高い状態（ＶＩＮ＝ＶＤＤ）に遷移すると、ＮＭＯＳＦＥＴプルダウンデバイス６１０がオン状態になってＶＯＵＴを引き下げる（ＶＤＤ／２以下）。この動作は、ＶＯＵＴ＝ＶＤＤ／２の場合のＳＮＤＲＦＥＴ６２０のオン抵抗がＮＭＯＳＦＥＴ６１０のオン抵抗よりも大きければ確保される。すなわち、ＳＮＤＲＦＥＴ６２０のＩＤＳのピーク値は、そのＦＥＴ６２０がＮＤＲモードにある場合（最悪の場合のＶＩＮ＝ＶＤＤ、およびＶＢＳ＝ＶＤＤ／２に対応）、ＶＩＮ＝ＶＤＤおよびＶＯＵＴ＝ＶＤＤ／２に対するＮＭＯＳＦＥＴ６１０の対応値よりも小さくなければならない。ＳＮＤＲＦＥＴはそのあとオフ状態になり（ＮＤＲモードでバイアスされているから）、ＶＯＵＴはＧＮＤに達し、静的電力消費は低下し静的雑音余裕は大きくなる。
上述のとおり、ＶＩＮ＝ＧＮＤの場合にＳＮＤＲＦＥＴ６２０はオン状態になるから、このデバイスの固有の閾値電圧ＶＴは−ＶＤＤ以下でなければならない。なお、高い値のＶＯＵＴ（ＶＤＤ／２以上、ＶＤＳの低い値に対応）ではＩＤＳはある程度減少する。すなわち、ゲート−ソースバイアス（ＶＧＳ）がＶＧ以下（ＶＳ＝ＶＯＵＴ＞ＧＮＤであるから）であり、また、ＶＴが基板本体バイアス効果により上昇するからである（ＶＢＳ＜０＝＞ＶＴ固有値以上）。また、負の本体バイアスもＶＮＤＲ（図３参照）にも影響を及ぼし、ＶＮＤＲはＶＢＳ＜０について低下し、この回路構成の中のＳＮＤＲＦＥＴのＮＤＲモードがわずかに広い電圧範囲に及ぶ。この電圧範囲は特定の回路動作条件に従って変動する。また、上記本体バイアス効果を、ＳＮＤＲＦＥＴ６２０の本体を電気的に浮いた構造になるようにＳＯＩ基板を用いることによって、最小にできることは当業者には明らかであろう。
したがって、インバータ６００への印加信号の第１の論理値（この場合は論理ハイの値）に対して、ＳＮＤＲＦＥＴ６２０はＮＤＲ特性を示す。
ＮＭＯＳＦＥＴ６１０のオン抵抗は、ＳＮＤＲＦＥＴ６２０のチャネル幅に対比してＦＥＴ６１０のチャネル幅を大きくすることによって、小さくすることができる。これによってインバータのレイアウト面積が大きくなり、応用分野によっては望ましくない結果になる。ＳＮＤＲＦＥＴ６２０のオン状態の電流は既に低下しているから（上に述べたＮＤＲ効果により）、ＮＭＯＳＦＥＴ６１０をＳＮＤＲＦＥＴ６２０よりもずっと幅広くする必要は実際にはないであろう。プルダウン素子とプルアップ素子との間の抵抗値整合の達成のための上記以外の手法は当業者には明らかであろう。
入力信号が低い電圧（ＶＩＮ＝ＧＮＤ）に遷移すると、ＮＭＯＳＦＥＴプルダウンデバイス６１０はオフ状態になり、ＳＮＤＲＦＥＴ６２０は非ＮＤＲ状態に切り換わり、慣用のデプリーションモードＦＥＴと同様の特性を示す。すなわち、ゲートバイアスが電荷トラッピングの発生に必要な値以下に留まっているからである。したがって、ＳＮＤＲＦＥＴ６２０はオン状態になり、ＶＯＵＴを引き上げる。そのために、インバータ６００への印加信号の第２の論理値（この場合は論理ロウの値）に対しては、ＳＮＤＲＦＥＴ６２０はＮＤＲ特性なしの振舞を示す。
インバータ６００の基本的動作を図６Ｂに示す。静的消費電力の低下および静的雑音余裕の拡大を達成している。従来技術による純粋なｎチャネルインバータの場合と異なり、この発明によるインバータの出力は、プルダウンデバイス６１０またはプルアップデバイス６２０が静的モードでオフになるので対照的にすることができる。この点も既存の総ｎチャネル構成に対する利点である。
ＮＭＯＳＦＥＴ６１０はオフ状態にあるので、ＶＯＵＴがＶＤＤ／２以上になりＶＤＤに達することを確実にするために非ＮＤＲ状態のＳＮＤＲＦＥＴ６２０のオン抵抗に特別の要件を課する必要はない。すなわち、インバータ６００の出力は、総ｎチャネルデバイスの最小最大値変動（すなわち０乃至ＶＤＤ）を高速度で、しかも対応のＣＭＯＳ構成程度の小さい消費電力で達成する。
ＣＭＯＳインバータ回路の代替品として挙げた例においては、ゲートへのＮＤＲ閾値電圧（ＶＧＮＤＲ）は０乃至ＶＤＤ／２に、理想的にはＶＩＮからＶＯＵＴへの時間の遅れを最小にするためにＶＧＮＤＲ＝ＶＤＤ／２にするのが好ましい。回路動作を適切な状態に保つためにはＶＧＮＤＲは０ボルト以上ＶＤＤ／２以下にしなければならない。これらの値は具体的回路に応じて変動するが、この発明はそれによって制約を受けるものではない。
ＳＮＤＲＦＥＴ６２０が互いに異なる現象に基づいて動作する二つのチャネル遮断を含むことは上述の説明から理解されよう。これら二つの現象を互いに異なるバイアス手法に利用し、単一のデバイスを互いに異なる二つの特性を示すように動作させ、互いに異なる二つの自由度を確保する。すなわち、第１のケースでは慣用の遮断メカニズムが慣用のデプリーションモードバイアス機構に基づきデバイスをオフ状態にする。この場合は、デバイスをオフ状態にするために低いドレーン−ソース電圧を用いる。第２のケースではＮＤＲ遮断メカニズムを利用し、デバイスをオフ状態にするのに高いゲート電圧を用いる。
従来技術による総ｎチャネル構成ではゲートは固定電圧に「拘束」されており、したがってプルダウンＦＥＴは常時オン状態にあり、望ましくない結果を伴う。すなわち、ｎチャネルプルアップ素子のチャネル導電率は入力信号に応答して変化しない。この発明の場合は、ＳＮＤＲＦＥＴ６２０として具体化したプルアップ素子は入力信号に応答して「切り換わり」、実効的にｐチャネルデバイスの振舞を模倣する。また、この発明のプルアップ素子は入力信号の状態に応答してチャネルの導電率を切り換えてごく低い消費電力モードをもたらす。ＳＮＤＲＦＥＴ６２０がｐチャネルデバイスを実効的に模倣できる理由は、通常デバイスをオン状態にできる入力信号（すなわちゲート制御信号）がＮＤＲ閾値以上のソース−ドレーン電圧に優先制御を許容し、その結果デバイスがオフ状態になる。したがって、一つの例では、入力信号電圧が低いときは非ＮＤＲモードを用い、高いときはＮＤＲモードを用いる。このように、この発明はＳＮＤＲ６２０のＮＤＲ特性をインバータ６００の種々の固有の特徴と組み合わせて利用する。
総括すると、ｎチャネルデプリーションモードＳＮＤＲＦＥＴ６２０は、任意の相補型集積回路の中のプルアップデバイスとしてＰＭＯＳＦＥＴの代替品を構成するための所要の特性（ゲートバイアスが高いときオフ状態になり低いときオン状態になる）を備える。したがって、ＣＭＯＳ構成の利点（待機時の消費電力が小さく静的雑音余裕が大きい）をもたらし、トランジスタ微細化の技術的課題を解消し、トランジスタレイアウト密度の実質的改善をもたらす。
この発明のデバイスはＭＯＳ動作とも互換性を有するので、非ＮＤＲＩＧＦＥＴ６１０に共通に用いた構造上の特徴（加工工程も）を備えた形で形成できる。例えば、ゲート絶縁層、ソース−ドレーン領域、アイソレーション領域、コンタクト、ゲート電極など半導体基板／ウェーハ上に形成すべき各部位をこの発明のＳＮＤＲ６２０と共通の工程により同時形成することができる。また、ＮＭＯＳＦＥＴ１０のドレーン領域およびＳＮＤＲＦＥＴ６２０のソース領域などの領域は共通にして集積度を上げることもできる。製造工程の一体化の側面から見ると、この発明のアプローチは混在加工プロセスに比べて多大の利点を備える。
この発明の性質の説明のためにインバータの例を挙げたが、この発明はこの種の論理ゲートに限定されるわけでは全くない。上述のプルアップ素子は、例えば、出力バッファ回路、ブーレ論理ゲート（ＡＮＤ、ＯＲ、ＸＯＲ、ＸＮＯＲ、ＮＯＲ、ＮＡＮＤ）および大規模回路などに用いることができる。
上述のもの以外のタイプの論理ゲート、それ以外の種々のゲート、メモリセルなどに用いる場合の類似動作達成のための所要バイアス付与は当業者には明らかであろう。
なお、種々の回路機能を従来型のＣＭＯＳ構成よりもずっと効率的に（すなわち、より少ないトランジスタで）実現するためにＮＭＯＳＦＥＴと組み合わせてこのＮＤＲＦＥＴを利用できる。将来のＶＬＳＩ技術には、この点がもっとも有利なアプローチになる。ＮＤＲ利用の回路構成は機能あたりのコストを下げるだけでなく消費電力を下げる。
実施例を参照してこの発明を上に説明してきたが、この説明は限定の意味で解釈されることを意図するものではない。この説明が例示だけを意図するものであって発明の範囲の限定を意図するものではないこと、この発明が慣用のプロセス技術の利用により形成した多様な集積回路に利用できることは当業者には明確に理解されよう。この発明の上述の実施例およびそれら以外の実施例の変形および組合せがこの明細書の説明から当業者には明らかであろう。それらの変形および組合せに、上記以外の周知の事項をこの明細書に述べた事項の代わりにまたはそれら事項に追加して用い得ることはもちろんである。特許請求の範囲の各請求項はそれら変形または実施例をも包含することを意図するものである。それら請求項が上述の特定の実施例に基づいて記載されている場合は、この明細書の記載事項が、上述の技術的課題の全部を解決または緩和するか否かに関わりなく、当業者に明示的または黙示的に開示した新規または非新規の特徴的構成（またはそれらの組合せ）に該当することは明らかであろう。また、この出願の出願人は、上記の新規な特徴的構成および非新規な特徴的構成を対象とした請求項をこの出願（またはその関連出願）の審査期間中に訴求する権利を留保するものである。
従来のＣＭＯＳトランジスタ構成と同様の性能費用効率および単純性を備えた半導体装置を提供できる。
従来技術によるＭＩＳＦＥＴの概略的断面図。 従来技術による負性微分抵抗（ＮＤＲ）特性を備えるＮＤＲＭＩＳＦＥＴの概略的断面図。 ＮＤＲＭＩＳＦＥＴの電流対電圧（Ｉ−Ｖ）特性、すなわちこのデバイスがＮＤＲ動作領域を有する第２のモードとこのデバイスが慣用のＦＥＴとして動作する第１のモードとを含むＩ−Ｖ特性を示すグラフ。 シリコンで具体化した種々の電子回路を示すのに用いる種々の回路記号。 従来技術によるＣＭＯＳインバータの回路図。 従来技術によるＣＭＯＳインバータの動作を説明する論理の表。 この発明によって構成した単一チャネルＭＯＳ論理ゲート（インバータ）の回路図。 図６Ａの実施例の動作を説明する論理の表。 図６Ａに用いてある切換可能なＮＤＲＭＩＳＦＥＴの電流対電圧（Ｉ−Ｖ）特性を示すグラフ。
符号の説明
１００ ＦＥＴ
１１０ ゲート端子
１２０ ソース領域
１３０ ドレーン領域
１４０ 金属酸化物層
２００ 切換可能な負性微分抵抗電界効果トランジスタ（ＳＮＤＲＦＥＴ）
２１０ ゲート酸化物膜
２３０ 電子トラップ
２４０ ソース領域
２５０ ドレーン領域
２６０ ゲート

Claims (58)

  1. ｎ型チャネルトランジスタデバイスにおいて、
    ゲート入力バイアス信号およびソース−ドレーンバイアス信号に応答し、それらゲート入力バイアス信号およびソース−ドレーンバイアス信号に応答してスイッチ動作するｐチャネルトランジスタデバイスと同様にスイッチ動作する
    ｎ型チャネルトランジスタデバイス。
  2. 前記ｎ型チャネルトランジスタデバイスのチャネル界面に位置し、前記ｎ型チャネルトランジスタを前記ゲート入力バイアス信号および前記ソース−ドレーンバイアス信号が予め定められたオンセット電圧を超えたとき負性微分抵抗モードで動作させるトラッピング層を含む請求項１記載のｎ型チャネルトランジスタデバイス。
  3. 前記ゲート入力バイアス信号のオンセット点をＶＤＤ／２にほぼ等しい値（ここでＶＤＤは前記ｎ型チャネルトランジスタデバイスの動作電圧最大値）に設定した請求項２記載のｎ型チャネルトランジスタデバイス。
  4. デプリーションモードデバイスとして構成した請求項１記載のｎ型チャネルトランジスタデバイス。
  5. 論理ハイのレベルの前記ゲート入力バイアス信号に応答して負性微分抵抗領域で動作し、論理ロウのレベルの前記ゲート入力バイアス信号に応答して負性微分抵抗なしで動作する請求項１記載のｎ型チャネルトランジスタデバイス。
  6. ｎ型チャネルトランジスタデバイスであって、
    デプリーションモードデバイスとして動作するように不純物拡散を施され、
    予め定めたソース−ドレーン電圧および低いゲート電圧に応答してオン状態になり、
    前記予め定めたソース−ドレーン電圧および高いゲート電圧に応答してオフ状態になる
    ｎ型チャネルトランジスタデバイス。
  7. 金属−絶縁層電界効果トランジスタ（ＭＩＳＦＥＴ）で構成した請求項６記載のｎ型チャネルトランジスタデバイス。
  8. 切換可能な負性微分抵抗（ＳＮＤＲ）ＭＩＳＦＥＴで構成した請求項６記載のｎ型チャネルトランジスタデバイス。
  9. 前記予め定めたソース−ドレーン電圧が負性微分抵抗特性のオンセット電圧よりも高い請求項６記載のｎ型チャネルトランジスタデバイス。
  10. ＳＯＩ基板に形成した請求項６記載のｎ型チャネルトランジスタデバイス。
  11. 第１の動作モードの期間中には第１の電圧値以上のゲート入力信号に応答してチャネル領域に負性微分抵抗（ＮＤＲ）効果を現出するのに適合したゲート付き半導体構成であって、
    第２の動作モードの期間中には前記第１の電圧値以下の前記ゲート入力信号に応答して前記負性微分抵抗効果を抑えるのにさらに適合したゲート付き半導体構成と、
    前記ゲート付き半導体構成に結合されドレーン電圧を受けるドレーン領域と
    を含み、
    前記第１の動作モードの期間中には論理ハイのレベルのゲート入力信号を受け、ＮＤＲオンセット電圧（ＶＮＤＲ）以上の前記ドレーン電圧に応答してオフ状態に切り換わることができ、
    前記第２の動作モードの期間中には論理ロウのレベルのゲート入力信号に応答してオン状態に切り換わる
    半導体デバイス。
  12. 前記ゲート付き半導体構成がシリコン利用の構成である請求項１１記載の半導体デバイス。
  13. 前記負性微分抵抗（ＮＤＲ）効果が前記ゲート付き半導体構成のチャネルとの界面における電荷トラッピングおよび電荷トラッピング解除に起因する請求項１１記載の半導体デバイス。
  14. 前記ゲート付き半導体構成が閾値電圧を動的に変更できる電界効果トランジスタである請求項１１記載の半導体デバイス。
  15. 前記ゲート付き半導体構成がｐチャネルＦＥＴのスイッチング特性を模倣する請求項１１記載の半導体デバイス。
  16. ゲートと、ソース領域と、ドレーン領域と、前記ソース領域およびドレーン領域を結合するチャネルとを含む半導体回路用ｎチャネルトランジスタにおいて、
    ゲートバイアス信号の第１の値に応答してチャネル導電率制御用の前記ゲートバイアス信号に基づきオンオフ切換えできるように構成されており、
    前記ゲートバイアス信号の第２の値に応答して前記チャネル導電率制御用のソース−ドレーンバイアス信号に基づきオンオフ切換えできるようにさらに構成されており、
    前記半導体回路において前記ゲートバイアス信号に応答してｐチャネルデバイスとほぼ同様にスイッチング動作を行うｎチャネルデプリーションモードデバイスである
    ｎチャネルトランジスタの改良。
  17. 前記ゲートバイアス信号の前記第１の値が論理ロウのレベルの状態に対応し、前記ゲートバイアス信号の前記第２の値が論理ハイのレベルの状態に対応する請求項１６記載のｎチャネルトランジスタ。
  18. ｎチャネルデバイスとほぼ同じスイッチ動作を行うもう一つのｎチャネルトランジスタと共通の不純物拡散領域からなるドレーン領域を有する請求項１６記載のｎチャネルトランジスタ。
  19. ＳＯＩ基板に形成したｎチャネルトランジスタから成る請求項１６記載のｎチャネルトランジスタ。
  20. 前記半導体回路の中でｐチャネルデバイスと同様の動作をしない他のｎチャネルデバイスのチャネル長よりもわずかに大きいチャネル長を有するｎチャネルトランジスタから成る請求項１６記載のｎチャネルトランジスタ。
  21. シリコン利用の半導体回路に用いる半導体プルアップ素子であって、
    ソース、ドレーン、チャネルおよびゲートを含むｎチャネル電界効果トランジスタ（ＦＥＴ）を含み、
    前記ドレーンが第１の電圧源に接続され、前記ソースが出力ノードに接続されており、
    前記ｎチャネル電界効果トランジスタ（ＦＥＴ）が、ｐチャネルＦＥＴがゲート入力バイアス信号に応答するのと同じように、すなわち
    低いゲート入力バイアス信号および低いソース−ドレーン電圧に応答してオン状態になり、
    高いゲート入力バイアス信号および高いソース−ドレーン電圧に応答してオフ状態になるようにオンオフ動作するデプリーションモードに構成されており、
    前記プルアップ素子が、前記シリコン利用の半導体回路の消費電力を抑えるようにオンオフ切換え動作を行うことによって活性状態のｐチャネルデバイスを模倣する活性状態のｎチャネルデバイスである
    半導体プルアップ素子。
  22. 前記ｎチャネルＦＥＴが切換え可能な負性微分抵抗特性を備える請求項２１記載のプルアップ素子。
  23. 前記ｎチャネルＦＥＴが前記ゲート入力バイアス信号に応答してスイッチ動作をするもう一つのｎチャネルＦＥＴと直列に接続されている請求項２１記載のプルアップ素子。
  24. 前記ｎチャネルＦＥＴがブーレ論理ゲート（ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ、ＸＯＲ、ＸＮＯＲ、ＮＯＴ）の一部である請求項２１記載のプルアップ素子。
  25. 前記ｎチャネルＦＥＴのＤＣ消費電力がそのｎチャネルＦＥＴに接続したプルダウン素子のオン切換え時にほぼ零になる請求項２４記載のプルアップ素子。
  26. 少なくとも一つの第１のドーパント型のチャネルの絶縁ゲートＦＥＴ（ＩＧＦＥＴ）であって、入力ノードに接続したＩＧＦＥＴゲート端子と、第１の電圧源に接続した第１のＩＧＦＥＴソース／ドレーン端子と、出力ノードに接続した第２のＩＧＦＥＴソース／ドレーン端子とを備える少なくとも一つの第１のドーパント型のチャネルのＩＧＦＥＴを含む論理ゲートにおいて、
    第１のドーパント型のチャネルを備える負性微分抵抗電界効果トランジスタ（ＮＤＲＦＥＴ）素子であって、第２の電圧源に接続した第１のＮＤＲＦＥＴソース／ドレーン端子と出力ノードに接続した第２のＮＤＲソース／ドレーン端子と、入力ノードに接続した第３のＮＤＲゲートとを含むＮＤＲＦＥＴを含み、
    前記ＮＤＲＦＥＴが、論理デバイスのプルアップデバイスとして動作し、その論理デバイスが共通のチャネルドーパント型の能動デバイスのみで構成されるようにする論理ゲート。
  27. 前記ＮＤＲＦＥＴ素子がデプリーションモードデバイスである請求項２６記載の論理ゲート。
  28. 前記出力ノードが前記ＮＤＲＦＥＴおよびＩＧＦＥＴに共通なソース／ドレーン領域である請求項２６記載の論理ゲート。
  29. 前記第１の型のドーパントがｎ型であり、前記ＮＤＲＦＥＴおよびＩＧＦＥＴがｎチャネルデバイスである請求項２６記載の論理ゲート。
  30. 前記論理ゲートがブーレ論理機能（ＡＮＤ、ＯＲ、ＮＯＴ、ＮＡＮＤ、ＮＯＲ、ＸＯＲ、ＸＮＯＲ）を具体化する請求項２６記載の論理ゲート。
  31. 論理ゲートであって、
    入力信号源および出力ノードに接続した第１のｎチャネルデバイスと、
    前記第１のｎチャネルデバイスと直列に接続した第２のｎチャネルデバイスと
    を含み、
    前記第１のｎチャネルデバイスが前記入力信号の値に応答してｐチャネルＦＥＴのスイッチング動作を模倣する
    論理ゲート。
  32. インバータ機能（ＮＯＴ）をもたらす請求項３１記載の論理ゲート。
  33. 前記第１のｎチャネルデバイスが切換え可能なデプリーションモード負性微分抵抗電界効果トランジスタ（ＳＮＤＲＦＥＴ）である請求項３１記載の論理ゲート。
  34. 前記ＳＮＤＲＦＥＴと関連づけられＮＤＲ特性をもたらすトラッピング領域をさらに含む請求項３３記載の論理ゲート。
  35. 前記第１のｎチャネルデバイスの第１の抵抗が前記第２のｎチャネルデバイスの第２の抵抗よりも大きい請求項３１記載の論理ゲート。
  36. 半導体回路であって、
    半導体論理ゲートに関連づけられた入力信号源に接続したゲートを備える第１のｎチャネル電界効果トランジスタ（ＦＥＴ）プルアップ素子と、
    前記第１のｎチャネルデバイスと直列に接続され、前記入力信号源に直接接続したゲートを備える第１のｎチャネルＦＥＴプルダウン素子と
    を含み、
    第１の論理レベル値の前記入力信号に応答して前記第１のｎチャネルデバイスがオン状態になり前記第２のｎチャネルデバイスがオフ状態になり、
    第２の論理レベル値の前記入力信号に応答して前記第１のｎチャネルデバイスがオン状態になり前記第２のｎチャネルデバイスがオン状態になり、
    全体をｎチャネルデバイスで具体化した
    半導体回路。
  37. 前記第１のｎチャネルＦＥＴおよび前記第２のｎチャネルＦＥＴが共通の拡散領域、共通のゲート絶縁膜、および共通のゲート電極を有する請求項３６記載の半導体回路。
  38. 前記半導体回路のＤＣ消費電力が静的動作の期間中ほぼ零である請求項３６記載の半導体回路。
  39. 前記半導体回路を含む集積回路ダイがｎチャネルデバイスのみを含む請求項３６記載の半導体回路。
  40. 前記集積回路ダイを含むシリコンウェーハをｎチャネルデバイスのみを含むＭＯＳ加工プロセスで製造した請求項３９記載の半導体回路。
  41. ｎチャネルシリコン利用トランジスタを動作させる方法であって、
    前記ｎチャネルシリコン利用トランジスタをオン状態にするように前記トランジスタのゲートに低いバイアス信号を印加するとともに前記第１のソース−ドレーンバイアスを印加する過程と、
    前記ｎチャネルシリコン利用トランジスタをオフ状態にするように前記トランジスタのゲートに高いバイアス信号を印加するとともに前記第１のソース−ドレーンバイアスとは異なる第２のソース−ドレーンバイアスを印加する過程と
    を含み、前記トランジスタがｐチャネルＦＥＴとほぼ同様にゲートバイアス信号に応答するのに適合している方法。
  42. 前記ｎチャネルシリコン利用トランジスタをプルアップデバイスとして用いた請求項４１記載の方法。
  43. 前記ｎチャネルシリコン利用トランジスタを論理ゲートに用いている請求項４２記載の方法。
  44. 負性微分抵抗（ＮＤＲ）電界効果トランジスタ（ＦＥＴ）デバイスを動作させる方法であって、
    前記ＮＤＲＦＥＴをオン状態にするように前記ＮＤＲＦＥＴのゲートに低いバイアス信号を印加するとともに第１のソース−ドレーンバイアスを印加する過程と、
    前記ＮＤＲＦＥＴをオフ状態にするように前記ＮＤＲＦＥＴの前記ゲートに高いバイアス信号を印加するとともに前記第１のソース−ドレーンバイアスとは異なる第２のソース−ドレーンバイアスを印加する過程と
    を含み、
    前記ＮＤＲＦＥＴがｐチャネルＦＥＴとほぼ同じようにスイッチング動作を行う
    方法。
  45. 前記ＮＤＲＦＥＴがデプリーションモードｎチャネルデバイスである請求項４４記載の方法。
  46. 前記ＮＤＲＦＥＴのＮＤＲ動作モード時のオフ切換え時間が非ＮＤＲ動作モード時のオフ切換え時間とほぼ等しい請求項４４記載の方法。
  47. 前記ＮＤＲＦＥＴの前記オフ状態における静的動作モードの期間中のＤＣ消費電力がほぼ零である請求項４４記載の方法。
  48. 前記ＮＤＲＦＥＴをプルアップ素子として用いた請求項４４記載の方法。
  49. シリコン利用の半導体回路に用いるｎチャネル半導体プルアップ素子を動作させる方法であって、
    前記ｎチャネル半導体プルアップ素子のドレーンを第１の電圧源に接続するとともに、ソースを出力ノードおよびｎチャネルプルダウン素子のドレーンに接続する過程と、
    前記ｎチャネル半導体プルアップ素子のゲートを入力信号源に接続する過程と、
    前記ｎチャネル半導体プルアップ素子の負性微分抵抗（ＮＤＲ）モードを選択的に切り換える過程と、
    前記ｎチャネル半導体プルアップ素子をｐチャネルＦＥＴが入力バイアス信号に応答するのと同様に、すなわち、
    低いゲート入力バイアス信号に応答してオン状態になり、
    高いゲート入力バイアス信号および高いソース−ドレーン電圧に応答してオフ状態になるように、デプリーションモードでオンオフスイッチング動作させる過程と、
    を含み、
    活性状態のｐチャネルデバイスのスイッチング動作を前記ｎチャネル半導体プルアップ素子が模倣して前記シリコン利用の半導体回路の消費電力を減少させる
    方法。
  50. プルアップ素子として構成された第１のｎチャネル電界効果トランジスタ（ＦＥＴ）を含む半導体回路を動作させる方法であって、
    （ａ）少なくとも論理ロウのレベルおよび論理ハイのレベルを有する入力信号を前記半導体回路に印加する過程と、
    （ｂ）前記入力信号を前記第１のｎチャネルＦＥＴおよび少なくとも一つの第２のｎチャネルＦＥＴのゲートに印加する過程と、
    （ｃ）前記第１のｎチャネルＦＥＴおよび前記第２のＦＥＴを出力ノードに接続する過程と、
    （ｄ）少なくとも前記第１のｎチャネルＦＥＴがｐチャネルＦＥＴのスイッチング動作、すなわち
    前記論理ロウのレベルの前記入力信号に応答して前記第１のｎチャネルＦＥＴがオン状態になり、
    前記論理ハイのレベルの前記入力信号に応答して前記第２のｎチャネルＦＥＴがオフ状態になり、
    前記半導体回路の中のｎチャネル活性状態デバイスのみにより入力信号から出力信号を生じ、
    前記半導体回路のＤＣ消費電力が静的動作モードの期間中にほぼ零となる方法。
  51. 前記半導体回路が論理ゲートである請求項５０記載の方法。
  52. 前記第１のｎチャネルＦＥＴが切換え可能な負性微分抵抗デバイスである請求項５０記載の方法。
  53. 半導体回路を動作させる方法であって、
    前記半導体回路の入力および出力に接続したプルアップ素子としてｎチャネル負性微分抵抗（ＮＤＲ）電界効果トランジスタ（ＦＥＴ）を構成する過程と、
    前記半導体回路の前記プルアップ素子に接続したプルダウン素子としてｎチャネル金属絶縁物半導体ＭＩＳＦＥＴを構成する過程と
    を含み、
    第１の動作モードの期間中は前記ｎチャネルＮＤＲＦＥＴが第１の電圧値以上の入力信号に応答してＮＤＲ特性で動作し、
    第２の動作モードの期間中は前記ＮＤＲＦＥＴが前記第１の電圧値以下の入力信号に応答して前記ＮＤＲ特性を抑制するのに適合し、
    前記第１の動作モードの期間中は前記ｎチャネルＮＤＲＦＥＴをＮＤＲオンセット値（ＶＮＤＲ）以上のドレーン電圧に応答してオフ状態に切り換えることができ、
    前記第２の動作モードの期間中は前記半導体デバイスがロウの論理レベルの前記入力信号に応答してオン状態に切り換わる
    方法。
  54. 前記ｎチャネルＮＤＲＦＥＴがｐチャネルＦＥＴのスイッチング特性を模倣する請求項５３記載の方法。
  55. ハイの論理レベルに達する前記入力信号に応答して前記ｎチャネルＮＤＲＦＥＴのソースが前記ｎチャネルＭＩＳＦＥＴによりロウに引き下げられたときは前記ドレーン電圧が前記ＮＤＲオンセット電圧（ＶＮＤＲ）を超える請求項５３記載の方法。
  56. 前記半導体回路がインバータとして動作する請求項５３記載の方法。
  57. 半導体デバイスを製造する方法であって、
    ｎチャネル切換え可能型デプリーションモード負性微分抵抗電界効果トランジスタ（ＳＮＤＲＦＥＴ）を形成する過程
    を含み、
    前記ＳＮＤＲＦＥＴがｐチャネルＦＥＴとほぼ等しいスイッチング特性を有する
    方法。
  58. 半導体回路を形成する方法であって、
    前記半導体回路と関連づけられた入力信号源に接続したゲートを備える第１のｎチャネル電界効果トランジスタ（ＦＥＴ）プルアップ素子を形成する過程と、
    前記第１のｎチャネルＦＥＴプルアップ素子と直列に接続され、前記入力信号源に直接に接続したゲートを有する第２のｎチャネルＦＥＴプルダウン素子を形成する過程と
    を含み、
    第１の論理レベル値を有する入力信号に応答して前記第１のｎチャネルデバイスがオン状態になり前記第２のｎチャネルデバイスがオフ状態になり、
    第２の論理レベル値を有する前記入力信号に応答して前記第１のｎチャネルデバイスがオフ状態になり前記第２のｎチャネルデバイスがオン状態になり、
    前記半導体回路を全部ｎチャネルデバイスのみで具体化した
    方法。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9188594B2 (en) 2006-12-06 2015-11-17 Yale University Nanoelectronic-enzyme linked immunosorbent assay system and method
WO2008153552A1 (en) * 2006-12-06 2008-12-18 Yale University Systems and methods for cmos-compatible silicon nano-wire sensors with biochemical and cellular interfaces
JP4968327B2 (ja) * 2007-03-19 2012-07-04 富士通株式会社 インバータ回路
CN101453157B (zh) * 2007-11-30 2012-12-19 成都芯源系统有限公司 具有阻止反向电流功能的高边功率mosfet开关管组
US8294137B2 (en) * 2009-01-02 2012-10-23 Faquir Chand Jain Twin-drain spatial wavefunction switched field-effect transistors
EP2320456A4 (en) * 2008-07-25 2014-08-06 Univ Tohoku DEVICE WITH COMPLEMENTARY LOGIC DOOR
US8605466B2 (en) * 2009-12-28 2013-12-10 Steven E. Summer Radiation hardened motor drive stage
KR101863199B1 (ko) * 2011-02-10 2018-07-02 삼성디스플레이 주식회사 인버터 및 이를 이용한 주사 구동부
TWI568181B (zh) * 2011-05-06 2017-01-21 半導體能源研究所股份有限公司 邏輯電路及半導體裝置
KR101383510B1 (ko) * 2011-12-07 2014-04-08 경희대학교 산학협력단 Ｓｏｉ 로직 회로의 바이어스 회로
US9316612B2 (en) 2013-01-04 2016-04-19 Yale University Regenerative nanosensor devices
FI20150294A (fi) * 2015-10-23 2017-04-24 Ari Paasio Matalan tehonkulutuksen logiikkaperhe
US9614529B1 (en) * 2016-02-01 2017-04-04 Qualcomm Incorporated Input/output (I/O) driver implementing dynamic gate biasing of buffer transistors
FI20160183L (fi) * 2016-07-14 2016-07-15 Artto Mikael Aurola Parannettu puolijohdekokoonpano
CN107222204B (zh) * 2017-04-20 2020-07-24 宁波大学 基于FinFET晶体管的电流模RM或非-异或单元电路
CN107666313B (zh) * 2017-08-16 2021-03-09 宁波大学 一种指定逻辑功能用cmos电路实现的方法
CN117581480A (zh) * 2021-10-09 2024-02-20 华为技术有限公司 逻辑门电路、锁存器及触发器

Family Cites Families (108)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3588736A (en) * 1969-06-30 1971-06-28 Ibm Three-terminal bulk negative resistance device operable in oscillatory and bistable modes
US3903542A (en) 1974-03-11 1975-09-02 Westinghouse Electric Corp Surface gate-induced conductivity modulated negative resistance semiconductor device
US3974486A (en) 1975-04-07 1976-08-10 International Business Machines Corporation Multiplication mode bistable field effect transistor and memory utilizing same
US4047974A (en) * 1975-12-30 1977-09-13 Hughes Aircraft Company Process for fabricating non-volatile field effect semiconductor memory structure utilizing implanted ions to induce trapping states
US4142176A (en) * 1976-09-27 1979-02-27 Mostek Corporation Series read only memory structure
US4143393A (en) * 1977-06-21 1979-03-06 International Business Machines Corporation High field capacitor structure employing a carrier trapping region
JPS593964A (ja) 1982-06-29 1984-01-10 Semiconductor Res Found 半導体集積回路
FR2600821B1 (fr) * 1986-06-30 1988-12-30 Thomson Csf Dispositif semi-conducteur a heterojonction et double canal, son application a un transistor a effet de champ, et son application a un dispositif de transductance negative
US4945393A (en) * 1988-06-21 1990-07-31 At&T Bell Laboratories Floating gate memory circuit and apparatus
JP2588590B2 (ja) 1988-07-20 1997-03-05 富士通株式会社 半導体記憶装置
WO1990003646A1 (en) 1988-09-30 1990-04-05 Dallas Semiconductor Corporation Integrated circuit with compact load elements
US5021841A (en) * 1988-10-14 1991-06-04 University Of Illinois Semiconductor device with controlled negative differential resistance characteristic
EP0380168B1 (fr) * 1989-01-24 1995-04-26 Laboratoires D'electronique Philips "Dispositif semiconducteur intégré incluant un transistor à effet de champ à grille isolée et polarisée en continu à un niveau élevé"
US5032891A (en) * 1989-05-17 1991-07-16 Kabushiki Kaisha Toshiba Semiconductor memory device and manufacturing method thereof
US5162880A (en) * 1989-09-27 1992-11-10 Kabushiki Kaisha Toshiba Nonvolatile memory cell having gate insulation film with carrier traps therein
JPH03245504A (ja) * 1990-02-23 1991-11-01 Sumitomo Heavy Ind Ltd 臨界磁場測定装置用磁石
US5093699A (en) * 1990-03-12 1992-03-03 Texas A & M University System Gate adjusted resonant tunnel diode device and method of manufacture
US5084743A (en) 1990-03-15 1992-01-28 North Carolina State University At Raleigh High current, high voltage breakdown field effect transistor
AU638812B2 (en) 1990-04-16 1993-07-08 Digital Equipment Corporation A method of operating a semiconductor device
KR100198659B1 (ko) 1996-05-16 1999-06-15 구본준 메모리 셀, 메모리 장치 및 그의 제조 방법
JP2773474B2 (ja) 1991-08-06 1998-07-09 日本電気株式会社 半導体装置
US5357134A (en) * 1991-10-31 1994-10-18 Rohm Co., Ltd. Nonvolatile semiconductor device having charge trap film containing silicon crystal grains
DE69202554T2 (de) * 1991-12-25 1995-10-19 Nec Corp Tunneltransistor und dessen Herstellungsverfahren.
US5463234A (en) 1992-03-31 1995-10-31 Kabushiki Kaisha Toshiba High-speed semiconductor gain memory cell with minimal area occupancy
JPH0637302A (ja) 1992-07-14 1994-02-10 Mitsuteru Kimura トンネルトランジスタ
JPH0661454A (ja) * 1992-08-10 1994-03-04 Hitachi Ltd 半導体集積回路装置
US5390145A (en) * 1993-04-15 1995-02-14 Fujitsu Limited Resonance tunnel diode memory
JPH06334480A (ja) * 1993-05-25 1994-12-02 Nec Corp 半導体集積回路
JP3613594B2 (ja) 1993-08-19 2005-01-26 株式会社ルネサステクノロジ 半導体素子およびこれを用いた半導体記憶装置
KR970009276B1 (ko) 1993-10-28 1997-06-09 금성일렉트론 주식회사 반도체장치의 mosfet 및 그의 제조방법
US5606177A (en) * 1993-10-29 1997-02-25 Texas Instruments Incorporated Silicon oxide resonant tunneling diode structure
EP0655788B1 (en) 1993-11-29 1998-01-21 STMicroelectronics S.A. A volatile memory cell
US5448513A (en) 1993-12-02 1995-09-05 Regents Of The University Of California Capacitorless DRAM device on silicon-on-insulator substrate
US5442194A (en) 1994-01-07 1995-08-15 Texas Instruments Incorporated Room-temperature tunneling hot-electron transistor
US5477169A (en) * 1994-06-20 1995-12-19 Motorola Logic circuit with negative differential resistance device
JP2581455B2 (ja) 1994-06-27 1997-02-12 日本電気株式会社 負性微分抵抗ｆｅｔ
US5455432A (en) 1994-10-11 1995-10-03 Kobe Steel Usa Diamond semiconductor device with carbide interlayer
US5654558A (en) * 1994-11-14 1997-08-05 The United States Of America As Represented By The Secretary Of The Navy Interband lateral resonant tunneling transistor
JP3322492B2 (ja) * 1994-11-28 2002-09-09 三菱電機株式会社 半導体装置およびその製造方法
US5773328A (en) 1995-02-28 1998-06-30 Sgs-Thomson Microelectronics, Inc. Method of making a fully-dielectric-isolated fet
JP3922466B2 (ja) 1995-03-08 2007-05-30 株式会社ルネサステクノロジ 半導体論理素子
US5773996A (en) * 1995-05-22 1998-06-30 Nippon Telegraph And Telephone Corporation Multiple-valued logic circuit
JPH0922951A (ja) 1995-06-07 1997-01-21 Sgs Thomson Microelectron Inc パターン形成した埋込み酸化物分離を有するゼロパワーｓｒａｍ
JP3397516B2 (ja) * 1995-06-08 2003-04-14 三菱電機株式会社 半導体記憶装置及び半導体集積回路装置
US5629546A (en) 1995-06-21 1997-05-13 Micron Technology, Inc. Static memory cell and method of manufacturing a static memory cell
US5698997A (en) * 1995-09-28 1997-12-16 Mayo Foundation For Medical Education And Research Resonant tunneling diode structures for functionally complete low power logic
DE19600422C1 (de) 1996-01-08 1997-08-21 Siemens Ag Elektrisch programmierbare Speicherzellenanordnung und Verfahren zu deren Herstellung
US5888852A (en) * 1996-03-01 1999-03-30 Matsushita Electric Industrial Co., Ltd. Method for forming semiconductor microstructure, semiconductor device fabricated using this method, method for fabricating resonance tunneling device, and resonance tunnel device fabricated by this method
US5936265A (en) * 1996-03-25 1999-08-10 Kabushiki Kaisha Toshiba Semiconductor device including a tunnel effect element
JP3508809B2 (ja) * 1996-04-04 2004-03-22 日本電信電話株式会社 波形発生回路
KR100215866B1 (ko) 1996-04-12 1999-08-16 구본준 커패시터가 없는 디램 및 그의 제조방법
US5761115A (en) 1996-05-30 1998-06-02 Axon Technologies Corporation Programmable metallization cell structure and method of making same
GB2316533B (en) * 1996-08-16 1999-05-26 Toshiba Cambridge Res Center Semiconductor device
US6091077A (en) * 1996-10-22 2000-07-18 Matsushita Electric Industrial Co., Ltd. MIS SOI semiconductor device with RTD and/or HET
KR19980034078A (ko) * 1996-11-05 1998-08-05 양승택 핫 전자 장치(Hot Electron Device) 및 공진 터널링 핫 전자 장치
US5757051A (en) 1996-11-12 1998-05-26 Micron Technology, Inc. Static memory cell and method of manufacturing a static memory cell
US5761114A (en) 1997-02-19 1998-06-02 International Business Machines Corporation Multi-level storage gain cell with stepline
US5732014A (en) 1997-02-20 1998-03-24 Micron Technology, Inc. Merged transistor structure for gain memory cell
US6130559A (en) 1997-04-04 2000-10-10 Board Of Regents Of The University Of Texas System QMOS digital logic circuits
US5903170A (en) * 1997-06-03 1999-05-11 The Regents Of The University Of Michigan Digital logic design using negative differential resistance diodes and field-effect transistors
US5883549A (en) * 1997-06-20 1999-03-16 Hughes Electronics Corporation Bipolar junction transistor (BJT)--resonant tunneling diode (RTD) oscillator circuit and method
US5869845A (en) * 1997-06-26 1999-02-09 Texas Instruments Incorporated Resonant tunneling memory
US5883829A (en) * 1997-06-27 1999-03-16 Texas Instruments Incorporated Memory cell having negative differential resistance devices
DE19727466C2 (de) 1997-06-27 2001-12-20 Infineon Technologies Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
US5895934A (en) * 1997-08-13 1999-04-20 The United States Of America As Represented By The Secretary Of The Army Negative differential resistance device based on tunneling through microclusters, and method therefor
TW396628B (en) * 1997-09-04 2000-07-01 Nat Science Council Structure and process for SiC single crystal/Si single crystal hetero-junction negative differential resistance
US6015739A (en) 1997-10-29 2000-01-18 Advanced Micro Devices Method of making gate dielectric for sub-half micron MOS transistors including a graded dielectric constant
US6232643B1 (en) * 1997-11-13 2001-05-15 Micron Technology, Inc. Memory using insulator traps
JP4213776B2 (ja) 1997-11-28 2009-01-21 光照 木村 Ｍｏｓゲートショットキートンネルトランジスタおよびこれを用いた集積回路
US6104631A (en) * 1997-12-17 2000-08-15 National Scientific Corp. Static memory cell with load circuit using a tunnel diode
US6301147B1 (en) * 1997-12-17 2001-10-09 National Scientific Corporation Electronic semiconductor circuit which includes a tunnel diode
US6303942B1 (en) * 1998-03-17 2001-10-16 Farmer, Ii Kenneth Rudolph Multi-layer charge injection barrier and uses thereof
US6150242A (en) 1998-03-25 2000-11-21 Texas Instruments Incorporated Method of growing crystalline silicon overlayers on thin amorphous silicon oxide layers and forming by method a resonant tunneling diode
US6225165B1 (en) 1998-05-13 2001-05-01 Micron Technology, Inc. High density SRAM cell with latched vertical transistors
US6128216A (en) 1998-05-13 2000-10-03 Micron Technology Inc. High density planar SRAM cell with merged transistors
US6545297B1 (en) 1998-05-13 2003-04-08 Micron Technology, Inc. High density vertical SRAM cell using bipolar latchup induced by gated diode breakdown
US6229161B1 (en) 1998-06-05 2001-05-08 Stanford University Semiconductor capacitively-coupled NDR device and its applications in high-density high-speed memories and in power switches
DE19843959B4 (de) 1998-09-24 2004-02-12 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterbauelements mit einem sperrenden pn-Übergang
JP2000182387A (ja) 1998-12-14 2000-06-30 Global Alliance Kk 不揮発性メモリー
DE60028181T2 (de) 1999-01-06 2007-04-12 Raytheon Co., Lexington Verfahren und system zur quantisierung eines analogen signals mit einem getakteten paar dioden mit resonantem tunneleffekt
JP2000208647A (ja) 1999-01-12 2000-07-28 Internatl Business Mach Corp <Ibm> Ｅｅｐｒｏｍメモリセル及びその製造方法
JP3475851B2 (ja) 1999-04-28 2003-12-10 日本電気株式会社 フリップフロップ回路
JP3420972B2 (ja) 1999-06-29 2003-06-30 株式会社東芝 半導体装置
US6366134B1 (en) 1999-09-16 2002-04-02 Texas Instruments Incorporated CMOS dynamic logic circuitry using quantum mechanical tunneling structures
DE69936654T2 (de) 1999-12-09 2007-11-22 Hitachi Europe Ltd., Maidenhead Speicheranordnung
IE20001068A1 (en) * 1999-12-22 2001-07-11 Nat Univ Ireland Cork A negative resistance device
US20020096723A1 (en) 1999-12-31 2002-07-25 Kaoru Awaka Transient frequency in dynamic threshold metal-oxide-semiconductor field effect transistors
US6440805B1 (en) 2000-02-29 2002-08-27 Mototrola, Inc. Method of forming a semiconductor device with isolation and well regions
US6690030B2 (en) * 2000-03-06 2004-02-10 Kabushiki Kaisha Toshiba Semiconductor device with negative differential resistance characteristics
US6320784B1 (en) 2000-03-14 2001-11-20 Motorola, Inc. Memory cell and method for programming thereof
US6348394B1 (en) 2000-05-18 2002-02-19 International Business Machines Corporation Method and device for array threshold voltage control by trapped charge in trench isolation
US6294412B1 (en) * 2000-06-09 2001-09-25 Advanced Micro Devices Silicon based lateral tunneling memory cell
US6596617B1 (en) * 2000-06-22 2003-07-22 Progressant Technologies, Inc. CMOS compatible process for making a tunable negative differential resistance (NDR) device
US6479862B1 (en) * 2000-06-22 2002-11-12 Progressant Technologies, Inc. Charge trapping device and method for implementing a transistor having a negative differential resistance mode
US6518589B2 (en) 2000-06-22 2003-02-11 Progressant Technologies, Inc. Dual mode FET & logic circuit having negative differential resistance mode
US6512274B1 (en) 2000-06-22 2003-01-28 Progressant Technologies, Inc. CMOS-process compatible, tunable NDR (negative differential resistance) device and method of operating same
US6754104B2 (en) 2000-06-22 2004-06-22 Progressant Technologies, Inc. Insulated-gate field-effect transistor integrated with negative differential resistance (NDR) FET
US6724655B2 (en) 2000-06-22 2004-04-20 Progressant Technologies, Inc. Memory cell using negative differential resistance field effect transistors
US6559470B2 (en) 2000-06-22 2003-05-06 Progressed Technologies, Inc. Negative differential resistance field effect transistor (NDR-FET) and circuits using the same
US6594193B2 (en) 2000-06-22 2003-07-15 Progressent Technologies, Inc. Charge pump for negative differential resistance transistor
GB2364823A (en) 2000-07-12 2002-02-06 Seiko Epson Corp TFT memory device having gate insulator with charge-trapping granules
US6465306B1 (en) 2000-11-28 2002-10-15 Advanced Micro Devices, Inc. Simultaneous formation of charge storage and bitline to wordline isolation
US6444545B1 (en) 2000-12-19 2002-09-03 Motorola, Inc. Device structure for storing charge and method therefore
US6552398B2 (en) 2001-01-16 2003-04-22 Ibm Corporation T-Ram array having a planar cell structure and method for fabricating the same
US6713791B2 (en) 2001-01-26 2004-03-30 Ibm Corporation T-RAM array having a planar cell structure and method for fabricating the same
JP4044293B2 (ja) 2001-02-13 2008-02-06 株式会社東芝 半導体装置及びその製造方法
US6396731B1 (en) 2001-03-30 2002-05-28 Taiwan Semiconductor Manufacturing Company, Ltd SRAM cell employing tunnel switched diode
US6424174B1 (en) 2001-10-17 2002-07-23 International Business Machines Corporation Low leakage logic gates

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