WO2018080004A1 - 정방향 바이어스 전류를 이용한 전계 효과 트랜지스터의 게이트 절연막 손상을 복구하는 방법 - Google Patents
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Definitions
- the present invention relates to a method for repairing damage to a gate insulating film of a field effect transistor, and more particularly, to generate a forward bias current by applying a forward bias voltage between the source / drain region and the body of the substrate, A method of repairing damage to a gate insulating film of a field effect transistor.
- MOSFETs Metal-Oxide-Semiconductor Field Effect Transistors
- HCI hot-carrier injection
- the damage of the gate insulating layer causes a change in the threshold voltage (V TH ) and a decrease in the sub-threshold swing (SS), which leads to an increase in the standby power of the transistor and a decrease in switching characteristics.
- the technical development of the passive solution and the active solution has been in progress, and the representative method is LDD (lightly-doped-drain)
- LDD lightly-doped-drain
- this passive method not only degrades the other characteristics of the device, but is also insufficient to recover the transistor's deterioration in real time because it is performed during the manufacturing process of the transistor. It was just to prevent the deterioration caused by.
- NBTI negative bias temperature instability
- Fowler-Nordheim tunneling phenomenon caused by the use of a high-k material damage the interface between the substrate and the gate insulating film.
- the technical problem to be solved by the present invention is to provide a field effect transistor using a Joule heat generated by the forward bias current between the substrate and the source / drain region in order to cure the interface damage between the substrate and the gate insulating film. It is to provide a method for repairing damage to the gate insulating film.
- a method of repairing damage to a gate insulating film of a field effect transistor using a forward bias current including a substrate, a source and drain region formed in the substrate, and a source region within the substrate.
- a field effect transistor comprising a channel region formed to connect a drain region with the drain region, a gate insulating film formed on the channel region, and a gate structure formed on the gate insulating film, wherein a first region is formed between the source region and the body of the substrate.
- Using a second row of lines by a second forward bias current Heal damage caused on the gate insulating film group.
- the transistor may include at least one of a planar transistor, a three-dimensional solid-state transistor, a stacked transistor, and a ring-gate transistor.
- the three-dimensional solid-state transistor may include a fin transistor, a gate all-around transistor, a double-gate transistor, and a tri-gate transistor. , And at least one of an omega-gate transistor.
- the gate insulating film, a silicon dioxide film, a nitride film, an aluminum oxide film, an hafnium oxide film, an hafnium oxynitride film, zinc oxide It may include at least one of a (zinc oxide) film, a lanthanum oxide film, and a hafnium silicon oxide film.
- At least one of fluorine, boron, deuterium, hydrogen, and nitrogen may be chemically added.
- the gate electrode included in the gate structure is polysilicon (polycrystalline silicon), polysilicon doped with a high concentration of N type, polysilicon doped with a high concentration of P type, gold (Au), It may include at least one of tantalum nitride (TaN), aluminum (Al), molybdenum (Mo), magnesium (Mg), chromium (Cr), palladium (Pd), platinum (Pt), and titanium (Ti).
- TaN tantalum nitride
- Al aluminum
- Mo molybdenum
- Mo magnesium
- Cr chromium
- Pd palladium
- platinum platinum
- Ti titanium
- the transistor may be a junctionless transistor without a PN junction structure between the substrate and the source region and between the substrate and the drain region.
- the substrate, the source region, and the drain electrode may include a metal silicide material.
- the metal silicide material may include at least one of NiSi, MoSi 2 , TaSi 2 , TiSi 2 , and WSi 2 .
- the source region, the substrate, and the drain region may have an N-P-N junction structure or a P-N-P junction structure.
- the damage of the gate insulating film may be caused by hot-carrier injection, exposure to radioactive environment, negative bias temperature instability (NBTI), or Fowler-Nordheim tunneling. have.
- NBTI negative bias temperature instability
- Fowler-Nordheim tunneling have.
- the first and second forward bias voltages may be applied together.
- the gate insulating film interface damage generated in the field effect transistor can be effectively recovered without waste of layout or deterioration in integration density due to additional gate electrode fabrication.
- FIG. 1 is a perspective view schematically illustrating a transistor to which an embodiment of the present invention is applicable.
- FIG. 2 is a conceptual diagram illustrating a phenomenon in which heat generated by a forward bias current flowing through a PN junction between a substrate and a source / drain region is conducted to a gate insulating layer.
- FIG 3 is a graph illustrating a result of measuring a forward bias current value flowing through a PN junction between a substrate and a drain region.
- FIG. 4 is a graph illustrating a phenomenon in which a transistor having a damaged gate insulating film is recovered through a forward bias current flowing through a PN junction.
- FIG. 5 is a secondary data graph illustrating an SS value of FIG. 4 and dividing the SS value into an initial state, a degraded state, and a restored state.
- FIG. 6 is a graph for explaining an optimal value of a voltage to be applied for the gate insulating film recovery.
- FIG. 7 is a graph for explaining an optimum value of a voltage application time that must be applied for the gate insulating film recovery.
- FIG. 8 is a diagram illustrating an input signal applied to a controller and an output signal output from the controller in order to repair damage to the gate insulating layer according to an exemplary embodiment of the present invention.
- first, second, etc. are used to describe various components, these components are not limited by these terms. These terms are only used to distinguish one component from another. Therefore, the first component mentioned below may be a second component within the technical spirit of the present invention.
- the present invention relates to a method of repairing damage to a gate insulating film using heat generated by a forward bias current of a PN junction between a substrate and a source region and a substrate and a drain region of a field effect transistor.
- 1 is a perspective view schematically illustrating a transistor to which an embodiment of the present invention is applicable.
- 2 is a conceptual diagram illustrating a phenomenon in which heat generated by a forward bias current flowing through a PN junction between a substrate and a source / drain region is conducted to a gate insulating layer.
- the field effect transistor 1 includes a substrate 100, a gate insulating layer 210, a gate electrode 200, a source region 220, and a drain region 230.
- a forward bias voltage is applied between the substrate 100 and the source region 220 or between the substrate 100 and the drain region 230, a forward bias current is generated. Accordingly, joule heat generated by the forward bias current is conducted to the gate insulating film 210. The joule heat has an annealing effect, and the interface of the damaged gate insulating layer 210 may be restored.
- the gate insulating film 210 includes a silicon dioxide film, a nitride film, an aluminum oxide film, a hafnium oxide film, a hafnium oxynitride film, a zinc oxide film, and lanthanum. And at least one of a lanthanum oxide film and a hafnium silicon oxide film. Alternatively, at least one of fluorine, boron, deuterium, hydrogen, and nitrogen may be chemically added to the gate insulating layer 210.
- the gate electrode 200 is made of polycrystalline silicon, polysilicon doped with a high concentration of N type, polysilicon doped with a high concentration of P type, gold (Au), tantalum nitride (TaN), aluminum (Al), It may include at least one of molybdenum (Mo), magnesium (Mg), chromium (Cr), palladium (Pd), platinum (Pt), and titanium (Ti).
- the substrate 100, the source region 220, and the drain region 230 may each include a metal silicide material, and the metal silicide material may include at least one of NiSi, MoSi 2 , TaSi 2 , TiSi 2 , and WSi 2 . It may include.
- the source region 220, the substrate 100, and the drain region 230 may have an N-P-N junction structure or a P-N-P junction structure.
- the field effect transistor 1 may be a planar transistor, a three-dimensional solid-state transistor, a stacked transistor, or a ring-gate transistor, and the three-dimensional solid-state transistor may be a fin transistor.
- the gate may be a gate-all-around transistor, a double-gate transistor, a tri-gate transistor, or an omega-gate transistor.
- the above-described damage to the gate insulating layer 210 may be damage caused by hot-carrier injection (HCI), exposure to radioactive environment, negative bias temperature instability (NBTI), or Fowler-Nordheim tunneling. .
- HCI hot-carrier injection
- NBTI negative bias temperature instability
- Fowler-Nordheim tunneling Fowler-Nordheim tunneling.
- FIG 3 is a graph illustrating a result of measuring a forward bias current value flowing through a PN junction between a substrate and a drain region.
- the measured value of the current flowing between the substrate and the drain region is shown.
- the thermal energy generated by the current flowing along the substrate is proportional to the product of the applied voltage, the amount of current, and the pulse time.
- FIG. 4 is a graph illustrating a phenomenon in which a transistor having a damaged gate insulating film is recovered through a forward bias current flowing through a PN junction.
- FIG. 5 is a secondary data graph illustrating an SS value of FIG. 4 and dividing the SS value into an initial state, a degraded state, and a restored state.
- FIG. 4 a characteristic of a transistor in which the gate insulating layer 210 is intensively damaged by a hot carrier is illustrated.
- the solid line indicates an initial state
- the dashed-dotted line indicates a state in which the gate insulating film 210 is damaged by high temperature carrier injection
- the dotted line indicates a state in which the damage of the gate insulating film 210 is restored by Joule heat.
- damage to the gate insulating layer 210 may be repaired by flowing a forward bias current through the PN junction between the substrate 100, the source region 220, and the substrate 100 and the drain region 230.
- the present invention can also be applied to a junctionless transistor that does not include a PN junction structure between the substrate 100 and the source region 220 and between the substrate 100 and the drain region 230.
- A represents an initial state
- B represents a damaged state of the gate insulating layer 210
- C represents a state in which the damage of the gate insulating layer 210 is restored.
- the SS (Subthreshold Swing) characteristic is shown, which is secondary data illustrated by extracting the SS value from the graph of FIG. 4.
- a1 is a case where the SS value is increased due to damage of the gate insulating film 210
- B1 is a case where the SS value is decreased by recovering the damage of the gate insulating film 210 by Joule heat.
- the source region 220 and the drain region 230 are symmetrical and have the same physical characteristics.
- the value of the forward bias current between the drain region 230 and the substrate 100 and the value of the forward bias current between the source region 220 and the substrate 100 are not significantly different.
- both the forward bias current between the source region 220 and the substrate 100 and the forward bias current between the drain region 230 and the substrate 100 can be used to restore the gate insulating film 210.
- the SS value of the initial state A before the high temperature carrier injection process is about 84 mV / dec
- the SS value of the state B in which the gate insulating layer 210 is damaged after the high temperature carrier injection process is about 95 mV / dec.
- the SS value of the damaged state of the gate insulating film 210 (C) is about 85 mV / dec before the gate insulating film 210 is damaged. Recovered to the level of.
- 6 is a graph for explaining an optimal value of a voltage to be applied for the gate insulating film recovery.
- 7 is a graph for explaining an optimum value of a voltage application time that must be applied for the gate insulating film recovery.
- A is an initial state and B is a damaged state of the gate insulating layer 210.
- B is a damaged state of the gate insulating layer 210.
- a2 is a state in which the damage of the gate insulating film 210 is repaired
- b2 is a state in which the damage of the gate insulating film 210 is repaired and then deteriorates again.
- the optimal voltage value is 6V. It is necessary to recover the damage of the gate insulating film 210 by applying the optimal voltage value found theoretically or experimentally.
- A is an initial state and B is a damaged state of the gate insulating layer 210.
- a3 is a state in which the damage of the gate insulating film 210 is repaired, and b3 is a state in which the damage of the gate insulating film 210 is repaired and then deteriorates again.
- the pulse time to be applied to recover the damage of the gate insulating film 210 is approximately 1 second. However, this time varies depending on the magnitude of the applied voltage or the waveform of the pulse.
- FIG. 8 is a diagram illustrating an input signal applied to a controller and an output signal output from the controller in order to repair damage to the gate insulating layer according to an exemplary embodiment of the present invention.
- a process of improving the characteristics of the gate insulating film 210 degraded by the repeated operation of the transistor 1 and the high temperature carrier injection by the forward bias current flowing through the PN junction is performed by implementing the present invention. Shown over 300.
- S1 and S2 are input signals of the controller 300 for detecting changes in I D and I G due to damage to the gate insulating layer 210. An operation of applying a forward bias voltage is performed.
- Degradation of the gate insulating film 210 characteristics leads to a change in the gate current I G and the drain current I D , which is monitored by the controller 300.
- the controller 300 which senses the deterioration of the transistor 1, applies an optimal pulse for generating joule heat and flows a forward bias current, thereby treating damage to the gate insulating layer 210.
- the gate insulating film of the field effect transistor has a deteriorated switching characteristic due to repeated operation. This deterioration phenomenon causes not only an increase in power consumption of the transistor but also a fatal problem of reliability and reduced lifetime.
- the damaged gate insulating film can be recovered by using the forward bias current between the substrate and the source electrode, and the substrate and the drain electrode, thereby restoring the performance of the damaged transistor to the existing state.
- the present invention allows the transistor to continuously maintain good performance.
- the method according to the present invention has the advantage that additional electrodes or equipment are not required because the electrodes are basically provided in the transistor while recovering in real time, and thus are more efficient than the conventional methods.
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Abstract
정방향 바이어스 전류를 이용한 전계 효과 트랜지스터의 게이트 절연막 손상을 복구하는 방법이 제공된다. 상기 게이트 절연막 손상을 복구하는 방법은, 기판, 상기 기판 내에 형성된 소스 및 드레인 영역, 상기 기판 내에, 상기 소스 영역과 상기 드레인 영역을 연결하도록 형성된 채널 영역, 상기 채널 영역 상에 형성된 게이트 절연막, 및 상기 게이트 절연막 상에 형성된 게이트 구조체를 포함하는 전계 효과 트랜지스터에 있어서, 상기 소스 영역과 상기 기판의 바디 사이에 제1 정방향 바이어스(forward bias) 전압을 인가하여 발생하는 제1 정방향 바이어스 전류에 의한 제1 줄열(joule heat)을 이용하거나, 상기 드레인 영역과 상기 기판의 바디 사이에 제2 정방향 바이어스 전압을 인가하여 발생하는 제2 정방향 바이어스 전류에 의한 제2 줄열을 이용하여, 상기 게이트 절연막에 발생한 손상을 치유한다.
Description
본 발명은 전계 효과 트랜지스터의 게이트 절연막 손상을 복구하는 방법에 관한 것으로, 보다 상세하게는 소스/드레인 영역과 기판의 바디 사이에 정방향 바이어스 전압을 인가하여 정방향 바이어스 전류를 발생시키고 그에 따라 발생한 줄열에 의해 전계 효과 트랜지스터의 게이트 절연막 손상을 복구하는 방법에 관한 것이다.
전계 효과 트랜지스터(Metal-Oxide-Semiconductor Field Effect Transistor; MOSFET)는 전력 소모가 낮고 고집적이 가능하여 현재 대규모 집적회로의 주류가 되고 있다. 특히, 무어의 법칙에 따라 발전해오면서 집적도와 스위칭 속도 향상이라는 장점을 지니게 되었지만 동시에 소형화에 따른 문제점을 갖게 되었다.
소형화로 인해 게이트 선폭이 감소하면서 증가한 수평 전계는 고온 캐리어 주입(hot-carrier injection; HCI)에 의해 열화 현상이 나타나게 된다. 고온 캐리어(hot-carrier)는 수직 전계에 의해 게이트 구조체로 주입되며, 기판과 게이트 절연막 사이의 계면을 손상시킨다.
이러한 게이트 절연막의 손상은 문턱전압(VTH) 변화와 SS(sub-threshold swing) 의 저하를 초래하고, 이는 트랜지스터의 대기 전력 증가와 스위칭 특성 저하로 이어진다.
상기에서 언급한 고온 캐리어(hot-carrier)에 의한 열화 현상을 감소시키기 위하여, 수동적인 해결 방법과 능동적인 해결방법에 대한 기술개발이 진행되어 왔으며, 대표적인 방법으로는 LDD(lightly-doped-drain) 방법이 널리 사용되고 있다. 하지만, 이러한 수동적인 방법은 소자의 또 다른 특성을 저하시킬 뿐만 아니라 트랜지스터의 제조 공정 과정에서 수행되기 때문에 실시간으로 발생하는 트랜지스터의 특성저하를 복구시키기에는 불충분하며, 단지 고온 캐리어(hot-carrier)에 의한 열화를 예방하는 정도에 불과하였다.
또한, 소형화와 더불어 고유전율(high-k) 물질의 사용에 따라 발생한 NBTI(negative bias temperature instability) 현상과 Fowler-Nordheim 터널링(tunneling) 현상에 의해 기판과 게이트 절연막 사이의 계면을 손상시킨다.
본 발명이 해결하고자 하는 기술적 과제는, 전계 효과 트랜지스터에 있어서, 기판과 게이트 절연막 사이의 계면 손상을 치유하기 위해 기판과 소스/드레인 영역 사이의 정방향 바이어스 전류에 의해 발생되는 줄열을 이용하는 전계 효과 트랜지스터의 게이트 절연막 손상을 복구하는 방법을 제공하는 것이다.
다만, 본 발명이 해결하고자 하는 기술적 과제들은 상기 과제로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 정방향 바이어스 전류를 이용한 전계 효과 트랜지스터의 게이트 절연막 손상을 복구하는 방법은, 기판, 상기 기판 내에 형성된 소스 및 드레인 영역, 상기 기판 내에, 상기 소스 영역과 상기 드레인 영역을 연결하도록 형성된 채널 영역, 상기 채널 영역 상에 형성된 게이트 절연막, 및 상기 게이트 절연막 상에 형성된 게이트 구조체를 포함하는 전계 효과 트랜지스터에 있어서, 상기 소스 영역과 상기 기판의 바디 사이에 제1 정방향 바이어스(forward bias) 전압을 인가하여 발생하는 제1 정방향 바이어스 전류에 의한 제1 줄열(joule heat)을 이용하거나, 상기 드레인 영역과 상기 기판의 바디 사이에 제2 정방향 바이어스 전압을 인가하여 발생하는 제2 정방향 바이어스 전류에 의한 제2 줄열을 이용하여, 상기 게이트 절연막에 발생한 손상을 치유한다.
본 발명에 따른 실시예에서, 상기 트랜지스터는, 평면형 트랜지스터, 3차원 입체형 트랜지스터, 적층형 트랜지스터, 및 링게이트(Ring-gate) 트랜지스터 중 적어도 하나를 포함할 수 있다.
본 발명에 따른 실시예에서, 상기 3차원 입체형 트랜지스터는, 핀(Fin) 트랜지스터, 게이트 올 어라운드(Gate-All-Around) 트랜지스터, 더블 게이트(Double-gate) 트랜지스터, 트리 게이트(Tri-gate) 트랜지스터, 및 오메가 게이트(Omega-gate) 트랜지스터 중 적어도 하나를 포함할 수 있다.
본 발명에 따른 실시예에서, 상기 게이트 절연막은, 산화 실리콘(silicon dioxide)막, 질화막, 산화 알루미늄(aluminum oxide)막, 산화 하프늄(hafnium oxide)막, 산질화 하프늄(hafnium oxynitride)막, 산화 아연(zinc oxide)막, 란타늄 산화(lanthanum oxide)막, 및 하프늄 실리콘 산화(hafnium silicon oxide)막 중 적어도 하나를 포함할 수 있다.
본 발명에 따른 실시예에서, 상기 게이트 절연막은, 플루오르, 붕소, 중수소, 수소, 및 질소 중 적어도 하나가 화학적으로 첨가될 수 있다.
본 발명에 따른 실시예에서, 상기 게이트 구조체에 포함된 게이트 전극은, 폴리실리콘(polycrystalline Silicon), 고농도의 N타입으로 도핑된 폴리실리콘, 고농도의 P타입으로 도핑된 폴리실리콘, 금(Au), 탄탈륨 나이트라이드(TaN), 알루미늄(Al), 몰리브덴(Mo), 마그네슘(Mg), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 및 타이타늄(Ti) 중 적어도 하나를 포함할 수 있다.
본 발명에 따른 실시예에서, 상기 트랜지스터는, 상기 기판과 상기 소스 영역 사이, 및 상기 기판과 상기 드레인 영역 사이에 PN 접합 구조를 미포함하는 무접합 트랜지스터(junctionless transistor)일 수 있다.
본 발명에 따른 실시예에서, 상기 기판, 상기 소스 영역, 및 상기 드레인 전극은 금속 실리사이드 물질을 포함할 수 있다.
본 발명에 따른 실시예에서, 상기 금속 실리사이드 물질은, NiSi, MoSi2, TaSi2, TiSi2, 및 WSi2 중 적어도 하나를 포함할 수 있다.
본 발명에 따른 실시예에서, 상기 소스 영역, 상기 기판, 및 상기 드레인 영역은 N-P-N 접합 구조 또는 P-N-P 접합 구조를 가질 수 있다.
본 발명에 따른 실시예에서, 상기 게이트 절연막의 상기 손상은, 고온 캐리어 주입(Hot-carrier injection), 방사능 환경 노출, NBTI(Negative Bias Temperature Instability), 또는 Fowler-Nordheim 터널링(tunneling)에 의해 발생할 수 있다.
본 발명에 따른 실시예에서, 상기 제1 및 제2 정방향 바이어스 전압은 함께 인가될 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 정방향 바이어스 전류를 이용한 전계 효과 트랜지스터의 게이트 절연막 손상을 복구하는 방법을 이용하면, 추가적인 게이트 전극의 제작 없이, 기존에 존재하는 게이트 전극만으로 게이트 절연막의 손상을 복구시킬 수 있다.
이에 따라, 추가적인 게이트 전극 제작으로 인한 레이아웃(layout)의 낭비나, 집적도의 열화를 갖지 않으면서, 효과적으로 전계 효과 트랜지스터에 발생한 게이트 절연막 계면 손상을 복구시킬 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
도 1은 본 발명의 실시예를 적용할 수 있는 트랜지스터를 개략적으로 도시한 사시도이다.
도 2는 기판과 소스/드레인 영역 사이의 PN 접합을 통해 흐르는 정방향 바이어스 전류에 의해 발생한 열이 게이트 절연막에 전도되는 현상을 도시한 개념도이다.
도 3은 기판과 드레인 영역 사이의 PN 접합을 통해 흐르는 정방향 바이어스 전류 값을 측정한 결과를 도시한 그래프이다.
도 4는 게이트 절연막이 손상된 트랜지스터가 PN 접합을 통해 흐르는 정방향 바이어스 전류를 통해 복구되는 현상을 설명하기 위한 그래프이다.
도 5는 도 4의 SS 값을 추출하고, 이를 초기 상태, 열화 상태, 복구 상태로 구분하여 도시한 2차 데이터 그래프이다.
도 6은 게이트 절연막 복구를 위해 인가되어야 하는 전압의 최적 값을 설명하기 위한 그래프이다.
도 7은 게이트 절연막 복구를 위해 인가되어야 하는 전압 인가 시간의 최적 값을 설명하기 위한 그래프이다.
도 8은 본 발명의 실시예에 따라 게이트 절연막 손상을 복구하기 위해 컨트롤러에 인가되는 입력신호와 컨트롤러로부터 출력되는 출력신호를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
비록 제1, 제2 등이 다양한 구성요소들을 기술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이러한 용어는 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며, 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또한, 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
우선, 본 발명이 갖는 목적 및 효과를 설명한다. 전계 효과 트랜지스터의 게이트 절연막 열화 현상을 해결하기 위해, 능동적인 방법으로서 두 개의 게이트 전극을 활용한 복구 방법이 있으며, 그 효과 또한 이미 검증되었다. 이러한 기술의 원리는 두 개의 게이트 전극 간 흐르는 전류에 의해 발생한 열을 이용하여, 손상된 게이트 절연막을 복구하는 것이다.
하지만, 두 개의 게이트 전극을 활용한 능동적인 방법이 게이트 절연막의 열화 현상을 복구시키는데 효과적으로 작용했을지라도, 이러한 방법에 문제점이 있다. 일반적인 트랜지스터가 게이트 전극, 소스, 드레인, 기판이라는 네 개의 전극을 가지는 것과는 달리, 추가적인 게이트 전극의 제작이 필요하다. 따라서, 하나의 추가적인 게이트 전극 수의 증가로 인해, 레이아웃(layout)의 손해, 집적도(packing density)의 저하를 초래하는 문제점이 있다.
그러나, 본 발명에 따르면, 추가적인 게이트 전극의 제작 없이, 기존에 존재하는 전극만으로 게이트 절연막의 손상을 복구할 수 있다. 본 발명은 전계 효과 트랜지스터의 기판과 소스 영역 및 기판과 드레인 영역 사이의 PN 접합의 정방향 바이어스(forward bias) 전류에 의해 발생되는 열을 이용하여 게이트 절연막의 손상을 복구하는 방법에 관한 것이다.
본 발명을 실시하기 위해서 게이트 전극, 소스, 드레인, 기판 외에 추가적인 전극은 필요하지 않으며, 추가적인 장비 또한 요구되지 않는다. 이를 통해 열화 현상으로 손상된 게이트 절연막은 손상되기 이전의 상태로 복구될 수 있으며, 이에 따라 트랜지스터의 신뢰성 향상 및 수명 증가가 가능해진다.
도 1은 본 발명의 실시예를 적용할 수 있는 트랜지스터를 개략적으로 도시한 사시도이다. 도 2는 기판과 소스/드레인 영역 사이의 PN 접합을 통해 흐르는 정방향 바이어스 전류에 의해 발생한 열이 게이트 절연막에 전도되는 현상을 도시한 개념도이다.
도 1을 참고하면, 전계 효과 트랜지스터(1)는 기판(100), 게이트 절연막(210), 게이트 전극(200), 소스 영역(220), 드레인 영역(230)을 포함한다. 도 2를 참고하면, 기판(100)과 소스 영역(220) 사이 또는 기판(100)과 드레인 영역(230) 사이에 정방향 바이어스 전압을 인가하면, 정방향 바이어스 전류가 발생한다. 이에 따라, 게이트 절연막(210)으로 정방향 바이어스 전류에 의해 발생한 줄열(joule heat)이 전도된다. 이러한 줄열에 의해 어닐링 효과를 갖게되며, 손상된 게이트 절연막(210)의 계면이 복구될 수 있다.
게이트 절연막(210)은 산화 실리콘(silicon dioxide)막, 질화막, 산화 알루미늄(aluminum oxide)막, 산화 하프늄(hafnium oxide)막, 산질화 하프늄(hafnium oxynitride)막, 산화 아연(zinc oxide)막, 란타늄 산화(lanthanum oxide)막, 및 하프늄 실리콘 산화(hafnium silicon oxide)막 중 적어도 하나를 포함할 수 있다. 또는, 게이트 절연막(210)은 플루오르, 붕소, 중수소, 수소, 및 질소 중 적어도 하나가 화학적으로 첨가될 수 있다.
게이트 전극(200)은 폴리실리콘(polycrystalline Silicon), 고농도의 N타입으로 도핑된 폴리실리콘, 고농도의 P타입으로 도핑된 폴리실리콘, 금(Au), 탄탈륨 나이트라이드(TaN), 알루미늄(Al), 몰리브덴(Mo), 마그네슘(Mg), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 및 타이타늄(Ti) 중 적어도 하나를 포함할 수 있다.
기판(100), 소스 영역(220), 드레인 영역(230)은 각각 금속 실리사이드 물질을 포함할 수 있으며, 상기 금속 실리사이드 물질은, NiSi, MoSi2, TaSi2, TiSi2, 및 WSi2 중 적어도 하나를 포함할 수 있다.
또한, 소스 영역(220), 기판(100), 드레인 영역(230)은 N-P-N 접합 구조 또는 P-N-P 접합 구조를 가질 수 있다.
전계 효과 트랜지스터(1)는 도 1에 도시된 것과 달리, 평면형 트랜지스터, 3차원 입체형 트랜지스터, 적층형 트랜지스터, 또는 링게이트(Ring-gate) 트랜지스터일 수 있으며, 상기 3차원 입체형 트랜지스터는 핀(Fin) 트랜지스터, 게이트 올 어라운드(Gate-All-Around) 트랜지스터, 더블 게이트(Double-gate) 트랜지스터, 트리 게이트(Tri-gate) 트랜지스터, 또는 오메가 게이트(Omega-gate) 트랜지스터일 수 있다.
상기에서 설명한 게이트 절연막(210)의 손상은, 고온 캐리어 주입(Hot-carrier injection; HCI), 방사능 환경 노출, NBTI(Negative Bias Temperature Instability), 또는 Fowler-Nordheim 터널링(tunneling)에 의해 발생한 손상일 수 있다.
도 3은 기판과 드레인 영역 사이의 PN 접합을 통해 흐르는 정방향 바이어스 전류 값을 측정한 결과를 도시한 그래프이다.
도 3을 참고하면, 기판과 드레인 영역 사이에 흐르는 전류의 양을 측정한 값이 도시되어 있다. 기판을 따라 흐르는 전류에 의해 발생하는 열 에너지는 인가된 전압, 전류의 양, 전류가 흐르는 시간(pulse time)의 곱에 비례한다.
도 4는 게이트 절연막이 손상된 트랜지스터가 PN 접합을 통해 흐르는 정방향 바이어스 전류를 통해 복구되는 현상을 설명하기 위한 그래프이다. 도 5는 도 4의 SS 값을 추출하고, 이를 초기 상태, 열화 상태, 복구 상태로 구분하여 도시한 2차 데이터 그래프이다.
도 4를 참고하면, 고온 캐리어(hot-carrier)에 의해 게이트 절연막(210)이 집중적으로 손상된 트랜지스터의 특성이 도시되어 있다. 도 4에서는 실선은 초기 상태를 나타내고, 1점 쇄선은 고온 캐리어 주입에 의해 게이트 절연막(210)이 손상된 상태를 나타내며, 점선은 줄열에 의해 게이트 절연막(210)의 손상이 복구된 상태를 나타낸다.
고온 캐리어 주입 공정에 의해 게이트 절연막(210)의 손상이 나타난 경우, 기판(100)과 소스 영역(220) 또는 기판(100)과 드레인 영역(230) 사이의 PN 접합에 정방향 바이어스 전류를 흘려 이에 따라 발생한 줄열에 의해 게이트 절연막(210) 손상에 의해 왜곡된 트랜지스터 특성을 초기 상태로 복구할 수 있다.
이 때, 기판(100)과 소스 영역(220) 및 기판(100)과 드레인 영역(230) 사이의 PN 접합에 정방향 바이어스 전류를 함께 흘려 게이트 절연막(210)의 손상을 복구할 수도 있다.
그리고, 본 발명은 기판(100)과 소스 영역(220) 사이 및 기판(100)과 드레인 영역(230) 사이에 PN 접합 구조를 미포함하는 무접합 트랜지스터(junctionless transistor)에도 적용될 수 있다.
도 5를 참고하면, A는 초기 상태, B는 게이트 절연막(210)이 손상된 상태, C는 게이트 절연막(210)의 손상이 복구된 상태를 나타낸다. 이 때, 각각의 경우에 SS(Subthreshold swing) 특성이 나타나 있으며, 이는 도 4의 그래프로부터 SS 값을 추출하여 도시한 2차 데이터이다. a1은 게이트 절연막(210) 손상으로 인해 SS 값이 증가하는 경우이며, B1은 줄열에 의해 게이트 절연막(210) 손상을 복구하여 SS 값이 감소하는 경우이다.
특수한 구조를 가진 평면형 트랜지스터가 아니라면, 소스 영역(220)과 드레인 영역(230)은 대칭적이며 동일한 물리적 특성을 갖는다. 일반적인 경우 드레인 영역(230)과 기판(100) 사이의 정방향 바이어스 전류 값과 소스 영역(220)과 기판(100) 사이의 정방향 바이어스 전류 값은 크게 차이나지 않는다. 따라서, 소스 영역(220)과 기판(100) 사이의 정방향 바이어스 전류, 드레인 영역(230)과 기판(100) 사이의 정방향 바이어스 전류 모두 게이트 절연막(210)을 복구시키는 데 사용될 수 있다.
도 5에서, 고온 캐리어 주입 공정 전 초기 상태(A)의 SS 값은 약 84mV/dec 이고, 고온 캐리어 주입 공정 이후 게이트 절연막(210)이 손상된 상태(B)의 SS 값은 약 95mV/dec 이다. 하지만, 드레인 영역(230)과 기판(100) 사이에 전류를 흘린 뒤 게이트 절연막(210)의 손상이 복구된 상태(C)의 SS 값은 약 85mV/dec 정도로 게이트 절연막(210)이 손상되기 이전의 수준으로 회복되었다.
도 6은 게이트 절연막 복구를 위해 인가되어야 하는 전압의 최적 값을 설명하기 위한 그래프이다. 도 7은 게이트 절연막 복구를 위해 인가되어야 하는 전압 인가 시간의 최적 값을 설명하기 위한 그래프이다.
손상된 게이트 절연막(210)의 복구를 위해, 지나치게 많은 양의 정방향 바이어스 전류가 흐르게 되면, 트랜지스터(1)의 성능에 부작용이 발생할 수 있다. 따라서, 본 발명을 실시하기 위해서는 적당한 범위 내의 바이어스 전압을 인가할 필요가 있다. 도 6을 참고하면, A는 초기 상태이고, B는 게이트 절연막(210)이 손상된 상태이다. 그리고, a2는 게이트 절연막(210)의 손상이 복구되는 상태이고, b2는 게이트 절연막(210)의 손상이 복구되다가 다시 열화되는 상태를 나타낸다.
도 6에서는, 드레인 영역(230)과 기판(100) 사이에 정방향 바이어스 전압을 인가할 때, 최적의 전압 값은 6V임을 나타내고 있다. 이와 같이 이론적으로 또는 실험적으로 발견된 최적의 전압 값을 인가하여 게이트 절연막(210) 손상을 복구할 필요가 있다.
마찬가지로, 도 7을 참고하면, A는 초기 상태이고, B는 게이트 절연막(210)이 손상된 상태이다. 그리고, a3는 게이트 절연막(210)의 손상이 복구되는 상태이고, b3는 게이트 절연막(210)의 손상이 복구되다가 다시 열화되는 상태를 나타낸다.
드레인 영역(230)과 기판(100) 사이에 전류가 흐르는 시간(pulse time)에 있어서, 최적의 시간을 나타내는 실제 측정 데이터가 도 7에 나타나있다. 이를 통해, 1000ms(1초)까지는 게이트 절연막(210)의 손상이 복구되는 상태를 보이다가, 1초 이후의 조건에서는 게이트 절연막(210)이 다시 열화되는 상태를 나타내고 있다.
따라서, 게이트 절연막(210)의 손상을 복구하기 위해 인가해야 하는 pulse time은 대략 1초이다. 그러나 이 시간은 인가 전압의 크기, 또는 pulse의 파형 등에 의해 가변적이다.
도 8은 본 발명의 실시예에 따라 게이트 절연막 손상을 복구하기 위해 컨트롤러에 인가되는 입력신호와 컨트롤러로부터 출력되는 출력신호를 설명하기 위한 도면이다.
도 8을 참고하면, 본 발명을 실시함으로써 트랜지스터(1)의 반복된 동작과 고온 캐리어 주입에 인해 열화된 게이트 절연막(210)의 특성이 PN 접합을 통해 흐르는 정방향 바이어스 전류에 의해 개선되는 과정을 컨트롤러(300)를 통해 나타내었다.
도 8에서, S1, S2는 게이트 절연막(210) 손상으로 인한 ID, IG의 변화를 감지하기 위한 컨트롤러(300) 입력신호이고, 이를 감지 후 컨트롤러(300)는 P1, P2의 출력신호를 통해 정방향 바이어스 전압을 인가하는 동작을 수행한다.
게이트 절연막(210) 특성의 저하는 게이트 전류(IG)와 드레인 전류(ID)의 변화로 이어지고 이 변화는 컨트롤러(300)에 의해 모니터링 된다. 트랜지스터(1)의 특성 저하를 감지한 컨트롤러(300)는 줄열 발생을 위한 최적의 pulse를 인가하여 정방향 바이어스 전류를 흘리게 되고, 이에 따라 게이트 절연막(210)의 손상을 치료하게 된다.
전계 효과 트랜지스터의 게이트 절연막은 반복된 작동으로 인하여 열화된 스위칭 특성을 가지게 된다. 이러한 열화 현상은 트랜지스터의 소비전력의 증가뿐만 아니라, 신뢰성과 수명 감소라는 치명적인 문제점을 초래하게 된다. 본 발명에서는 기판과 소스 전극, 기판과 드레인 전극 사이의 정방향 바이어스 전류를 이용함으로써 손상된 게이트 절연막을 복구시킬 수 있으며, 이로 인해 손상된 트랜지스터의 성능을 기존의 상태로 복구시킬 수 있다.
따라서, 본 발명은 트랜지스터가 우수한 성능을 지속적으로 유지할 수 있게 한다. 본 발명에 의한 방법은 실시간적인 복구가 가능하면서도 트랜지스터에 기본적으로 갖춰져 있는 전극들을 이용하기 때문에 추가적인 전극이나 장비나 필요하지 않다는 장점을 가져, 기존의 방식들에 비해 효율적이라 할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (12)
- 기판;상기 기판 내에 형성된 소스 및 드레인 영역;상기 기판 내에, 상기 소스 영역과 상기 드레인 영역을 연결하도록 형성된 채널 영역;상기 채널 영역 상에 형성된 게이트 절연막; 및상기 게이트 절연막 상에 형성된 게이트 구조체;를 포함하는 전계 효과 트랜지스터에 있어서,상기 소스 영역과 상기 기판의 바디 사이에 제1 정방향 바이어스(forward bias) 전압을 인가하여 발생하는 제1 정방향 바이어스 전류에 의한 제1 줄열(joule heat)을 이용하거나, 상기 드레인 영역과 상기 기판의 바디 사이에 제2 정방향 바이어스 전압을 인가하여 발생하는 제2 정방향 바이어스 전류에 의한 제2 줄열을 이용하여, 상기 게이트 절연막에 발생한 손상을 치유하는, 정방향 바이어스 전류를 이용한 전계 효과 트랜지스터의 게이트 절연막 손상을 복구하는 방법.
- 제 1항에 있어서,상기 트랜지스터는, 평면형 트랜지스터, 3차원 입체형 트랜지스터, 적층형 트랜지스터, 및 링게이트(Ring-gate) 트랜지스터 중 적어도 하나를 포함하는, 정방향 바이어스 전류를 이용한 전계 효과 트랜지스터의 게이트 절연막 손상을 복구하는 방법.
- 제 2항에 있어서,상기 3차원 입체형 트랜지스터는, 핀(Fin) 트랜지스터, 게이트 올 어라운드(Gate-All-Around) 트랜지스터, 더블 게이트(Double-gate) 트랜지스터, 트리 게이트(Tri-gate) 트랜지스터, 및 오메가 게이트(Omega-gate) 트랜지스터 중 적어도 하나를 포함하는, 정방향 바이어스 전류를 이용한 전계 효과 트랜지스터의 게이트 절연막 손상을 복구하는 방법.
- 제 1항에 있어서,상기 게이트 절연막은, 산화 실리콘(silicon dioxide)막, 질화막, 산화 알루미늄(aluminum oxide)막, 산화 하프늄(hafnium oxide)막, 산질화 하프늄(hafnium oxynitride)막, 산화 아연(zinc oxide)막, 란타늄 산화(lanthanum oxide)막, 및 하프늄 실리콘 산화(hafnium silicon oxide)막 중 적어도 하나를 포함하는, 정방향 바이어스 전류를 이용한 전계 효과 트랜지스터의 게이트 절연막 손상을 복구하는 방법.
- 제 1항에 있어서,상기 게이트 절연막은, 플루오르, 붕소, 중수소, 수소, 및 질소 중 적어도 하나가 화학적으로 첨가된, 정방향 바이어스 전류를 이용한 전계 효과 트랜지스터의 게이트 절연막 손상을 복구하는 방법.
- 제 1항에 있어서,상기 게이트 구조체에 포함된 게이트 전극은, 폴리실리콘(polycrystalline Silicon), 고농도의 N타입으로 도핑된 폴리실리콘, 고농도의 P타입으로 도핑된 폴리실리콘, 금(Au), 탄탈륨 나이트라이드(TaN), 알루미늄(Al), 몰리브덴(Mo), 마그네슘(Mg), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 및 타이타늄(Ti) 중 적어도 하나를 포함하는, 정방향 바이어스 전류를 이용한 전계 효과 트랜지스터의 게이트 절연막 손상을 복구하는 방법.
- 제 1항에 있어서,상기 트랜지스터는, 상기 기판과 상기 소스 영역 사이, 및 상기 기판과 상기 드레인 영역 사이에 PN 접합 구조를 미포함하는 무접합 트랜지스터(junctionless transistor)인, 정방향 바이어스 전류를 이용한 전계 효과 트랜지스터의 게이트 절연막 손상을 복구하는 방법.
- 제 1항에 있어서,상기 기판, 상기 소스 영역, 및 상기 드레인 전극은 금속 실리사이드 물질을 포함하는, 정방향 바이어스 전류를 이용한 전계 효과 트랜지스터의 게이트 절연막 손상을 복구하는 방법.
- 제 8항에 있어서,상기 금속 실리사이드 물질은, NiSi, MoSi2, TaSi2, TiSi2, 및 WSi2 중 적어도 하나를 포함하는, 정방향 바이어스 전류를 이용한 전계 효과 트랜지스터의 게이트 절연막 손상을 복구하는 방법.
- 제 1항에 있어서,상기 소스 영역, 상기 기판, 및 상기 드레인 영역은 N-P-N 접합 구조 또는 P-N-P 접합 구조를 갖는, 정방향 바이어스 전류를 이용한 전계 효과 트랜지스터의 게이트 절연막 손상을 복구하는 방법.
- 제 1항에 있어서,상기 게이트 절연막의 상기 손상은, 고온 캐리어 주입(Hot-carrier injection), 방사능 환경 노출, NBTI(Negative Bias Temperature Instability), 또는 Fowler-Nordheim 터널링(tunneling)에 의해 발생한, 정방향 바이어스 전류를 이용한 전계 효과 트랜지스터의 게이트 절연막 손상을 복구하는 방법.
- 제 1항에 있어서,상기 제1 및 제2 정방향 바이어스 전압은 함께 인가되는, 정방향 바이어스 전류를 이용한 전계 효과 트랜지스터의 게이트 절연막 손상을 복구하는 방법.
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