KR102161383B1 - 게이트-유발 드레인 누설 전류를 활용한 전계효과 트랜지스터의 게이트 절연막 손상을 치유하는 방법 - Google Patents
게이트-유발 드레인 누설 전류를 활용한 전계효과 트랜지스터의 게이트 절연막 손상을 치유하는 방법 Download PDFInfo
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Abstract
게이트-유발 드레인 누설 전류를 활용한 전계효과 트랜지스터의 게이트 절연막 손상을 치유하는 방법이 개시된다. 본 발명의 일 실시예에 따른 트랜지스터의 열처리 방법은 트랜지스터의 열처리 방법에 있어서, 상기 트랜지스터의 게이트 전극과 드레인 전극 사이에 복구 전압을 인가하는 단계; 상기 복구 전압을 이용하여 소스 전극과 상기 드레인 전극 사이에 형성된 채널 영역에 게이트-유발 드레인 누설 전류(GIDL; gate-induced drain leakage)를 생성하는 단계; 및 상기 게이트-유발 드레인 누설 전류를 이용하여 상기 채널 영역 상부에 형성된 게이트 절연막의 손상을 치유하는 단계를 포함한다.
Description
본 발명은 게이트-유발 드레인 누설 전류를 이용한 열처리 기술에 관한 것으로, 보다 상세하게는 트랜지스터에서 발생하는 게이트-유발 드레인 누설 전류(GIDL; gate-induced drain leakage) 로 인한 발열을 이용하여 트랜지스터의 손상된 게이트 절연막을 치유하거나 열화를 회복시키고 이를 통해 트랜지스터의 성능을 복구시킬 수 있는 게이트-유발 드레인 누설 전류를 이용한 열처리 방법에 관한 것이다.
전계효과 트랜지스터(MOSFET; Metal-Oxide-Semiconductor Field Effect Transistor)는 전력 소모가 낮고 고집적이 가능하여 현재 대규모 집적회로의 주류가 되고 있다. 특히, 무어의 법칙에 따라 발전해오면서 집적도와 스위칭 속도 향상이라 는 장점을 지니게 되었지만 동시에 소형화에 따른 문제점을 지니게 되었다.
소형화로 인해 게이트 선폭이 감소하면서, 트랜지스터 구동을 위한 게이트 절연막의 두께가 얇아졌고, 이와 더불어 고 유전율(high-k) 게이트 절연막이 적용되고 있다. 하지만, 얇아진 게이트 절연막은 트랜지스터로 하여금 구동 중 발생하는 전기적 스트레스에 대해 더 취약하게 만들었다. 그리고, 고 유전율 게이트 절연막이 고유하게 지닌 좁은 에너지 밴드 갭(energy band gap) 및 밴드 오프셋(band offset) 특성 또한, 이와 같은 우려를 심화시키고 있다.
트랜지스터의 반복되는 구동 중 발생하는 전기적 스트레스는, 기판과 게이트 절연막 사이의 계면과 게이트 절연막을 손상시킨다. 이러한 게이트 절연막의 손상은 트랜지스터의 문턱전압(VTH), 서브쓰레스홀드 스윙(SS; sub-threshold swing), transconductance(gm), 구동 전류(ION) 등의 저하를 초래하고, 이는 트랜지스터 오작동의 증가, 가용 수명의 감소, 대기 전력 증가 등 신뢰성 및 구동성능의 저하를 초래한다.
더불어, 이러한 게이트 절연막의 손상은 상술한 바와 같이 트랜지스터의 동작 중 발생하기도 하지만, 반도체 공정을 기반으로 한 플라즈마 식각공정이나 외부환경으로부터 인가된 방사선에 의해서도 발생한다고 잘 알려져 있다.
이러한 게이트 절연막의 손상문제를 해결하기 위한 종래 일 실시예에 따른 방법으로, 국부적 전열처리(ETA; Electro-Thermal Annealing) 방법이 제시된 바 있다. 종래 국부적 전열처리 방법은 트랜지스터 내부에 인위적으로 고 전류를 인가함으로써 유도되는 줄 열(Joule heat)을 이용하여 손상된 게이트 절연막을 치유하는 방법이다. 이러한 국부적 전열처리 방법은 통상적으로 200 ℃ 이상의 환경에서 게이트 절연막의 특성이 물리화학적으로 치유된다는 메커니즘에 기반을 둔 기술이며, 줄 열의 온도가 높을수록 절연막의 치유효과가 뛰어나고 소요되는 시간이 짧아진다는 것을 특징으로 하고 있다.
하지만, 이러한 국부적 전열처리 방법은 트랜지스터에 고 전류를 인가해주기 위하여, 내부에 별도의 전극 제조를 필요로 하였으며, 이로 인한 설계 변경으로 인하여 트랜지스터와 칩의 집적도를 저하시키는 문제를 초래한다.
따라서, 기존의 문제점을 해결할 수 있는 열처리 방법에 대한 필요성이 대두된다.
본 발명의 실시예들은, 트랜지스터에서 발생하는 게이트-유발 드레인 누설 전류(GIDL; gate-induced drain leakage) 로 인한 발열을 이용하여 트랜지스터의 손상된 게이트 절연막을 치유하거나 열화를 회복시키고 이를 통해 트랜지스터의 성능을 복구시킬 수 있는 게이트-유발 드레인 누설 전류를 이용한 열처리 방법을 제공한다.
본 발명의 일 실시예에 따른 트랜지스터의 열처리 방법은 트랜지스터의 열처리 방법에 있어서, 상기 트랜지스터의 게이트 전극과 드레인 전극 사이에 복구 전압을 인가하는 단계; 상기 복구 전압을 이용하여 소스 전극과 상기 드레인 전극 사이에 형성된 채널 영역에 게이트-유발 드레인 누설 전류(GIDL; gate-induced drain leakage)를 생성하는 단계; 및 상기 게이트-유발 드레인 누설 전류를 이용하여 상기 채널 영역 상부에 형성된 게이트 절연막의 손상을 치유하는 단계를 포함한다.
상기 게이트 절연막의 손상을 치유하는 단계는 상기 게이트-유발 드레인 누설 전류에 의해 발생되는 줄 열이 상기 게이트 절연막으로 전도됨으로써, 상기 줄 열을 이용하여 상기 게이트 절연막의 손상을 치유할 수 있다.
상기 복구 전압을 인가하는 단계는 상기 게이트 전극의 영역과 상기 드레인 전극의 영역이 오버랩(overlap)되는 오버랩 길이와 상기 게이트 절연막의 두께 중 적어도 하나에 의해 상기 복구 전압이 결정되며, 상기 게이트 전극과 상기 드레인 전극 사이에 상기 결정된 복구 전압을 인가할 수 있다.
상기 트랜지스터는 평면형 트랜지스터, 3차원 입체형 트랜지스터, 적층형 트랜지스터, 상기 채널 영역의 일부가 식각된 리세스(recessed) 채널형 트랜지스터, 상기 채널 영역과 상기 소스 전극 사이 그리고 상기 채널 영역과 상기 드레인 전극 사이에 PN 접합 구조가 포함되지 않는 무접합 트랜지스터(junctionless transistor), 상기 소스 전극, 상기 채널 영역 및 상기 드레인 전극이 P-I-N 접합 구조 또는 N-I-P 접합 구조를 가지는 터널링 트랜지스터(tunneling transistor), 버리드(buried)형 게이트 트랜지스터, 트렌치(trench) 게이트 트랜지스터, 그루브(groove) 트랜지스터, 상기 소스 전극과 상기 드레인 전극 중 적어도 하나에서 쇼트키 접합(Schottky junction)을 지니는 쇼트키 트랜지스터 및 링게이트(Ring-gate) 트랜지스터 중 적어도 하나를 포함할 수 있다.
상기 3차원 입체형 트랜지스터는 핀(Fin) 트랜지스터, 게이트 올 어라운드(Gate-All-Around) 트랜지스터, 더블 게이트(Double-gate) 트랜지스터, 트라이 게이트(Tri-gate) 트랜지스터 및 오메가 게이트(Omega-gate) 트랜지스터 중 적어도 하나를 포함할 수 있다.
상기 3차원 입체형 트랜지스터는 실리콘 웨이퍼 또는 열 전도율이 낮은 절연층 매몰 실리콘 웨이퍼, 절연층 매몰 스트레인드 실리콘 웨이퍼, 절연층 매몰 게르마늄 웨이퍼, 절연층 매몰 스트레인드 게르마늄 웨이퍼 및 절연층 매몰 실리콘 게르마늄 웨이퍼 중 적어도 하나를 기판으로 사용할 수 있다.
상기 게이트 절연막의 손상을 치유하는 단계는 고온 캐리어 주입(Hot-carrier injection), 방사선 환경 노출, BTI(Bias Temperature Instability), 플라즈마 반도체 공정, Fowler-Nordheim 터널링(tunneling)과 디램 및 플래시 메모리의 반복적인 동작 중 적어도 하나에 의해 발생하는 상기 게이트 절연막의 손상을 치유할 수 있다.
상기 게이트 절연막은 산화 실리콘(silicon dioxide) 막, 산화 알루미늄(aluminum oxide) 막, 산화 하프늄(hafnium oxide) 막, 산질화 하프늄(hafnium oxynitride) 막, 산화 아연(zinc oxide) 막, 란타늄 산화(lanthanum oxide) 막, 하프늄 실리콘 산화(hafnium silicon oxide) 막 및 강유전체(ferroelectric) 특성을 지니는 재료나 하프늄 지르코늄 산화(hafnium zirconium oxide) 막 중 적어도 하나를 포함할 수 있다.
본 발명의 다른 일 실시예에 따른 트랜지스터의 열처리 방법은 트랜지스터의 열처리 방법에 있어서, 상기 트랜지스터의 채널 영역에 게이트-유발 드레인 누설 전류를 인가하는 단계; 및 상기 게이트-유발 드레인 누설 전류를 이용하여 상기 채널 영역 상부에 형성된 게이트 절연막의 손상을 치유하는 단계를 포함한다.
상기 게이트 절연막의 손상을 치유하는 단계는 상기 게이트-유발 드레인 누설 전류에 의해 발생되는 줄 열이 상기 게이트 절연막으로 전도됨으로써, 상기 줄 열을 이용하여 상기 게이트 절연막의 손상을 치유할 수 있다.
상기 누설 전류를 인가하는 단계는 상기 트랜지스터의 게이트 전극의 영역과 드레인 전극의 영역이 오버랩(overlap)되는 오버랩 길이와 상기 게이트 절연막의 두께 중 적어도 하나에 의해 복구 전압을 결정하고, 상기 결정된 복구 전압을 상기 게이트 전극과 상기 드레인 전극 사이에 인가함으로써, 상기 트랜지스터의 채널 영역에 상기 게이트-유발 드레인 누설 전류를 인가할 수 있다.
본 발명의 실시예들에 따르면, 트랜지스터에서 발생하는 게이트-유발 드레인 누설 전류를 활용하여 트랜지스터의 손상된 게이트 절연막을 치유하거나 열화를 회복시키고, 이를 통해 트랜지스터의 성능을 복구시킬 수 있다.
본 발명의 실시예들에 따르면, 추가적인 전극의 제작 없이, 기존에 존재하는 전극 즉, 소스 전극, 게이트 전극, 드레인 전극만으로 국부적 전열처리를 구현할 수 있기 때문에 추가적인 전극 제작으로 인한 레이아웃(layout)의 낭비나, 집적도의 저하 없이 효과적으로 전계효과 트랜지스터에 발생한 게이트 절연막 및 계면의 손상을 치유할 수 있다.
도 1은 본 발명의 일 실시예에 따른 게이트-유발 드레인 누설 전류를 이용한 열처리 방법에 대한 동작 흐름도를 나타낸 것이다.
도 2는 본 발명의 방법을 설명하기 위한 일 예시도를 나타낸 것이다.
도 3은 본 발명의 방법을 적용할 수 있는 트랜지스터의 개념도 및 게이트-유발 드레인 누설 전류에 의해 발생한 열이 게이트 절연막에 전도되는 현상을 도시한 개념도를 나타낸 것이다.
도 4는 소스 영역과 드레인 영역 사이에서 흐르는 게이트-유발 드레인 누설 전류값을 측정한 결과를 도시한 그래프를 나타낸 것이다.
도 5는 게이트 절연막이 손상된 트랜지스터가 채널을 통해 흐르는 게이트-유발 드레인 누설 전류를 통해 복구되는 현상을 설명하기 위한 실측 그래프를 나타낸 것이다.
도 6은 초기 상태(fresh), 트랜지스터의 열화 상태(hot-carrier) 및 복구 상태(GIDL annealing) 의 추출된 VTH 와 SS 값에 대한 그래프를 나타낸 것이다.
도 2는 본 발명의 방법을 설명하기 위한 일 예시도를 나타낸 것이다.
도 3은 본 발명의 방법을 적용할 수 있는 트랜지스터의 개념도 및 게이트-유발 드레인 누설 전류에 의해 발생한 열이 게이트 절연막에 전도되는 현상을 도시한 개념도를 나타낸 것이다.
도 4는 소스 영역과 드레인 영역 사이에서 흐르는 게이트-유발 드레인 누설 전류값을 측정한 결과를 도시한 그래프를 나타낸 것이다.
도 5는 게이트 절연막이 손상된 트랜지스터가 채널을 통해 흐르는 게이트-유발 드레인 누설 전류를 통해 복구되는 현상을 설명하기 위한 실측 그래프를 나타낸 것이다.
도 6은 초기 상태(fresh), 트랜지스터의 열화 상태(hot-carrier) 및 복구 상태(GIDL annealing) 의 추출된 VTH 와 SS 값에 대한 그래프를 나타낸 것이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형 태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며, 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또한, 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
전계효과 트랜지스터의 게이트 절연막 열화 현상을 해결하기 위한 능동적인 방법으로는 두 개의 게이트 전극을 활용한 복구 방법이 있으며, 그 효과 또한 이미 검증된 바 있다. 이러한 기술의 원리는 두 개의 게이트 전극 간 흐르는 전류에 의해 발생한 열을 이용하여, 손상된 게이트 절연막을 치유하는 것이다.
하지만, 두 개의 게이트 전극을 활용한 능동적인 방법이 게이트 절연막의 열화 현상을 치유시키는데 효과적으로 작용했을지라도, 이러한 방법에 문제점이 있다. 일반적인 트랜지스터가 게이트 전극, 소스, 드레인, 기판이라는 네 개의 전극을 가지는 것과는 달리, 추가적인 게이트 전극의 제작이 필요하다. 따라서, 하나의 추가적인 게이트 전극 수의 증가로 인해, 레이아웃(layout)의 손해, 집적도(packing density)의 저하를 초래하는 문제점이 있다. 이를 개선하기 위한 열처리 방법으로써, 게이트 영역이 아닌 바디-드레인 또는 바디-소스간 존재하는 PN 다이오드 전류를 활용하는 방법이 제안된 바 있으나, 이러한 기술은 반드시 웰(well) 영역 제작 공정과 더불어 추가적 콘택(contact) 전극을 필요로 하기에, 고집적화 반도체 공정에 적합하지 않다.
본 발명의 실시예들은, 추가적인 게이트 영역, 웰 영역, 또는 콘택 전극의 제작 없이 트랜지스터의 구동을 위해 존재하는 전극만으로 게이트 절연막의 손상을 치유하는 것으로, 전계효과 트랜지스터의 채널 영역에서 발생하여 수반되는 게이트-유발 드레인 누설 전류에 의해 발생되는 열을 이용하여 게이트 절연막의 손상을 치유 또는 복구하는 것을 그 요지로 한다.
즉, 본 발명을 실시하기 위해서 게이트 영역, 소스 영역, 드레인 영역 외에 추가적인 전극은 필요하지 않으며, 추가적인 장비 또한 요구되지 않는다. 이를 통해 열화 현상으로 손상된 게이트 절연막은 손상되기 이전의 상태에 가깝게 치유될 수 있으며, 이에 따라 트랜지스터의 신뢰성 향상시키고, 수명을 증가시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 게이트-유발 드레인 누설 전류를 이용한 열처리 방법에 대한 동작 흐름도를 나타낸 것이고, 도 2는 본 발명의 방법을 설명하기 위한 일 예시도를 나타낸 것이다.
도 1과 도 2를 참조하면, 본 발명의 실시예에 따른 열처리 방법은 트랜지스터의 게이트 영역 즉, 게이트 전극과 드레인 영역 즉, 드레인 전극 사이에 미리 설정된 복구 전압을 인가한다(S110).
여기서, 단계 S110은 게이트 전극의 영역과 드레인 전극의 영역이 중첩되는 구간 즉, 오버랩(overlap)되는 오버랩 길이와 게이트 절연막의 두께 중 적어도 하나에 의해 복구 전압을 결정하며, 이렇게 결정된 복구 전압을 게이트 전극과 드레인 전극에 인가 사이에 인가할 수 있다.
예를 들어, 단계 S110 은 게이트 영역에 -4V(VG), 그리고 드레인 영역에 +4.05V(VD)라는 전압을 인가할 수 있다. 인가되는 복구 전압에 대해서는, 도 4b에서 상세히 설명한다.
단계 S110에 의해 게이트 전극과 드레인 전극 사이에 복구 전압이 인가되면, 인가된 복구 전압에 의하여 소스 전극과 드레인 전극 사이에 형성된 채널 영역에 게이트-유발 드레인 누설 전류(IGIDL)가 생성된다(S120).
단계 S120에서 생성된 채널 영역에서의 게이트-유발 드레인 누설 전류를 이용하여 채널 영역의 상부에 형성된 게이트 절연막의 손상과 게이트 절연막과 채널 영역의 계면 손상을 치유 또는 복구한다(S130).
여기서, 단계 S130은 게이트-유발 드레인 누설 전류에 의해 채널 영역에 줄 열(joule heat)이 발생하고, 이렇게 발생한 줄 열이 게이트 절연막으로 전도됨으로써, 줄 열에 의한 어닐링(annealing) 효과를 가지게 되고 따라서 손상된 게이트 절연막 및 게이트 절연막과 채널 영역의 계면이 치유될 수 있다.
여기서, 게이트 절연막의 손상은 고온 캐리어 주입(Hot-carrier injection), 방사선 환경 노출, BTI(Bias Temperature Instability), 플라즈마 반도체 공정, Fowler-Nordheim 터널링(tunneling)과 디램 및 플래시 메모리의 반복적인 동작 중 적어도 하나에 의해 발생할 수 있다. 물론, 게이트 절연막의 손상이 상술한 내용으로 한정되지 않으며, 게이트 절연막을 손상시킬 수 있는 모든 원인을 포함할 수 있다.
이러한 본 발명의 실시예에 따른 방법에 대해 도 3 내지 도 6을 참조하여 상세히 설명한다.
도 3은 본 발명의 방법을 적용할 수 있는 트랜지스터의 개념도 및 게이트-유발 드레인 누설 전류에 의해 발생한 열이 게이트 절연막에 전도되는 현상을 도시한 개념도를 나타낸 것이다.
도 3을 참조하면, 전계효과 트랜지스터는 기판(101), 기판 내 매몰 절연층(100) 예를 들어, STI(shallow-trench isolation) 절연층, 게이트 절연막(210), 게이트 전극(200), 소스 영역(또는 소스 전극)(220), 드레인 영역(또는 드레인 전극)(230) 및 채널 영역(240)을 포함한다.
게이트 영역(200)과 드레인 영역(230) 사이에 미리 설정된 복구 전압을 인가하면, 채널 영역(240)의 드레인 측면에서 BTBT(band-to-band tunneling) 현상을 통해 게이트-유발 드레인 누설 전류(250)가 생성된다. 이에 따라, 도 3a와 도 3b에 도시된 바와 같이 채널 영역(240)에서 열이 발생하게 되며, 게이트 절연막(210)으로 게이트-유발 드레인 누설 전류에 의해 발생한 줄 열(Joule heat)이 전도됨으로써, 이러한 줄 열에 의해 어닐링 효과를 갖게 되며, 손상된 게이트 절연막(210) 및 게이트 절연막(210)과 채널 영역(240)의 계면이 치유될 수 있다.
기판(101)은 실리콘 웨이퍼 또는 열 전도율이 낮은 절연층 매몰 실리콘 웨이퍼, 절연층 매몰 스트레인드 실리콘 웨이퍼, 절연층 매몰 게르마늄 웨이퍼, 절연층 매몰 스트레인드 게르마늄 웨이퍼 및 절연층 매몰 실리콘 게르마늄 웨이퍼 중 적어도 하나를 사용할 수 있다.
즉, 낮은 열전도율을 가지는 기판을 사용되기 때문에 게이트-유발 드레인 누설 전류로 인한 줄 열의 온도는 충분히 높을 수 있으며, 또한 열이 채널 영역에 머무를 수 있는 시간 또한 충분히 길어질 수 있다.
게이트 절연막(210)은 산화 실리콘(silicon dioxide) 막, 산화 알루미늄(aluminum oxide) 막, 산화 하프늄(hafnium oxide) 막, 산질화 하프늄(hafnium oxynitride) 막, 산화 아연(zinc oxide) 막, 란타늄 산화(lanthanum oxide) 막, 하프늄 실리콘 산화(hafnium silicon oxide) 막 및 강유전체(ferroelectric) 특성을 지니는 재료나 하프늄 지르코늄 산화(hafnium zirconium oxide) 막 중 적어도 하나를 포함할 수 있다. 또는, 게이트 절연막(210)은 플루오르, 붕소, 중수소, 수소 및 질소 중 적어도 하나가 화학적으로 첨가될 수 있다.
게이트 전극(200)은 폴리실리콘(polycrystalline Silicon), 고농도의 N 타입으로 도핑된 폴리실리콘, 고농도의 P 타입으로 도핑된 폴리실리콘, 금(Au), 탄탈륨 나이트라이드(TaN), 알루미늄(Al), 몰리브덴(Mo), 마그네슘(Mg), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 타이타늄(Ti), 및 타이타늄 나이트라이드(TiN) 중 적어도 하나를 포함할 수 있다.
소스 영역(220)과 드레인 영역(230)은 각각 금속 실리사이드 물질을 포함할 수 있으며, 금속 실리사이드 물질은 NiSi, MoSi2, TaSi2, TiSi2, CoSi2, ErSi, PrSi 및 WSi2 중 적어도 하나를 포함할 수 있다.
또한, 소스 영역(220), 채널 영역(240), 드레인 영역(230)은 N-P-N 접합 구조 또는 P-N-P 접합 구조를 가질 수 있지만, 이에 한정되지 않는다. 즉, 소스 영역(220), 채널 영역(240), 드레인 영역(230)은 P-I-N 접합 구조 또는 N-I-P 접합 구조를 가질 수도 있으며, N-N-N 구조 또는 P-P-P 구조를 가질 수도 있다.
전계효과 트랜지스터는 도 3에 도시된 것과 달리, 평면형 트랜지스터, 3차원 입체형 트랜지스터, 적층형 트랜지스터, 상기 채널 영역의 일부가 식각된 리세스(recessed) 채널형 트랜지스터, 상기 채널 영역과 상기 소스 전극 사이 그리고 상기 채널 영역과 상기 드레인 전극 사이에 PN 접합 구조가 포함되지 않는 무접합 트랜지스터(junctionless transistor), 상기 소스 전극, 상기 채널 영역 및 상기 드레인 전극이 P-I-N 접합 구조 또는 N-I-P 접합 구조를 가지는 터널링 트랜지스터(tunneling transistor), 버리드(buried)형 게이트 트랜지스터, 트렌치(trench) 게이트 트랜지스터, 그루브(groove) 트랜지스터, 상기 소스 전극과 상기 드레인 전극 중 적어도 하나에서 쇼트키 접합(Schottky junction)을 지니는 쇼트키 트랜지스터 및 링게이트(Ring-gate) 트랜지스터 중 적어도 하나를 포함할 수 있다.
여기서, 3차원 입체형 트랜지스터는 핀(Fin) 트랜지스터, 게이트 올 어라운드(Gate-All-Around) 트랜지스터, 더블 게이트(Double-gate) 트랜지스터, 트라이 게이트(Tri-gate) 트랜지스터 및 오메가 게이트(Omega-gate) 트랜지스터 중 적어도 하나를 포함할 수 있다.
게이트 절연막(210)의 손상 전후에 대한 전기 측정은 실온의 대기 상태에서 파라미터 분석기(B1500A)에 의해 수행될 수 있고, 고온 캐리어 주입(Hot-carrier injection)은 세 전극 즉, 게이트 영역(200), 소스 영역(220)과 드레인 영역(230)을 이용하여 일정 시간 예를 들어, 100초 동안 이루어짐으로써, 게이트 절연막의 손상을 인위적으로 발생시킬 수 있다.
이후 복구 전압이 -4 V 의 게이트 전압과 4.05 V 의 드레인 전압이 각각 드레인 전극(드레인 영역) 과 소스 전극(소스 영역)에 인가됨으로써, 100 ms 동안 채널 영역에 게이트-유발 드레인 누설 전류를 생성한다. 이 때, 열처리 동안, 다른 전극은 플로팅(floating) 상태를 유지할 수 있다. 열처리를 위한 복구 전압의 인가는 주기적으로 시행될 수 있으나, 비 주기적으로 시행될 수도 있다.
열처리 이후, VTH(threshold voltage) 및 SS(sub-threshold swing)과 같은 소자 파라미터들은 50 mV의 드레인 전압에서 추출될 수 있다. 여기서, VTH는 정전류 방법(Constant current method)에 의해 추출될 수 있고, VTH는 10-7 A 에서 "채널 폭/게이트 길이"에 의해 정규화될 수 있다.
도 4는 소스 영역과 드레인 영역 사이에서 흐르는 게이트-유발 드레인 누설 전류값을 측정한 결과를 도시한 그래프를 나타낸 것이다.
도 4를 통해 알 수 있듯이, 게이트 전압(VG)이 음의 전압 방향(negative)으로 커질수록, 그리고 드레인 전압(VD)이 양의 전압 방향(positive)으로 커질수록 게이트-유발 드레인 누설 전류(IGIDL)는 증가하는 것을 알 수 있고, 게이트-유발 드레인 누설 전류가 증가함에 따라 채널 영역의 온도가 더 증가할 수 있다.
도 5는 게이트 절연막이 손상된 트랜지스터가 채널을 통해 흐르는 게이트-유발 드레인 누설 전류를 통해 복구되는 현상을 설명하기 위한 실측 그래프를 나타낸 것으로, 고온 캐리어의 주입에 의해 게이트 절연막이 집중적으로 손상된 트랜지스터의 특성(Hot-Carrier)과 줄 열에 의해 게이트 절연막의 손상이 복구된 상태(GIDL Annealing)를 나타낸 것이다.
도 5에 도시된 바와 같이, 고온 캐리어 주입 공정에 의해 게이트 절연막의 손상이 나타난 경우 게이트 영역과 드레인 영역 사이에 복구 전압을 인가하여 채널 영역에 게이트-유발 드레인 누설 전류를 흘려 줌으로써, 게이트-유발 드레인 누설 전류에 의해 발생한 줄 열에 의해 게이트 절연막 손상이 치유되고, 이를 통해 게이트 절연막 손상에 의해 왜곡된 트랜지스터 특성을 초기 상태에 유사하도록 복구할 수 있다.
고온 캐리어 주입 후에 VTH, SS와 Ion은 게이트 절연막의 손상으로 인하여 떨어지게 된다. 이렇게 떨어진 파라미터들은 일정 시간 예를 들어, 100 ms 동안의 열처리에 의하여 도 5b에 도시된 바와 같이 게이트 절연막을 치유하고, 트랜지스터의 성능을 복구시킬 수 있다.
도 6은 초기 상태(fresh), 트랜지스터의 열화 상태(hot-carrier) 및 복구 상태(GIDL annealing) 의 추출된 VTH와 SS 값에 대한 그래프를 나타낸 것으로, 다수의 트랜지스터를 대상으로 게이트-유발 드레인 누설 전류를 활용한 게이트 절연막의 치유 전/후 추출된 파라미터의 경향을 나타낸 것이다.
도 6에 도시된 바와 같이, 본 발명의 실시예에 따른 게이트-유발 드레인 누설 전류를 활용한 열처리 방법은 다수의 트랜지스터를 대상으로 일관되게 적용 가능함을 알 수 있으며, 더불어 고온 캐리어로 저하된 트랜지스터의 산포(variability)가 열처리 이후 개선됨을 확인할 수 있다.
전계효과 트랜지스터의 게이트 절연막은 반복된 작동이나, 외부환경, 혹은 제조 공정상의 특수상황으로 인하여 열화된 스위칭 특성을 가지게 된다. 이러한 열 화 현상은 트랜지스터의 소비전력의 증가 뿐만 아니라, 신뢰성과 수명 감소, 성능 저하라는 치명적인 문제점을 초래하게 된다.
본 발명은 채널 영역에서 발생하는 게이트-유발 드레인 누설 전류를 이용함으로써, 손상된 게이트 절연막을 치유할 수 있으며, 이로 인해 손상된 트랜지스터의 성능을 기존의 상태에 가깝도록 복구시킬 수 있다.
따라서, 본 발명은 트랜지스터가 우수한 성능을 지속적으로 유지할 수 있고, 실시간 복구가 가능하면서도 트랜지스터에 기본적으로 갖춰져 있는 전극들을 이용 하기 때문에 추가적인 전극이나 장비나 필요하지 않다는 장점을 가지며, 따라서 기 존의 방식들에 비해 효율적이다.
이와 같이, 본 발명의 실시예에 따른 방법은 트랜지스터에서 발생하는 게이트-유발 드레인 누설 전류 발생 현상으로 인한 발열을 이용하여 트랜지스터의 손상된 게이트 절연막을 치유하거나 열화를 회복시키고, 이를 통해 트랜지스터의 성능을 복구시킬 수 있다.
또한, 본 발명의 실시예에 따른 방법은 추가적인 전극의 제작 없이 기존에 존재하는 전극 즉, 게이트 영역, 드레인 영역만으로 국부적 열처리를 구현할 수 있기 때문에 추가적인 전극 제작으로 인한 레이아웃(layout)의 낭비나, 집적도 의 저하 없이 효과적으로 전계효과 트랜지스터에 발생한 게이트 절연막 및 계면의 손상을 치유할 수 있다.
이러한 본 발명에 따른 방법은 상술한 트랜지스터의 게이트 절연막에 한정하지 않으며, 강유전체(ferroelectric) 특성을 지니는 음의 전기용량 트랜지스터(negative capacitance transistor)의 게이트 절연막이 손상 또한 치유할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되 거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거 나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
Claims (11)
- 트랜지스터의 열처리 방법에 있어서,
상기 트랜지스터의 게이트 전극과 드레인 전극 사이에 복구 전압을 인가하는 단계;
상기 복구 전압을 이용하여 소스 전극과 상기 드레인 전극 사이에 형성된 채널 영역에 게이트-유발 드레인 누설 전류(GIDL; gate-induced drain leakage)를 생성하는 단계; 및
상기 게이트-유발 드레인 누설 전류를 이용하여 상기 채널 영역 상부에 형성된 게이트 절연막의 손상을 치유하는 단계
를 포함하는 트랜지스터의 열처리 방법.
- 제1항에 있어서,
상기 게이트 절연막의 손상을 치유하는 단계는
상기 게이트-유발 드레인 누설 전류에 의해 발생되는 줄 열이 상기 게이트 절연막으로 전도됨으로써, 상기 줄 열을 이용하여 상기 게이트 절연막의 손상을 치유하는 것을 특징으로 하는 트랜지스터의 열처리 방법.
- 제1항에 있어서,
상기 복구 전압을 인가하는 단계는
상기 게이트 전극의 영역과 상기 드레인 전극의 영역이 오버랩(overlap)되는 오버랩 길이와 상기 게이트 절연막의 두께 중 적어도 하나에 의해 상기 복구 전압이 결정되며, 상기 게이트 전극과 상기 드레인 전극 사이에 상기 결정된 복구 전압을 인가하는 것을 특징으로 하는 트랜지스터의 열처리 방법.
- 제1항에 있어서,
상기 트랜지스터는
평면형 트랜지스터, 3차원 입체형 트랜지스터, 적층형 트랜지스터, 상기 채널 영역의 일부가 식각된 리세스(recessed) 채널형 트랜지스터, 상기 채널 영역과 상기 소스 전극 사이 그리고 상기 채널 영역과 상기 드레인 전극 사이에 PN 접합 구조가 포함되지 않는 무접합 트랜지스터(junctionless transistor), 상기 소스 전극, 상기 채널 영역 및 상기 드레인 전극이 P-I-N 접합 구조 또는 N-I-P 접합 구조를 가지는 터널링 트랜지스터(tunneling transistor), 버리드(buried)형 게이트 트랜지스터, 트렌치(trench) 게이트 트랜지스터, 그루브(groove) 트랜지스터, 상기 소스 전극과 상기 드레인 전극 중 적어도 하나에서 쇼트키 접합(Schottky junction)을 지니는 쇼트키 트랜지스터 및 링게이트(Ring-gate) 트랜지스터 중 적어도 하나를 포함하는 것을 특징으로 하는 트랜지스터의 열처리 방법.
- 제4항에 있어서,
상기 3차원 입체형 트랜지스터는
핀(Fin) 트랜지스터, 게이트 올 어라운드(Gate-All-Around) 트랜지스터, 더블 게이트(Double-gate) 트랜지스터, 트라이 게이트(Tri-gate) 트랜지스터 및 오메가 게이트(Omega-gate) 트랜지스터 중 적어도 하나를 포함하는 것을 특징으로 하는 트랜지스터의 열처리 방법.
- 제4항에 있어서,
상기 3차원 입체형 트랜지스터는
실리콘 웨이퍼 또는 열 전도율이 낮은 절연층 매몰 실리콘 웨이퍼, 절연층 매몰 스트레인드 실리콘 웨이퍼, 절연층 매몰 게르마늄 웨이퍼, 절연층 매몰 스트레인드 게르마늄 웨이퍼 및 절연층 매몰 실리콘 게르마늄 웨이퍼 중 적어도 하나를 기판으로 사용하는 것을 특징으로 하는 트랜지스터의 열처리 방법.
- 제1항에 있어서,
상기 게이트 절연막의 손상을 치유하는 단계는
고온 캐리어 주입(Hot-carrier injection), 방사선 환경 노출, BTI(Bias Temperature Instability), 플라즈마 반도체 공정, Fowler-Nordheim 터널링(tunneling)과 디램 및 플래시 메모리의 반복적인 동작 중 적어도 하나에 의해 발생하는 상기 게이트 절연막의 손상을 치유하는 것을 특징으로 하는 트랜지스터의 열처리 방법.
- 제1항에 있어서,
상기 게이트 절연막은
산화 실리콘(silicon dioxide) 막, 산화 알루미늄(aluminum oxide) 막, 산화 하프늄(hafnium oxide) 막, 산질화 하프늄(hafnium oxynitride) 막, 산화 아연(zinc oxide) 막, 란타늄 산화(lanthanum oxide) 막, 하프늄 실리콘 산화(hafnium silicon oxide) 막 및 강유전체(ferroelectric) 특성을 지니는 재료나 하프늄 지르코늄 산화(hafnium zirconium oxide) 막 중 적어도 하나를 포함하는 것을 특징으로 하는 트랜지스터의 열처리 방법.
- 트랜지스터의 열처리 방법에 있어서,
상기 트랜지스터의 채널 영역에 게이트-유발 드레인 누설 전류를 인가하는 단계; 및
상기 게이트-유발 드레인 누설 전류를 이용하여 상기 채널 영역 상부에 형성된 게이트 절연막의 손상을 치유하는 단계
를 포함하는 트랜지스터의 열처리 방법.
- 제9항에 있어서,
상기 게이트 절연막의 손상을 치유하는 단계는
상기 게이트-유발 드레인 누설 전류에 의해 발생되는 줄 열이 상기 게이트 절연막으로 전도됨으로써, 상기 줄 열을 이용하여 상기 게이트 절연막의 손상을 치유하는 것을 특징으로 하는 트랜지스터의 열처리 방법.
- 제9항에 있어서,
상기 누설 전류를 인가하는 단계는
상기 트랜지스터의 게이트 전극의 영역과 드레인 전극의 영역이 오버랩(overlap)되는 오버랩 길이와 상기 게이트 절연막의 두께 중 적어도 하나에 의해 복구 전압을 결정하고, 상기 결정된 복구 전압을 상기 게이트 전극과 상기 드레인 전극 사이에 인가함으로써, 상기 트랜지스터의 채널 영역에 상기 게이트-유발 드레인 누설 전류를 인가하는 것을 특징으로 하는 트랜지스터의 열처리 방법.
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| KR1020190096111A KR102161383B1 (ko) | 2019-08-07 | 2019-08-07 | 게이트-유발 드레인 누설 전류를 활용한 전계효과 트랜지스터의 게이트 절연막 손상을 치유하는 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190096111A KR102161383B1 (ko) | 2019-08-07 | 2019-08-07 | 게이트-유발 드레인 누설 전류를 활용한 전계효과 트랜지스터의 게이트 절연막 손상을 치유하는 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR102161383B1 true KR102161383B1 (ko) | 2020-09-29 |
Family
ID=72661486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020190096111A KR102161383B1 (ko) | 2019-08-07 | 2019-08-07 | 게이트-유발 드레인 누설 전류를 활용한 전계효과 트랜지스터의 게이트 절연막 손상을 치유하는 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102161383B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024032108A1 (zh) * | 2022-08-12 | 2024-02-15 | 长鑫存储技术有限公司 | 半导体结构、半导体结构的制备方法和半导体存储器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101838912B1 (ko) * | 2016-10-07 | 2018-03-15 | 한국과학기술원 | 정방향 바이어스 전류를 이용한 전계 효과 트랜지스터의 게이트 절연막 손상을 복구하는 방법 |
-
2019
- 2019-08-07 KR KR1020190096111A patent/KR102161383B1/ko active IP Right Grant
Patent Citations (1)
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|---|---|---|---|---|
| WO2024032108A1 (zh) * | 2022-08-12 | 2024-02-15 | 长鑫存储技术有限公司 | 半导体结构、半导体结构的制备方法和半导体存储器 |
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