KR102065242B1 - 전계효과 트랜지스터의 게이트 절연막 손상을 치료하기 위한 펀치스루 전류를 이용한 열처리 방법 - Google Patents
전계효과 트랜지스터의 게이트 절연막 손상을 치료하기 위한 펀치스루 전류를 이용한 열처리 방법 Download PDFInfo
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Abstract
전계효과 트랜지스터의 게이트 절연막 손상을 치료하기 위한 펀치스루 전류를 이용한 열처리 방법이 개시된다. 본 발명의 일 실시예에 따른 트랜지스터의 열처리 방법은 트랜지스터의 열처리 방법에 있어서, 상기 트랜지스터의 소스 전극과 드레인 전극 사이에 펀치스루 전압(punchthrough voltage)을 인가하는 단계; 상기 펀치스루 전압을 이용하여 상기 소스 전극과 상기 드레인 전극 사이에 형성된 채널 영역에 펀치스루 전류를 생성하는 단계; 및 상기 펀치스루 전류를 이용하여 상기 채널 영역 상부에 형성된 게이트 절연막의 손상을 복구하는 단계를 포함한다.
Description
본 발명은 펀치스루 전류를 이용한 열처리 기술에 관한 것으로, 보다 상세하게는 트랜지스터에서 발생하는 펀치스루(punchthrough) 현상으로 인한 발열을 이용하여 트랜지스터의 손상된 게이트 절연막을 치료하거나 열화를 회복시키고, 이를 통해 트랜지스터의 성능을 복구시킬 수 있는 펀치스루 전류를 이용한 열처리 방법에 관한 것이다.
전계효과 트랜지스터(MOSFET; Metal-Oxide-Semiconductor Field Effect Transistor)는 전력 소모가 낮고 고집적이 가능하여 현재 대규모 집적회로의 주류가 되고 있다. 특히, 무어의 법칙에 따라 발전해오면서 집적도와 스위칭 속도 향상이라 는 장점을 지니게 되었지만 동시에 소형화에 따른 문제점을 갖게 되었다.
소형화로 인해 게이트 선폭이 감소하면서 증가한 수평 전계는 고온 캐리어 주입(HCI; hot-carrier injection)에 의해 열화 현상이 나타나게 된다. 고온 캐리어(hot-carrier)는 수직 전계에 의해 게이트 구조체로 주입되며, 기판과 게이트 절연막 사이의 계면과 게이트 절연막을 손상시킨다. 이러한 게이트 절연막의 손상은 문턱전압(VTH)의 변화와 서브쓰레스홀드 스윙(SS; sub-threshold swing)의 저하를 초래하고, 이는 트랜지스터의 오작동의 증가, 대기 전력 증가 및 스위칭 특성의 저하로 이어진다.
더불어, 이러한 게이트 절연막의 손상은 상술한 바와 같이 트랜지스터의 동작 중 발생하기도 하지만, 반도체 공정을 기반으로 한 플라즈마 식각 공정이나 외부 환경으로부터 인가된 방사선에 의해서도 발생한다고 잘 알려져 있다.
이러한 게이트 절연막의 손상문제를 해결하기 위한 종래 일 실시예에 따른 방법으로, 국부적 전열처리(ETA; Electro-Thermal Annealing) 방법이 제시된 바 있다. 종래 국부적 전열처리 방법은 트랜지스터 내부에 인위적으로 고 전류를 인가함으로써 유도되는 줄 열(Joule heat)을 이용하여 손상된 게이트 절연막을 치료하는 방법이다. 이러한 국부적 전열처리 방법은 통상적으로 200 ℃ 이상의 환경에서 게이트 절연막의 특성이 물리화학적으로 치료된다는 메커니즘에 기반을 둔 기술이며, 줄 열의 온도가 높을수록 절연막의 치료효과가 뛰어나고 소요되는 시간이 짧아진다는 것을 특징으로 하고 있다.
하지만, 종래 국부적 전열처리 방법은 트랜지스터에 고 전류를 인가해주기 위하여 내부에 별도의 전극 제조를 필요로 하며, 이로 인해 추가적인 칩의 제조공정을 필요로 할 뿐만 아니라 설계 변경으로 인하여 트랜지스터와 칩의 집적도를 저하시키는 문제를 초래한다.
따라서, 기존의 문제점을 해결할 수 있는 열처리 방법에 대한 필요성이 대두된다.
본 발명의 실시예들은, 트랜지스터에서 발생하는 펀치스루(punchthrough) 현상으로 인한 발열을 이용하여 트랜지스터의 손상된 게이트 절연막을 치료하거나 열화를 회복시키고, 이를 통해 트랜지스터의 성능을 복구시킬 수 있는 펀치스루 전류를 이용한 열처리 방법을 제공한다.
본 발명의 일 실시예에 따른 트랜지스터의 열처리 방법은 트랜지스터의 열처리 방법에 있어서, 상기 트랜지스터의 소스 전극과 드레인 전극 사이에 펀치스루 전압(punchthrough voltage)을 인가하는 단계; 상기 펀치스루 전압을 이용하여 상기 소스 전극과 상기 드레인 전극 사이에 형성된 채널 영역에 펀치스루 전류를 생성하는 단계; 및 상기 펀치스루 전류를 이용하여 상기 채널 영역 상부에 형성된 게이트 절연막의 손상을 복구하는 단계를 포함한다.
상기 게이트 절연막의 손상을 복구하는 단계는 상기 펀치스루 전류에 의해 발생되는 줄 열이 상기 게이트 절연막으로 전도됨으로써, 상기 줄 열을 이용하여 상기 게이트 절연막의 손상을 복구할 수 있다.
상기 펀치스루 전압을 인가하는 단계는 게이트 전극의 길이와 상기 채널 영역의 도핑 농도 중 적어도 하나에 의해 상기 펀치스루 전압이 결정되며, 상기 소스 전극과 상기 드레인 전극 사이에 상기 결정된 펀치스루 전압을 인가할 수 있다.
상기 트랜지스터는 평면형 트랜지스터, 3차원 입체형 트랜지스터, 적층형 트랜지스터, 상기 채널 영역의 일부가 식각된 리세스(recessed) 채널형 트랜지스터, 상기 채널 영역과 상기 소스 전극 사이 그리고 상기 채널 영역과 상기 드레인 전극 사이에 PN 접합 구조가 포함되지 않는 무접합 트랜지스터(junctionless transistor), 상기 소스 전극, 상기 채널 영역 및 상기 드레인 전극이 P-I-N 접합 구조 또는 N-I-P 접합 구조를 가지는 터널링 트랜지스터(tunneling transistor) 및 링게이트(Ring-gate) 트랜지스터 중 적어도 하나를 포함할 수 있다.
상기 3차원 입체형 트랜지스터는 핀(Fin) 트랜지스터, 게이트 올 어라운드(Gate-All-Around) 트랜지스터, 더블 게이트(Double-gate) 트랜지스터, 트라이 게이트(Tri-gate) 트랜지스터 및 오메가 게이트(Omega-gate) 트랜지스터 중 적어도 하나를 포함할 수 있다.
상기 게이트 절연막의 손상을 복구하는 단계는 고온 캐리어 주입(Hot-carrier injection), 방사선 환경 노출, BTI(Bias Temperature Instability), 플라즈마 반도체 공정과 Fowler-Nordheim 터널링(tunneling) 중 적어도 하나에 의해 발생하는 상기 게이트 절연막의 손상을 복구할 수 있다.
본 발명의 다른 일 실시예에 따른 트랜지스터의 열처리 방법은 트랜지스터의 열처리 방법에 있어서, 상기 트랜지스터의 채널 영역에 펀치스루 전류를 인가하는 단계; 및 상기 펀치스루 전류를 이용하여 상기 채널 영역 상부에 형성된 게이트 절연막의 손상을 복구하는 단계를 포함한다.
상기 게이트 절연막의 손상을 복구하는 단계는 상기 펀치스루 전류에 의해 발생되는 줄 열이 상기 게이트 절연막으로 전도됨으로써, 상기 줄 열을 이용하여 상기 게이트 절연막의 손상을 복구할 수 있다.
상기 펀치스루 전류를 인가하는 단계는 상기 트랜지스터의 게이트 전극의 길이와 상기 채널 영역의 도핑 농도 중 적어도 하나에 의해 상기 펀치스루 전압이 결정되며, 상기 트랜지스터의 소스 전극과 드레인 전극 사이에 상기 결정된 펀치스루 전압을 인가함으로써, 상기 채널 영역에 상기 펀치스루 전류를 인가할 수 있다.
본 발명의 실시예들에 따르면, 트랜지스터에서 발생하는 펀치스루(punchthrough) 현상으로 인한 발열을 이용하여 트랜지스터의 손상된 게이트 절연막을 치료하거나 열화를 회복시키고, 이를 통해 트랜지스터의 성능을 복구시킬 수 있다.
본 발명의 실시예들에 따르면, 추가적인 전극의 제작 없이 기존에 존재하는 전극 즉, 소스 전극, 게이트 전극, 드레인 전극만으로 국부적 전열처리를 구현할 수 있기 때문에 추가적인 전극 제작으로 인한 레이아웃(layout)의 낭비나, 집적도의 저하 없이 효과적으로 전계효과 트랜지스터에 발생한 게이트 절연막 및 계면의 손상을 치료할 수 있다.
도 1은 본 발명의 일 실시예에 따른 펀치스루 전류를 이용한 열처리 방법에 대한 동작 흐름도를 나타낸 것이다.
도 2는 본 발명의 방법을 적용할 수 있는 트랜지스터의 개념도와 트랜지스터를 촬영한 전자현미경 이미지를 나타낸 것이다.
도 3은 소스 영역과 드레인 영역 사이에서 발생하는 펀치스루 전류에 의해 발생한 열이 게이트 절연막에 전도되는 현상을 도시한 개념도를 나타낸 것이다.
도 4는 소스 영역과 드레인 영역 사이에서 흐르는 펀치스루 전류 값을 측정한 결과를 도시한 그래프를 나타낸 것이다.
도 5는 게이트 절연막이 손상된 트랜지스터가 채널을 통해 흐르는 펀치스루 전류를 통해 복구되는 현상을 설명하기 위한 실측 그래프를 나타낸 것이다.
도 6은 도 5로부터 추출된 VTH 와 SS 값을 펀치스루 전압에 따라 도시한 그래프를 나타낸 것이다.
도 7은 초기 상태, 열화 상태, 복구 상태의 추출된 VTH 와 SS 값에 대한 그래프를 나타낸 것이다.
도 2는 본 발명의 방법을 적용할 수 있는 트랜지스터의 개념도와 트랜지스터를 촬영한 전자현미경 이미지를 나타낸 것이다.
도 3은 소스 영역과 드레인 영역 사이에서 발생하는 펀치스루 전류에 의해 발생한 열이 게이트 절연막에 전도되는 현상을 도시한 개념도를 나타낸 것이다.
도 4는 소스 영역과 드레인 영역 사이에서 흐르는 펀치스루 전류 값을 측정한 결과를 도시한 그래프를 나타낸 것이다.
도 5는 게이트 절연막이 손상된 트랜지스터가 채널을 통해 흐르는 펀치스루 전류를 통해 복구되는 현상을 설명하기 위한 실측 그래프를 나타낸 것이다.
도 6은 도 5로부터 추출된 VTH 와 SS 값을 펀치스루 전압에 따라 도시한 그래프를 나타낸 것이다.
도 7은 초기 상태, 열화 상태, 복구 상태의 추출된 VTH 와 SS 값에 대한 그래프를 나타낸 것이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형 태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며, 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상 의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또한, 일반적으로 사용되는 사 전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
전계효과 트랜지스터의 게이트 절연막 열화 현상을 해결하기 위한 능동적인 방법으로는 두 개의 게이트 전극을 활용한 복구 방법이 있으며, 그 효과 또한 이미 검증된 바 있다. 이러한 기술의 원리는 두 개의 게이트 전극 간 흐르는 전류에 의해 발생한 열을 이용하여, 손상된 게이트 절연막을 복구하는 것이다.
하지만, 두 개의 게이트 전극을 활용한 능동적인 방법이 게이트 절연막의 열화 현상을 복구시키는데 효과적으로 작용했을지라도, 이러한 방법에 문제점이 있다. 일반적인 트랜지스터가 게이트 전극, 소스, 드레인, 기판이라는 네 개의 전극을 가지는 것과는 달리, 추가적인 게이트 전극의 제작이 필요하다. 따라서, 하나의 추가적인 게이트 전극 수의 증가로 인해, 레이아웃(layout)의 손해, 집적도(packing density)의 저하를 초래하는 문제점이 있다.
본 발명의 실시예들은, 추가적인 게이트 전극의 제작 없이, 기존에 존재하는 전극만으로 게이트 절연막의 손상을 복구할 수 있는 것으로, 트랜지스터의 소스 영역(또는 소스 전극)과 드레인 영역(또는 드레인 전극) 사이의 펀치스루(punchthrough) 전류에 의해 발생되는 열을 이용하여 게이트 절연막의 손상을 치료 또는 복구하는 것을 그 요지로 한다.
즉, 본 발명은 게이트 전극, 소스, 드레인, 기판 외에 추가적인 전극을 필요하지 않으며, 추가적인 장비 또한 요구되지 않고, 이를 통해 열화 현상으로 손상된 게이트 절연막을 손상되기 이전의 상태로 복구할 수 있으며, 이에 따라 트랜지스터의 신뢰성을 향상시키고, 수명을 증가시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 펀치스루 전류를 이용한 열처리 방법에 대한 동작 흐름도를 나타낸 것이다.
도 1을 참조하면, 본 발명의 실시예에 따른 열처리 방법은 트랜지스터의 소스 영역 즉, 소스 전극과 드레인 영역 즉, 드레인 전극 사이에 미리 설정된 펀치스루 전압(punchthrough voltage)을 인가한다(S110).
여기서, 단계 S110은 게이트 전극의 길이와 채널 영역의 도핑 농도 중 적어도 하나에 기초하여 펀치스루 전압이 결정되고, 이렇게 결정된 펀치스루 전압을 소스 전극과 드레인 전극 사이에 인가할 수 있다.
예를 들어, 단계 S110은 소스 전극과 드레인 전극 사이에 5 ~ 6V의 펀치스루 전압을 인가할 수 있다. 인가되는 펀치스루 전압에 대해서는, 도 6에서 상세히 설명한다.
단계 S110에 의해 소스 전극과 드레인 전극 사이에 펀치스루 전압이 인가되면, 인가된 펀치스루 전압에 의하여 소스 전극과 드레인 전극 사이에 형성된 채널 영역에 펀치스루 전류가 생성된다(S120).
단계 S120에서 생성된 채널 영역에서의 펀치스루 전류를 이용하여 채널 영역의 상부에 형성된 게이트 절연막의 손상과 게이트 절연막과 채널 영역의 계면 손상을 치료 또는 복구한다(S130).
여기서, 단계 S130은 펀치스루 전류에 의해 채널 영역에 줄 열(joule heat)이 발생하고, 이렇게 발생한 줄 열이 게이트 절연막으로 전도됨으로써, 줄 열에 의한 어닐링(annealing) 효과를 가지게 되고 따라서 손상된 게이트 절연막 및 게이트 절연막과 채널 영역의 계면이 치료될 수 있다.
여기서, 게이트 절연막의 손상은 고온 캐리어 주입(Hot-carrier injection), 방사선 환경 노출, BTI(Bias Temperature Instability), 플라즈마 반도체 공정과 Fowler-Nordheim 터널링(tunneling) 중 적어도 하나에 의해 발생할 수 있다. 물론, 게이트 절연막의 손상이 상술한 내용으로 한정되지 않으며, 게이트 절연막을 손상시킬 수 있는 모든 원인을 포함할 수 있다.
이러한 본 발명의 실시예에 따른 방법에 대해 도 2 내지 도 7을 참조하여 상세히 설명한다.
도 2는 본 발명의 방법을 적용할 수 있는 트랜지스터의 개념도와 트랜지스터를 촬영한 전자현미경 이미지를 나타낸 것이고, 도 3은 소스 영역과 드레인 영역 사이에서 발생하는 펀치스루 전류에 의해 발생한 열이 게이트 절연막에 전도되는 현상을 도시한 개념도를 나타낸 것이다.
도 2와 도 3을 참조하면, 전계효과 트랜지스터는 기판(101), 기판 내 매몰 절연층(100), 게이트 절연막(210), 게이트 전극(200), 소스 영역(또는 소스 전극)(220), 드레인 영역(또는 드레인 전극)(230), 채널 영역(240) 및 스페이서 영역(250)을 포함한다.
도 2a 를 참고하면, 드레인 영역(230)과 소스 영역(220) 사이 또는 소스 영역(220)과 드레인 영역(230) 사이에 펀치스루 전압을 인가하면, 소스 영역(220)과 드레인 영역(230) 사이에서 공핍층(260)이 접합하여 펀치스루 전류(270)가 발생한다. 이에 따라, 도 3a와 도 3b에 도시된 바와 같이 채널 영역(240) 에서 열이 발생하게 되며, 게이트 절연막(210)으로 펀치스루 전류에 의해 발생한 줄 열(joule heat)이 전도됨으로써, 이러한 줄 열에 의해 어닐링 효과를 갖게 되며, 손상된 게이트 절연막(210) 및 게이트 절연막(210)과 채널 영역(240)의 계면이 치료될 수 있다.
기판(101)은 열 전도율이 낮은 절연층 매몰 실리콘 웨이퍼, 절연층 매몰 스트레인드 실리콘 웨이퍼, 절연층 매몰 게르마늄 웨이퍼, 절연층 매몰 스트레인드 게르마늄 웨이퍼, 절연층 매몰 실리콘 게르마늄 웨이퍼 중 적어도 하나를 사용할 수 있다.
즉, 낮은 열전도율을 가지는 기판을 사용되기 때문에 펀치스루 전류로 인한 줄 열의 온도는 충분히 높을 수 있으며, 또한 열이 채널 영역에 머무를 수 있는 시간 또한 충분히 길어질 수 있다.
게이트 절연막(210)은 산화 실리콘(silicon dioxide) 막, 산화 알루미늄(aluminum oxide) 막, 산화 하프늄(hafnium oxide) 막, 산질화 하프늄(hafnium oxynitride)막, 산화 아연(zinc oxide) 막, 란타늄 산화(lanthanum oxide) 막, 하프늄 실리콘 산화(hafnium silicon oxide) 막 및 강유전체(ferroelectric) 특성을 지니는 재료나 하프늄 지르코늄 산화(hafnium zirconium oxide) 막 중 적어도 하나를 포함할 수 있다. 또는, 게이트 절연막(210)은 플루오르, 붕소, 중수소, 수소 및 질소 중 적어도 하나가 화학적으로 첨가될 수 있다.
게이트 전극(200)은 폴리실리콘(polycrystalline Silicon), 고농도의 N 타입으로 도핑된 폴리실리콘, 고농도의 P 타입으로 도핑된 폴리실리콘, 금(Au), 탄탈륨 나이트라이드(TaN), 알루미늄(Al), 몰리브덴(Mo), 마그네슘(Mg), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 타이타늄(Ti) 및 타이타늄 나이트라이드(TiN) 중 적어도 하나를 포함할 수 있다.
소스 영역(220), 드레인 영역(230)은 각각 금속 실리사이드 물질을 포함할 수 있으며, 금속 실리사이드 물질은, NiSi, MoSi2, TaSi2, TiSi2, CoSi2, ErSi, PrSi 및 WSi2 중 적어도 하나를 포함할 수 있다.
또한, 소스 영역(220), 채널 영역(240), 드레인 영역(230)은 N-P-N 접합 구조 또는 P-N-P 접합 구조를 가질 수 있지만, 이에 한정되지 않는다.
즉, 소스 영역(220), 채널 영역(240), 드레인 영역(230)은 P-I-N 접합 구조 또는 N-I-P 접합 구조를 가질 수도 있으며, N-N-N 구조 또는 P-P-P 구조를 가질 수도 있다.
전계효과 트랜지스터는 도 2에 도시된 것과 달리, 평면형 트랜지스터, 3차원 입체형 트랜지스터, 적층형 트랜지스터, 상기 채널 영역의 일부가 식각된 리세스(recessed) 채널형 트랜지스터, 상기 채널 영역과 상기 소스 전극 사이 그리고 상기 채널 영역과 상기 드레인 전극 사이에 PN 접합 구조가 포함되지 않는 무접합 트랜지스터(junctionless transistor), 상기 소스 전극, 상기 채널 영역 및 상기 드레인 전극이 P-I-N 접합 구조 또는 N-I-P 접합 구조를 가지는 터널링 트랜지스터(tunneling transistor) 및 링게이트(Ring-gate) 트랜지스터 중 적어도 하나를 포함할 수 있다.
여기서, 3차원 입체형 트랜지스터는 핀(Fin) 트랜지스터, 게이트 올 어라운드(Gate-All-Around) 트랜지스터, 더블 게이트(Double-gate) 트랜지스터, 트라이 게이트(Tri-gate) 트랜지스터 및 오메가 게이트(Omega-gate) 트랜지스터 중 적어도 하나를 포함할 수 있다.
도 2b 내지 도 2d에 도시된 전자현미경 이미지는 제조된 트라이게이트(3D) FinFET의 전자현미경 이미지로, 트라이게이트(3D) FinFET는 p 타입 (100) SOI 웨이퍼 상에 제조될 수 있으며, 매몰 절연층(100)(buried oxide)(100)의 두께는 400nm이고, Fin의 높이(240)는 50~145nm일 수 있다. 트라이게이트(3D) FinFET는 실리콘 나노와이어(SiNW) 패터닝 후 5nm의 SiO2가 성장되고 n+ 폴리실리콘이 게이트 전극(200)으로 증착될 수 있다.
도 2c는 게이트 전극 방향에 대한 투과 전자 현미경(TEM)이미지이고, 도 2d는 채널 방향에 대한 투과 전자 현미경 이미지를 나타낸 것으로, 도 2c와 도 2d에 도시된 FinFET의 채널(240) 폭은 50nm이고, 게이트(200) 길이는 60nm이며, 게이트 스페이서(250) 폭은 30nm이다. 게이트 절연막(210)의 손상 전후에 대한 전기 측정은 실온의 대기 상태에서 파라미터 분석기(B1500A)에 의해 수행될 수 있고, 고온 캐리어 주입(HCI)은 세 전극 즉, 게이트 전극(200), 소스 전극(220)과 드레인 전극(230)을 이용하여 일정 시간 예를 들어, 40초 동안 이루어짐으로써, 게이트 절연막의 손상을 발생시킬 수 있다.
이후 펀치스루 전압이 0.5V 게이트 전압에서 드레인 전극(드레인 영역)과 소스 전극(소스 영역) 사이에 인가됨으로써, 100μs동안 SiNW 채널에 펀치스루 전류를 생성한다. 이 때, 열처리 동안, 다른 전극 예를 들어, SOI 웨이퍼의 백사이드 상에 형성된 백사이드 전극은 플로팅(floating) 상태를 유지할 수 있다.
열처리 이후, 임계 전압(VTH), 서브쓰레스홀드 스윙(SS)과 같은 디바이스 파라미터들은 50mV의 드레인 전압에서 추출될 수 있다. 여기서, VTH는 정전류 방법(Constant current method)에 의해 추출될 수 있고, VTH는 10-7A에서 "채널 폭/게이트 길이"에 의해 정규화될 수 있다. SS는 전류 ID의 두 차수로부터 추출될 수 있으며, 이러한 바이어스 조건은 테이블 1과 같을 수 있다.
여기서, VETA는 펀치스루 전압을 의미할 수 있다.
도 3a에 도시된 바와 같이, 5.4V의 펀치스루 전압이 0.5V 게이트 전압 상태에서 드레인 전극으로 인가되면 펀치스루 전류에 의해 발생하는 줄 열이 채널 영역의 중앙 부근에 집중되고, 도 4에 도시된 바와 같이 펀치스루 전압이 증가함에 따라 증가되는 펀치스루 전류에 의하여 드레인 전류(ID)는 빠르게 증간한다.
여기서, 7.5V 이상의 펀치스루 전압에서 채널 영역 내 온도가 실리콘의 녹는점 온도에 도달하기 때문에 채널이 녹고 부서질 수 있으며, 7.7V보다 2V 낮은 전압을 펀치스루 전압으로 인가하면 줄 열을 최대화하고 채널의 파괴를 방지할 수 있다.
본 발명에 따른 열처리 방법은 롱(long) 채널 디바이스보다 숏(short) 채널 디바이스에 더 효과적일 수 있으며, 게이트 길이가 증가함에 따라 채널 영역의 온도는 게이트를 통한 열 분산 효과로 인하여 줄어들 수 있다.
도 3b는 게이트 길이가 10nm인 경우에 채널 방향에 따라 발생되는 온도를 나타낸 것으로, 펀치스루 전류에 의해 발생하는 열이 균일한 것을 알 수 있다. 물론, 게이트 길이가 60nm, 100nm로 증가하게 되면 채널 방향에 따라 발생되는 열이 균일하지 않을 수 있다. 이러한 사실을 통해 본 발명은 롱 채널 디바이스보다 숏 채널 디바이스에서 더 바람직할 수 있다.
도 4는 소스 영역과 드레인 영역 사이에서 흐르는 펀치스루 전류 값을 측정한 결과를 도시한 그래프를 나타낸 것으로, 도 4에 도시된 바와 같이 소스 영역과 드레인 영역 사이에 흐르는 전류의 양을 측정한 값을 통해 알 수 있듯이, 채널 영역을 따라 흐르는 전류에 의해 발생하는 열 에너지는 인가된 전압, 전류의 양, 전류가 흐르는 시간(pulse time)의 곱에 비례하는 것을 알 수 있다.
도 5는 게이트 절연막이 손상된 트랜지스터가 채널을 통해 흐르는 펀치스루 전류를 통해 복구되는 현상을 설명하기 위한 실측 그래프를 나타낸 것으로, 고온캐리어 주입에 의해 게이트 절연막이 집중적으로 손상된 트랜지스터의 특성이 도시되어 있으며, 사각형은 게이트 절연막이 손상되기 전의 초기상태를 나타내고, 원형은 고온캐리어 주입에 의한 게이트 절연막이 손상된 상태를 나타내며, 삼각형은 줄 열에 의해 게이트 절연막의 손상이 복구된 상태를 나타낸 것이다.
도 5를 참조하면, 고온 캐리어 주입 공정에 의해 게이트 절연막의 손상이 나타난 경우, 소스 영역과 드레인 영역 사이에 펀치스루 전압을 인가하여 채널 영역에 펀치스루 전류를 흘려 줌으로써, 펀치스루 전류에 의해 발생한 줄 열에 의해 게이트 절연막 손상에 의해 왜곡된 트랜지스터 특성을 초기 상태로 복구할 수 있다.
이 때, 게이트 전극 및 기판의 전극은 사용될 수도 있고 사용되지 않을 수도 있다.
그리고, 본 발명은 채널 영역과 소스 영역 사이 및 채널 영역과 드레인 영역 사이에 PN 접합 구조를 미 포함하는 즉, PN 접합 구조를 포함하지 않는 무접합 트랜지스터(junctionless transistor)에도 적용될 수 있다.
본 발명의 열처리 방법은 펀치스루 전압이 증가함에 따라 드레인 전류와 채널 영역의 온도가 증가하는데, 펀치스루 전류를 이용한 본 발명에 따른 방법의 소모 전력은 게이트 투 게이트 전류와 PN 접합 전류를 사용하는 종래 방식보다 더 적을 수 있다. 이는 본 발명에서의 채널 저항이 다결정(poly-crystalline) 게이트 또는 PN 접합의 채널 저항보다 낮기 때문이다.
고온 캐리어 주입 후에 VTH, SS와 Ion은 게이트 절연막의 손상으로 인하여 떨어지게 된다. 이렇게 떨어진 파라미터들은 일정 시간 예를 들어, 100μs동안의 열처리에 의하여 도 5에 도시된 바와 같이 게이트 절연막의 손상을 복구함으로써 VTH, SS를 초기 상태와 같이 복구시킬 수 있다.
본 발명에 따른 방법은 대기 상태에서 이루어 질 수 있으며 포밍 가스(forming gas)나 수소 가스와 같은 다른 가스를 사용하지 않고 이루어질 수 있다.
도 6은 도 5로부터 추출된 VTH 와 SS 값을 펀치스루 전압에 따라 도시한 그래프를 나타낸 것으로, 열처리 동안 최적 포인트를 결정하기 위한 것이다.
펀치스루 전압이 증가함에 따라 디바이스 파라미터들은 초기 상태에 가깝게 복구되지만, 5.4V 보다 높은 펀치스루 전압에서는 VTH 쉬프트와 SS의 저하가 열화 상태(HCI)보다 더 나빠지게 될 수 있기 때문에 펀치스루 전압이 적절하게 결정되어야 한다. 즉, 지나치게 많은 양의 펀치스루 전류가 흐르게 되면 발생하는 과도한 열로 인하여 트랜지스터의 채널이 녹아 끊어지는 등의 부작용이 발생할 수 있다. 따라서, 본 발명을 실시하기 위해서는 적당한 범위 내의 펀치스루 전압을 인가할 필요가 있다.
도 6에 도시된 A는 초기 상태, B는 게이트 절연막이 손상된 상태, C는 게이트 절연막의 손상이 복구된 상태를 나타내며, 각각의 경우에 대하여 VTH와 SS 특성을 추출하여 도시한 것이다.
도 6을 통해 알 수 있듯이, a1과 a2는 게이트 절연막 손상으로 인해 VTH 및SS 값이 증가하고, b1 및 b2 는 줄 열에 의해 게이트 절연막 손상을 복구하여 VTH 및 SS 값이 서서히 감소하는 것을 알 수 있다.
그리고, c1 과 c2 에서 알 수 잇듯이, 게이트 절연막의 복구를 위해서는 최적의 전압 조건이 존재하는 것을 알 수 있다. 이 경우 소스 영역과 드레인 영역 사이에 펀치스루 전압을 인가할 때 게이트 절연막의 손상 복구를 위한 최적의 전압 값은 5 V 에서 6 V 사이에 나타나는 것을 알 수 있다.
d2 는 복구된 게이트 절연막의 손상이 과도한 펀치스루 전압에 의해 다시 열화되는 상태를 나타낸다. 이와 같이, 과도한 펀치스루 전압에 의해 다시 열화된 트랜지스터의 채널과 게이트 절연막 특성을 복구시킬 수 있는 방법은 현존하지 않기 때문에 본 발명에 다른 방법은 펀치스루 전압에 대한 최적의 전압 값을 이론적 또는 실험적으로 결정하고, 이렇게 결정된 최적의 펀치스루 전압을 인가함으로써, 게이트 절연막 손상을 복구할 수 있다.
그리고, 특수한 구조를 가진 평면형 트랜지스터가 아니라면, 소스 영역과 드레인 영역은 대칭적이며 동일한 물리적 특성을 가지며, 소스 영역과 드레인 영역 사이의 펀치스루 전류 값과 드레인 영역과 소스 영역 사이의 펀치스루 전류 값은 크게 차이가 나지 않는다. 따라서, 소스 영역과 드레인 영역 사이의 펀치스루 전류, 드레인 영역과 소스 영역 사이의 펀치스루 전류 모두 게이트 절연막을 복구시키는 데 사용될 수 있다.
도 7은 초기 상태, 열화 상태, 복구 상태의 추출된 VTH 와 SS 값에 대한 그래프를 나타낸 것으로, 다수의 트랜지스터를 대상으로 펀치스루를 활용한 게이트 절연막의 치료 전 후 추출된 VTH 와 SS의 산포 경향을 나타낸 것이다.
도 7에 도시된 바와 같이, 본 발명에 따른 펀치스루 전류를 활용한 열처리 방법은 트랜지스터의 복구 유무에 관계없이 일관되게 유지된다는 것을 알 수 있다.
전계효과 트랜지스터의 게이트 절연막은 반복된 작동이나, 외부환경, 혹은 제조 공정상의 특수상황으로 인하여 열화된 스위칭 특성을 가지게 된다. 이러한 열화 현상은 트랜지스터의 소비전력의 증가 뿐만 아니라, 신뢰성과 수명 감소, 성능 저하라는 치명적인 문제점을 초래하게 된다.
본 발명은 소스 영역과 드레인 영역 사이의 펀치스루 전류를 이용함으로써, 손상된 게이트 절연막을 복구시킬 수 있으며, 이로 인해 손상된 트랜지스터의 성능을 기존의 상태로 복구시킬 수 있다.
따라서, 본 발명은 트랜지스터가 우수한 성능을 지속적으로 유지할 수 있고, 실시간 복구가 가능하면서도 트랜지스터에 기본적으로 갖춰져 있는 전극들을 이용하기 때문에 추가적인 전극이나 장비나 필요하지 않다는 장점을 가지며, 따라서 기존의 방식들에 비해 효율적이다.
상술한 바와 같이, 본 발명에 따른 방법은 트랜지스터에서 발생하는 펀치스루(punchthrough) 현상으로 인한 발열을 이용하여 트랜지스터의 손상된 게이트 절연막을 치료하거나 열화를 회복시키고, 이를 통해 트랜지스터의 성능을 복구시킬 수 있다.
또한, 본 발명에 따른 방법은 추가적인 전극의 제작 없이 기존에 존재하는 전극 즉, 소스 전극, 게이트 전극, 드레인 전극만으로 국부적 전열처리를 구현할 수 있기 때문에 추가적인 전극 제작으로 인한 레이아웃(layout)의 낭비나, 집적도의 저하 없이 효과적으로 전계효과 트랜지스터에 발생한 게이트 절연막 및 계면의 손상을 치료할 수 있다.
이러한 본 발명에 따른 방법은 상술한 트랜지스터의 게이트 절연막에 한정하지 않으며, 강유전체(ferroelectric) 특성을 지니는 음의 전기용량 트랜지스터(negative capacitance transistor)의 게이트 절연막이 손상 또한 복구할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
Claims (9)
- 트랜지스터의 열처리 방법에 있어서,
상기 트랜지스터의 소스 전극과 드레인 전극 사이에 펀치스루 전압(punchthrough voltage)을 인가하는 단계;
상기 펀치스루 전압을 이용하여 상기 소스 전극과 상기 드레인 전극 사이에 형성된 채널 영역에 펀치스루 전류를 생성하는 단계; 및
상기 펀치스루 전류를 이용하여 상기 채널 영역 상부에 형성된 게이트 절연막의 손상을 복구하는 단계
를 포함하는 트랜지스터의 열처리 방법.
- 제1항에 있어서,
상기 게이트 절연막의 손상을 복구하는 단계는
상기 펀치스루 전류에 의해 발생되는 줄 열이 상기 게이트 절연막으로 전도됨으로써, 상기 줄 열을 이용하여 상기 게이트 절연막의 손상을 복구하는 것을 특징으로 하는 트랜지스터의 열처리 방법.
- 제1항에 있어서,
상기 펀치스루 전압을 인가하는 단계는
게이트 전극의 길이와 상기 채널 영역의 도핑 농도 중 적어도 하나에 의해 상기 펀치스루 전압이 결정되며, 상기 소스 전극과 상기 드레인 전극 사이에 상기 결정된 펀치스루 전압을 인가하는 것을 특징으로 하는 트랜지스터의 열처리 방법.
- 제1항에 있어서,
상기 트랜지스터는
평면형 트랜지스터, 3차원 입체형 트랜지스터, 적층형 트랜지스터, 상기 채널 영역의 일부가 식각된 리세스(recessed) 채널형 트랜지스터, 상기 채널 영역과 상기 소스 전극 사이 그리고 상기 채널 영역과 상기 드레인 전극 사이에 PN 접합 구조가 포함되지 않는 무접합 트랜지스터(junctionless transistor), 상기 소스 전극, 상기 채널 영역 및 상기 드레인 전극이 P-I-N 접합 구조 또는 N-I-P 접합 구조를 가지는 터널링 트랜지스터(tunneling transistor) 및 링게이트(Ring-gate) 트랜지스터 중 적어도 하나를 포함하는 것을 특징으로 하는 트랜지스터의 열처리 방법.
- 제4항에 있어서,
상기 3차원 입체형 트랜지스터는
핀(Fin) 트랜지스터, 게이트 올 어라운드(Gate-All-Around) 트랜지스터, 더블 게이트(Double-gate) 트랜지스터, 트라이 게이트(Tri-gate) 트랜지스터 및 오메가 게이트(Omega-gate) 트랜지스터 중 적어도 하나를 포함하는 것을 특징으로 하는 트랜지스터의 열처리 방법.
- 제1항에 있어서,
상기 게이트 절연막의 손상을 복구하는 단계는
고온 캐리어 주입(Hot-carrier injection), 방사선 환경 노출, BTI(Bias Temperature Instability), 플라즈마 반도체 공정과 Fowler-Nordheim 터널링(tunneling) 중 적어도 하나에 의해 발생하는 상기 게이트 절연막의 손상을 복구하는 것을 특징으로 하는 트랜지스터의 열처리 방법.
- 트랜지스터의 열처리 방법에 있어서,
상기 트랜지스터의 채널 영역에 펀치스루 전류를 인가하는 단계; 및
상기 펀치스루 전류를 이용하여 상기 채널 영역 상부에 형성된 게이트 절연막의 손상을 복구하는 단계
를 포함하고,
상기 펀치스루 전류를 인가하는 단계는
상기 트랜지스터의 게이트 전극의 길이와 상기 채널 영역의 도핑 농도 중 적어도 하나에 의해 펀치스루 전압이 결정되며, 상기 트랜지스터의 소스 전극과 드레인 전극 사이에 상기 결정된 펀치스루 전압을 인가함으로써, 상기 채널 영역에 상기 펀치스루 전류를 인가하는 트랜지스터의 열처리 방법.
- 제7항에 있어서,
상기 게이트 절연막의 손상을 복구하는 단계는
상기 펀치스루 전류에 의해 발생되는 줄 열이 상기 게이트 절연막으로 전도됨으로써, 상기 줄 열을 이용하여 상기 게이트 절연막의 손상을 복구하는 것을 특징으로 하는 트랜지스터의 열처리 방법.
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