JPH0990416A - 液晶表示装置の製造方法およびそれに用いられる薄膜トランジスタの製造方法 - Google Patents
液晶表示装置の製造方法およびそれに用いられる薄膜トランジスタの製造方法Info
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- JPH0990416A JPH0990416A JP24806795A JP24806795A JPH0990416A JP H0990416 A JPH0990416 A JP H0990416A JP 24806795 A JP24806795 A JP 24806795A JP 24806795 A JP24806795 A JP 24806795A JP H0990416 A JPH0990416 A JP H0990416A
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Abstract
(57)【要約】
【課題】 酸化処理によるｐ−Ｓｉの欠陥密度の飽和・
増加現象を抑制しかつ窒素のような従来の処理雰囲気で
固相成長することで得られるｐ−Ｓｉよりもさらに低欠
陥密度なｐ−Ｓｉ膜を活性層に備えたＴＦＴを提供す
る。そして引いてはそのような低欠陥密度のｐ−Ｓｉを
活性層に用いたＴＦＴを使用して高品位な画像表示が可
能な液晶表示装置を提供する。 【解決手段】 ドライ酸素10Ｌ／ｍｉｎを流しながら、
600℃、15時間のアニールを行ない、固相成長により結
晶化して、活性層２を形成するための材料膜であるｐ−
Ｓｉ膜を形成する。このｐ−Ｓｉ膜のこの時点での欠陥
密度は、 2×1018（spins/cm3 ) 程度である。
増加現象を抑制しかつ窒素のような従来の処理雰囲気で
固相成長することで得られるｐ−Ｓｉよりもさらに低欠
陥密度なｐ−Ｓｉ膜を活性層に備えたＴＦＴを提供す
る。そして引いてはそのような低欠陥密度のｐ−Ｓｉを
活性層に用いたＴＦＴを使用して高品位な画像表示が可
能な液晶表示装置を提供する。 【解決手段】 ドライ酸素10Ｌ／ｍｉｎを流しながら、
600℃、15時間のアニールを行ない、固相成長により結
晶化して、活性層２を形成するための材料膜であるｐ−
Ｓｉ膜を形成する。このｐ−Ｓｉ膜のこの時点での欠陥
密度は、 2×1018（spins/cm3 ) 程度である。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
（ＴＦＴ）をスイッチング素子として用いたアクティブ
マトリックス型の液晶表示装置、およびそれに用いられ
る薄膜トランジスタの、製造方法に関する。
（ＴＦＴ）をスイッチング素子として用いたアクティブ
マトリックス型の液晶表示装置、およびそれに用いられ
る薄膜トランジスタの、製造方法に関する。
【０００２】
【従来の技術】液晶表示装置は、各種情報処理機器の画
像表示装置あるいはポータブルテレビや壁掛けテレビな
どに好適に用いられ、特に薄型・軽量化が可能なディス
プレイデバイスである。
像表示装置あるいはポータブルテレビや壁掛けテレビな
どに好適に用いられ、特に薄型・軽量化が可能なディス
プレイデバイスである。
【０００３】そのような液晶表示装置の中でも特に多結
晶シリコン（以下、ｐ−Ｓｉと略称）で形成された薄膜
トランジスタ（以下、ＴＦＴと略称）をスイッチング素
子として画素部に設ける一方、同様な構造のＴＦＴをス
イッチング素子アレイ基板の周縁部にも設けて液晶駆動
回路を形成した、いわゆる駆動回路一体型のアクティブ
マトリックス型液晶表示装置は、駆動回路系も含めた液
晶表示装置全体としての小型・薄型化を実現できる液晶
表示装置として、研究・開発が盛んに行なわれている。
晶シリコン（以下、ｐ−Ｓｉと略称）で形成された薄膜
トランジスタ（以下、ＴＦＴと略称）をスイッチング素
子として画素部に設ける一方、同様な構造のＴＦＴをス
イッチング素子アレイ基板の周縁部にも設けて液晶駆動
回路を形成した、いわゆる駆動回路一体型のアクティブ
マトリックス型液晶表示装置は、駆動回路系も含めた液
晶表示装置全体としての小型・薄型化を実現できる液晶
表示装置として、研究・開発が盛んに行なわれている。
【０００４】特に、ｐ−ＳｉＴＦＴは、画素部スイッチ
ング素子としての用途のみならず、液晶駆動回路を構成
する回路素子としても用いられて上記のようにスイッチ
ング素子アレイ基板の周縁部に駆動回路系を一体に形成
することが可能で、しかも高精細な液晶表示装置に対応
した性能を実現できるＴＦＴであることから、特に投射
型液晶表示装置に用いられるＴＦＴとして大きな期待を
集めている。
ング素子としての用途のみならず、液晶駆動回路を構成
する回路素子としても用いられて上記のようにスイッチ
ング素子アレイ基板の周縁部に駆動回路系を一体に形成
することが可能で、しかも高精細な液晶表示装置に対応
した性能を実現できるＴＦＴであることから、特に投射
型液晶表示装置に用いられるＴＦＴとして大きな期待を
集めている。
【０００５】このような液晶表示装置においては、ＴＦ
Ｔの高速な動作特性および高い信頼性が必要とされる。
Ｔの高速な動作特性および高い信頼性が必要とされる。
【０００６】ｐ−Ｓｉを活性層に用いたＴＦＴのしきい
値電圧や移動度などの動作特性は、そのｐ−Ｓｉの結晶
粒界や結晶粒内の積層欠陥、点欠陥に代表される結晶欠
陥に大きく影響される。従って、ｐ−Ｓｉトランジスタ
の高性能化を図るためには低欠陥密度のｐ−Ｓｉ膜を得
ることが必須である。
値電圧や移動度などの動作特性は、そのｐ−Ｓｉの結晶
粒界や結晶粒内の積層欠陥、点欠陥に代表される結晶欠
陥に大きく影響される。従って、ｐ−Ｓｉトランジスタ
の高性能化を図るためには低欠陥密度のｐ−Ｓｉ膜を得
ることが必須である。
【０００７】そのような低欠陥のｐ−Ｓｉを得る方法と
しては、ジシランガスを原料として非晶質シリコン（ａ
−Ｓｉ）を成膜し、これに窒素雰囲気中で熱処理を施す
ことで結晶化させてｐ−Ｓｉ化するプロセスが広く採用
されている。
しては、ジシランガスを原料として非晶質シリコン（ａ
−Ｓｉ）を成膜し、これに窒素雰囲気中で熱処理を施す
ことで結晶化させてｐ−Ｓｉ化するプロセスが広く採用
されている。
【０００８】一般にＳｉ膜を酸化すると、例えばExtend
ed Abst.'93 SSDM 993,Y.Fukushima,T.Ueda,and H.Komi
yaに開示されているように、Ｓｉ膜中の格子構造におい
て過剰なＳｉが格子間Ｓｉと成り、そのＳｉが拡散して
欠陥を減少することが知られている。
ed Abst.'93 SSDM 993,Y.Fukushima,T.Ueda,and H.Komi
yaに開示されているように、Ｓｉ膜中の格子構造におい
て過剰なＳｉが格子間Ｓｉと成り、そのＳｉが拡散して
欠陥を減少することが知られている。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
ｐ−Ｓｉは、一般に窒素に代表される熱処理雰囲気中で
固相成長させた後に酸化処理を施しているが、その酸化
処理においてある程度酸化を進行させると、欠陥密度が
飽和〜微増してしまうという問題がある。
ｐ−Ｓｉは、一般に窒素に代表される熱処理雰囲気中で
固相成長させた後に酸化処理を施しているが、その酸化
処理においてある程度酸化を進行させると、欠陥密度が
飽和〜微増してしまうという問題がある。
【００１０】その一例として、窒素雰囲気で固相成長さ
せたｐ−Ｓｉに、 900℃で酸化処理をした場合について
考える。ａ−Ｓｉ膜を固相成長させてｐ−Ｓｉ膜にする
ことで、欠陥密度はＥＳＲ（実施例にて後述）で計測す
ると 1.5×1019(spins/ cm3) 程度から 2×1018(spins/
cm3 ) 程度まで減少する。
せたｐ−Ｓｉに、 900℃で酸化処理をした場合について
考える。ａ−Ｓｉ膜を固相成長させてｐ−Ｓｉ膜にする
ことで、欠陥密度はＥＳＲ（実施例にて後述）で計測す
ると 1.5×1019(spins/ cm3) 程度から 2×1018(spins/
cm3 ) 程度まで減少する。
【００１１】その後、酸化処理を行なうことで、さらに
欠陥密度は 7×1017(spins/ cm3 )程度までは減少する
ものの、酸化時間が 150分以上になると欠陥密度は増加
し始める。
欠陥密度は 7×1017(spins/ cm3 )程度までは減少する
ものの、酸化時間が 150分以上になると欠陥密度は増加
し始める。
【００１２】本発明は、このような問題を解決するため
に成されたもので、酸化処理によるｐ−Ｓｉの欠陥密度
の飽和・増加現象を抑制し、かつ窒素のような従来の処
理雰囲気で固相成長することで得られるｐ−Ｓｉよりも
さらに低欠陥密度なｐ−Ｓｉ膜を活性層に備えたＴＦＴ
を提供すること、およびそのような低欠陥密度のｐ−Ｓ
ｉを活性層に用いたＴＦＴを使用して高品位な画像表示
が可能な液晶表示装置を提供することを目的としてい
る。
に成されたもので、酸化処理によるｐ−Ｓｉの欠陥密度
の飽和・増加現象を抑制し、かつ窒素のような従来の処
理雰囲気で固相成長することで得られるｐ−Ｓｉよりも
さらに低欠陥密度なｐ−Ｓｉ膜を活性層に備えたＴＦＴ
を提供すること、およびそのような低欠陥密度のｐ−Ｓ
ｉを活性層に用いたＴＦＴを使用して高品位な画像表示
が可能な液晶表示装置を提供することを目的としてい
る。
【００１３】
【課題を解決するための手段】本発明の液晶表示装置の
製造方法は、電気絶縁性基板上に非晶質シリコン層を成
膜する成膜工程と、前記非晶質シリコン層を、酸化性雰
囲気中にて前記成膜工程の成膜温度より高い温度で結晶
化する結晶化工程と、前記結晶化したシリコン層に、酸
素雰囲気中にて前記結晶化工程よりも高い温度で熱処理
を施す工程と、ゲート酸化膜を形成する工程と、ゲート
電極を形成し所定の形状に加工する工程と、ゲート電極
をマスクとして自己整合的に不純物を添加し、ソース領
域およびドレイン領域を形成し、さらに該ソース領域お
よびドレイン領域の上にそれぞれオーミック接合部を形
成する工程と、前記工程までに前記電気絶縁性基板上に
形成された構造物を全て覆う第１層間絶縁膜を形成する
工程と、所定の箇所にコンタクトホールを穿設し、該コ
ンタクトホールを通って前記ソース領域およびドレイン
領域の上のオーミック接合部にそれぞれオーミック接触
する配線を形成する工程と、前記工程までに前記電気絶
縁性基板上に形成された構造物を覆う第２層間絶縁膜を
形成し所定の箇所にコンタクトホールを穿設する工程
と、透明導電膜を成膜しパターニングして、前記配線の
すくなくとも一方に接続するとともに各画素ごとの画素
領域を形成する画素電極を配設する工程と、前記工程ま
でに形成されたスイッチ素子アレイ基板を、対向電極が
形成された対向基板と間隙を保持しつつ対向配置して該
スイッチ素子アレイ基板と対向基板とを周囲に配設され
た接着材兼封止材料で張り合わせる工程と、前記間隙に
液晶組成物を注入し封止して液晶層を形成する工程と、
を含むことを特徴としている。
製造方法は、電気絶縁性基板上に非晶質シリコン層を成
膜する成膜工程と、前記非晶質シリコン層を、酸化性雰
囲気中にて前記成膜工程の成膜温度より高い温度で結晶
化する結晶化工程と、前記結晶化したシリコン層に、酸
素雰囲気中にて前記結晶化工程よりも高い温度で熱処理
を施す工程と、ゲート酸化膜を形成する工程と、ゲート
電極を形成し所定の形状に加工する工程と、ゲート電極
をマスクとして自己整合的に不純物を添加し、ソース領
域およびドレイン領域を形成し、さらに該ソース領域お
よびドレイン領域の上にそれぞれオーミック接合部を形
成する工程と、前記工程までに前記電気絶縁性基板上に
形成された構造物を全て覆う第１層間絶縁膜を形成する
工程と、所定の箇所にコンタクトホールを穿設し、該コ
ンタクトホールを通って前記ソース領域およびドレイン
領域の上のオーミック接合部にそれぞれオーミック接触
する配線を形成する工程と、前記工程までに前記電気絶
縁性基板上に形成された構造物を覆う第２層間絶縁膜を
形成し所定の箇所にコンタクトホールを穿設する工程
と、透明導電膜を成膜しパターニングして、前記配線の
すくなくとも一方に接続するとともに各画素ごとの画素
領域を形成する画素電極を配設する工程と、前記工程ま
でに形成されたスイッチ素子アレイ基板を、対向電極が
形成された対向基板と間隙を保持しつつ対向配置して該
スイッチ素子アレイ基板と対向基板とを周囲に配設され
た接着材兼封止材料で張り合わせる工程と、前記間隙に
液晶組成物を注入し封止して液晶層を形成する工程と、
を含むことを特徴としている。
【００１４】また、本発明の液晶表示装置に用いられる
薄膜トランジスタ素子の製造方法は、電気絶縁性基板上
に非晶質シリコン層を成膜する成膜工程と、前記非晶質
シリコン層を、酸化性雰囲気中にて前記成膜工程の成膜
温度より高い温度で結晶化する結晶化工程と、前記結晶
化したシリコン層に、酸素雰囲気中にて前記結晶化工程
よりも高い温度で熱処理を施す工程と、ゲート酸化膜を
形成する工程と、ゲート電極を形成し所定の形状に加工
する工程と、ゲート電極をマスクとして自己整合的に不
純物を添加し、ソース領域およびドレイン領域を形成
し、さらに該ソース領域およびドレイン領域の上にそれ
ぞれオーミック接合部を形成する工程と、前記工程まで
に前記電気絶縁性基板上に形成された構造物を全て覆う
層間絶縁膜を形成する工程と、所定の箇所にコンタクト
ホールを穿設し、該コンタクトホールを通って前記ソー
ス領域およびドレイン領域の上のオーミック接合部にそ
れぞれオーミック接触する配線を各々形成する工程と、
を含むことを特徴としている。 なお、上記の結晶化工
程で用いられる酸化性雰囲気とは、さらに詳細には、例
えばドライ酸素雰囲気、あるいは塩酸雰囲気などを好適
に用いることができる。 また、そのような酸化性雰囲
気にて行なう結晶化の温度および圧力としては、４００
℃〜１０００℃、１×１０-6Torr〜５atomが好ましい。
薄膜トランジスタ素子の製造方法は、電気絶縁性基板上
に非晶質シリコン層を成膜する成膜工程と、前記非晶質
シリコン層を、酸化性雰囲気中にて前記成膜工程の成膜
温度より高い温度で結晶化する結晶化工程と、前記結晶
化したシリコン層に、酸素雰囲気中にて前記結晶化工程
よりも高い温度で熱処理を施す工程と、ゲート酸化膜を
形成する工程と、ゲート電極を形成し所定の形状に加工
する工程と、ゲート電極をマスクとして自己整合的に不
純物を添加し、ソース領域およびドレイン領域を形成
し、さらに該ソース領域およびドレイン領域の上にそれ
ぞれオーミック接合部を形成する工程と、前記工程まで
に前記電気絶縁性基板上に形成された構造物を全て覆う
層間絶縁膜を形成する工程と、所定の箇所にコンタクト
ホールを穿設し、該コンタクトホールを通って前記ソー
ス領域およびドレイン領域の上のオーミック接合部にそ
れぞれオーミック接触する配線を各々形成する工程と、
を含むことを特徴としている。 なお、上記の結晶化工
程で用いられる酸化性雰囲気とは、さらに詳細には、例
えばドライ酸素雰囲気、あるいは塩酸雰囲気などを好適
に用いることができる。 また、そのような酸化性雰囲
気にて行なう結晶化の温度および圧力としては、４００
℃〜１０００℃、１×１０-6Torr〜５atomが好ましい。
【００１５】本発明の液晶表示装置の製造方法の要旨
は、活性層に用いるｐ−Ｓｉを上記のような酸化性雰囲
気で固相成長させることで作製し、その後、ｐ−Ｓｉの
薄膜化および結晶性向上の目的で上記のような酸化処理
を施すことが特徴である。そしてその結果、ある酸化時
間から発生していたｐ−Ｓｉの欠陥密度の増加現象を抑
制し、かつ従来より欠陥密度の低いｐ−Ｓｉを得ること
が可能となるため、ＴＦＴの動作特性および信頼性が向
上し、またそれを用いた液晶表示装置の表示品質を高品
位なものとすることができる。
は、活性層に用いるｐ−Ｓｉを上記のような酸化性雰囲
気で固相成長させることで作製し、その後、ｐ−Ｓｉの
薄膜化および結晶性向上の目的で上記のような酸化処理
を施すことが特徴である。そしてその結果、ある酸化時
間から発生していたｐ−Ｓｉの欠陥密度の増加現象を抑
制し、かつ従来より欠陥密度の低いｐ−Ｓｉを得ること
が可能となるため、ＴＦＴの動作特性および信頼性が向
上し、またそれを用いた液晶表示装置の表示品質を高品
位なものとすることができる。
【００１６】上述のように酸化性雰囲気で固相成長した
ｐ−Ｓｉを酸化処理することで、ある酸化時間から発生
していたｐ−Ｓｉの欠陥密度の増加現象を抑制しかつ従
来より欠陥密度の低いｐ−Ｓｉを得ることができるの
は、次に述べるような作用によるものと考えられる。
ｐ−Ｓｉを酸化処理することで、ある酸化時間から発生
していたｐ−Ｓｉの欠陥密度の増加現象を抑制しかつ従
来より欠陥密度の低いｐ−Ｓｉを得ることができるの
は、次に述べるような作用によるものと考えられる。
【００１７】上記のような酸化処理で欠陥密度が減少す
るのは、酸化に伴なって発生した余剰なＳｉがｐ−Ｓｉ
膜中に拡散して、そのｐ−Ｓｉ膜の格子構造中の未結合
手を終端化するためだと考えられる。従って、余剰Ｓｉ
の発生量が多いほど、このような終端化が成されるので
本発明としては望ましいことになる。
るのは、酸化に伴なって発生した余剰なＳｉがｐ−Ｓｉ
膜中に拡散して、そのｐ−Ｓｉ膜の格子構造中の未結合
手を終端化するためだと考えられる。従って、余剰Ｓｉ
の発生量が多いほど、このような終端化が成されるので
本発明としては望ましいことになる。
【００１８】実際に我々が実験した結果によれば、酸化
性雰囲気で固相成長したｐ−Ｓｉ膜は、固相成長中に表
面がわずかに酸化され、それに伴い余剰Ｓｉが発生し
た。そのため酸化処理において従来の窒素のような非酸
化性雰囲気で固相成長されたｐ−Ｓｉよりも多くの余剰
Ｓｉが未結合手を終端したことが確認されている。
性雰囲気で固相成長したｐ−Ｓｉ膜は、固相成長中に表
面がわずかに酸化され、それに伴い余剰Ｓｉが発生し
た。そのため酸化処理において従来の窒素のような非酸
化性雰囲気で固相成長されたｐ−Ｓｉよりも多くの余剰
Ｓｉが未結合手を終端したことが確認されている。
【００１９】
【発明の実施の形態】以下、本発明に係る液晶表示装置
およびそれに用いられるＴＦＴの製造方法の発明の実施
の形態を、図面に基づいて詳細に説明する。
およびそれに用いられるＴＦＴの製造方法の発明の実施
の形態を、図面に基づいて詳細に説明する。
【００２０】図１は、本発明に係る製造方法により製造
された液晶表示装置における、特にＴＦＴ部分の構造の
概要を示す断面図である。
された液晶表示装置における、特にＴＦＴ部分の構造の
概要を示す断面図である。
【００２１】絶縁基板材料には石英基板１を使用する。
この石英基板１上に、減圧ＣＶＤ装置を用いてジシラン
ガスの熱分解法により、膜厚 135ｎｍのａ−Ｓｉ（非晶
質シリコン）膜を成膜する。
この石英基板１上に、減圧ＣＶＤ装置を用いてジシラン
ガスの熱分解法により、膜厚 135ｎｍのａ−Ｓｉ（非晶
質シリコン）膜を成膜する。
【００２２】続いて、ドライ酸素10Ｌ／ｍｉｎを流しな
がら、 600℃、15時間のアニールを行ない、固相成長に
より結晶化して、活性層２を形成するための材料膜であ
るｐ−Ｓｉ膜を形成する。このｐ−Ｓｉ膜のこの時点で
の欠陥密度は、 2×1018（spins/cm3 ) 程度である。
がら、 600℃、15時間のアニールを行ない、固相成長に
より結晶化して、活性層２を形成するための材料膜であ
るｐ−Ｓｉ膜を形成する。このｐ−Ｓｉ膜のこの時点で
の欠陥密度は、 2×1018（spins/cm3 ) 程度である。
【００２３】その後、 900℃で 2時間の酸化処理を行な
ってｐ−Ｓｉ膜表面に酸化膜（図示省略）を形成する。
その酸化処理は塩酸雰囲気中で行なった。その後、前記
の酸化膜を剥離する。この酸化時間が長いほど欠陥密度
は低くなるが、ｐ−Ｓｉ膜が薄くなると基板の影響を受
け、特性が劣化する。
ってｐ−Ｓｉ膜表面に酸化膜（図示省略）を形成する。
その酸化処理は塩酸雰囲気中で行なった。その後、前記
の酸化膜を剥離する。この酸化時間が長いほど欠陥密度
は低くなるが、ｐ−Ｓｉ膜が薄くなると基板の影響を受
け、特性が劣化する。
【００２４】本発明者らは、実験的に 900℃で15〜 180
分の酸化処理を施して、ｐ−Ｓｉの厚さを 100ｎｍ程度
にすること（ 120分）で良好な特性が得られることを実
験により確認した。
分の酸化処理を施して、ｐ−Ｓｉの厚さを 100ｎｍ程度
にすること（ 120分）で良好な特性が得られることを実
験により確認した。
【００２５】このとき、欠陥密度は 5×1017(spins/ cm
3 ) 程度であり、従来の窒素雰囲気で熱処理したｐ−Ｓ
ｉの欠陥密度が 8×1017(spins/ cm3 ) 程度であるのと
比較すると、大幅に低減できたことが明らかに分る。
3 ) 程度であり、従来の窒素雰囲気で熱処理したｐ−Ｓ
ｉの欠陥密度が 8×1017(spins/ cm3 ) 程度であるのと
比較すると、大幅に低減できたことが明らかに分る。
【００２６】続いて、所定の形状に素子分離を行なって
ゲート酸化膜３を形成する。そして例えばＭｏ／Ｔａの
ようなメタル配線材料でゲート電極４を形成する。
ゲート酸化膜３を形成する。そして例えばＭｏ／Ｔａの
ようなメタル配線材料でゲート電極４を形成する。
【００２７】そして、ゲート電極４をマスクとして自己
整合的に、ｐ−Ｓｉ膜からなる活性層２の所定部位に不
純物イオンの打込みをｐ型、ｎ型に応じて行なって、ソ
ース領域７、ドレイン領域９を形成する。
整合的に、ｐ−Ｓｉ膜からなる活性層２の所定部位に不
純物イオンの打込みをｐ型、ｎ型に応じて行なって、ソ
ース領域７、ドレイン領域９を形成する。
【００２８】以上の工程を経た製作途中のＴＦＴ構造物
上ほぼ全面を覆うように、第１層間絶縁膜５を成膜す
る。そして熱処理後、所定箇所にコンタクトホールを穿
設する。 続いて、このコンタクトホールを通してソー
ス領域７上にオーミック接合する金属配線６を形成す
る。
上ほぼ全面を覆うように、第１層間絶縁膜５を成膜す
る。そして熱処理後、所定箇所にコンタクトホールを穿
設する。 続いて、このコンタクトホールを通してソー
ス領域７上にオーミック接合する金属配線６を形成す
る。
【００２９】そしてここまで形成された上記各構造物上
ほぼ全面を覆うように第２層間絶縁膜８を形成する。そ
してドレイン領域９上を露出させるように、第２層間絶
縁膜８および第１層間絶縁膜５を貫通するコンタクトホ
ールを穿設する。
ほぼ全面を覆うように第２層間絶縁膜８を形成する。そ
してドレイン領域９上を露出させるように、第２層間絶
縁膜８および第１層間絶縁膜５を貫通するコンタクトホ
ールを穿設する。
【００３０】そして前記の貫通させたコンタクトホール
を通ってドレイン領域９上に一端が接触するとともに各
画素位置ごとに配置されて各画素を形成する画素電極１
０を、ＩＴＯのような透明導電膜から形成する。こうし
て、ＴＦＴアレイ基板１１のＴＦＴ部分の主要部が形成
される。
を通ってドレイン領域９上に一端が接触するとともに各
画素位置ごとに配置されて各画素を形成する画素電極１
０を、ＩＴＯのような透明導電膜から形成する。こうし
て、ＴＦＴアレイ基板１１のＴＦＴ部分の主要部が形成
される。
【００３１】さらに、このＴＦＴアレイ基板１１と対向
電極（図示省略）が形成されている対向基板１２とを間
隙を有して対向配置し、それら両基板間の間隙に液晶層
１３を挟持させ、その周囲を封止材１４で封止し、さら
に外装アセンブリ１５が施されて、図２に示すような本
発明の液晶表示装置の主要部が形成される。
電極（図示省略）が形成されている対向基板１２とを間
隙を有して対向配置し、それら両基板間の間隙に液晶層
１３を挟持させ、その周囲を封止材１４で封止し、さら
に外装アセンブリ１５が施されて、図２に示すような本
発明の液晶表示装置の主要部が形成される。
【００３２】また、駆動回路一体型の液晶表示装置の場
合には、石英基板１の表示領域外の周辺部には、図１の
右側に示すようにスイッチング素子としてのＴＦＴ１７
とほぼ同様の構造であって液晶駆動回路用素子として好
適な仕様に設定されたＴＦＴ１８が、上記のＴＦＴ１７
と同様のプロセスで配設されている。
合には、石英基板１の表示領域外の周辺部には、図１の
右側に示すようにスイッチング素子としてのＴＦＴ１７
とほぼ同様の構造であって液晶駆動回路用素子として好
適な仕様に設定されたＴＦＴ１８が、上記のＴＦＴ１７
と同様のプロセスで配設されている。
【００３３】このような本発明に係る液晶表示装置の製
造方法による効果を、その液晶表示装置に用いられるＴ
ＦＴの活性層中のｐ−Ｓｉ欠陥密度に注目して、確認し
た。そのｐ−Ｓｉ欠陥密度の測定法としては、ＥＳＲ
（Elcctron Spin Resonance法) を用いた。この方法
は、サンプル中の電子のスピン密度を測定するものであ
る。つまり一般にＳｉ（シリコン）の結合は共有結合で
あるため、その結合手には 2個の電子が存在している
が、パウリの排他律に従えば、その電子のスピンは必ず
上向きと下向きのスピンの組み合わせから成っている。
このため外部からはスピンは存在していないかの如くに
観測される。しかし一般にダングリングボンドで知られ
る未結合手は、結合の相手が存在しない状態のため、電
子 1個で形成されているので、上向きまたは下向きのス
ピンを持った電子（つまり不対電子）が存在し、そのス
ピンは外から観測するとスピンとして観測される。従っ
て、ＥＳＲは、サンプル中のスピンの数を数えること
で、ダングリングボンド（結合欠陥）の数を測定できる
ようにした測定器および測定方法である。さらに詳細に
は、ＥＳＲは磁場中に固定されたサンプルにマイクロ波
を照射し、その吸収を測定して、通常は吸収されないが
磁場を送引していくとある磁場でその吸収が大きくなる
ものを測定する。つまり外部印加の磁場との作用により
電子のスピンがある向きに揃えられ、そのため揃ってマ
イクロ波が吸収されるため、その吸収の大きさで不対電
子の数が判定できる、というものである。
造方法による効果を、その液晶表示装置に用いられるＴ
ＦＴの活性層中のｐ−Ｓｉ欠陥密度に注目して、確認し
た。そのｐ−Ｓｉ欠陥密度の測定法としては、ＥＳＲ
（Elcctron Spin Resonance法) を用いた。この方法
は、サンプル中の電子のスピン密度を測定するものであ
る。つまり一般にＳｉ（シリコン）の結合は共有結合で
あるため、その結合手には 2個の電子が存在している
が、パウリの排他律に従えば、その電子のスピンは必ず
上向きと下向きのスピンの組み合わせから成っている。
このため外部からはスピンは存在していないかの如くに
観測される。しかし一般にダングリングボンドで知られ
る未結合手は、結合の相手が存在しない状態のため、電
子 1個で形成されているので、上向きまたは下向きのス
ピンを持った電子（つまり不対電子）が存在し、そのス
ピンは外から観測するとスピンとして観測される。従っ
て、ＥＳＲは、サンプル中のスピンの数を数えること
で、ダングリングボンド（結合欠陥）の数を測定できる
ようにした測定器および測定方法である。さらに詳細に
は、ＥＳＲは磁場中に固定されたサンプルにマイクロ波
を照射し、その吸収を測定して、通常は吸収されないが
磁場を送引していくとある磁場でその吸収が大きくなる
ものを測定する。つまり外部印加の磁場との作用により
電子のスピンがある向きに揃えられ、そのため揃ってマ
イクロ波が吸収されるため、その吸収の大きさで不対電
子の数が判定できる、というものである。
【００３４】このようなＥＳＲ法で、本発明に係る製造
方法により作製された活性層２のｐ−Ｓｉの結晶欠陥を
測定した結果、図３に示すような測定結果が得られた。
方法により作製された活性層２のｐ−Ｓｉの結晶欠陥を
測定した結果、図３に示すような測定結果が得られた。
【００３５】この図３は、固相成長を酸素と窒素とでそ
れぞれ行なった後、酸化処理して得られたｐ−Ｓｉをそ
れぞれ、表中に示した膜厚ごとにその欠陥密度を測定し
た結果である。
れぞれ行なった後、酸化処理して得られたｐ−Ｓｉをそ
れぞれ、表中に示した膜厚ごとにその欠陥密度を測定し
た結果である。
【００３６】その結果、本発明に係る酸素で固相成長し
た活性層の場合は、スピン密度つまり欠陥密度が逐次減
少しているのに対して、従来の窒素雰囲気での固相成長
の場合には、 110ｎｍ程度の所で飽和に達してしまい、
それ以下の所ではむしろ増大してしまっていることが図
３から見て取れる。
た活性層の場合は、スピン密度つまり欠陥密度が逐次減
少しているのに対して、従来の窒素雰囲気での固相成長
の場合には、 110ｎｍ程度の所で飽和に達してしまい、
それ以下の所ではむしろ増大してしまっていることが図
３から見て取れる。
【００３７】このように、本発明によれば、ＴＦＴの特
性が従来よりもさらに効果的に向上することが判る。
性が従来よりもさらに効果的に向上することが判る。
【００３８】そしとてその結果、ＴＦＴの電界効果移動
度が向上し、高速動作性能がさらに向上した。
度が向上し、高速動作性能がさらに向上した。
【００３９】また、ＴＦＴのしきい値電圧が低下し、低
電圧での駆動が可能になった。
電圧での駆動が可能になった。
【００４０】また、欠陥密度が減少したことにより、ソ
ース領域・ドレイン領域の形成時などに使用するイオン
注入における注入制御性も向上した。
ース領域・ドレイン領域の形成時などに使用するイオン
注入における注入制御性も向上した。
【００４１】また、低欠陥密度なｐ−Ｓｉが得られるた
め、欠陥を減らす目的で使用される酸素パッシベーショ
ンの時間を短時間にすることができ、製造工程上もスル
ープットが大幅に向上した。
め、欠陥を減らす目的で使用される酸素パッシベーショ
ンの時間を短時間にすることができ、製造工程上もスル
ープットが大幅に向上した。
【００４２】また、欠陥密度が減少したことによりトラ
ンジスタのドレイン・リーク電流が減少し、ＴＦＴとし
ての信頼性が向上した。
ンジスタのドレイン・リーク電流が減少し、ＴＦＴとし
ての信頼性が向上した。
【００４３】さらには、以上のようなＴＦＴの動作特性
およびその信頼性が向上した結果、そのようなＴＦＴを
用いた液晶表示装置は、画素部への映像信号書き込み時
間内に十分に映像信号を書き込むことができ、またリー
ク電流が小さいため、コントラスト特性や階調表現をは
じめとして表示画質が大幅に向上した。
およびその信頼性が向上した結果、そのようなＴＦＴを
用いた液晶表示装置は、画素部への映像信号書き込み時
間内に十分に映像信号を書き込むことができ、またリー
ク電流が小さいため、コントラスト特性や階調表現をは
じめとして表示画質が大幅に向上した。
【００４４】
【発明の効果】以上、詳細な説明で明示したように、本
発明によれば、酸化処理によるｐ−Ｓｉの欠陥密度の飽
和・増加現象を抑制し、かつ窒素のような従来の処理雰
囲気で固相成長することで得られるｐ−Ｓｉよりもさら
に低欠陥密度なｐ−Ｓｉ膜を活性層に備えたＴＦＴを提
供すること、およびそのような低欠陥密度のｐ−Ｓｉを
活性層に用いたＴＦＴを使用して高品位な画像表示が可
能な液晶表示装置を提供することができる。
発明によれば、酸化処理によるｐ−Ｓｉの欠陥密度の飽
和・増加現象を抑制し、かつ窒素のような従来の処理雰
囲気で固相成長することで得られるｐ−Ｓｉよりもさら
に低欠陥密度なｐ−Ｓｉ膜を活性層に備えたＴＦＴを提
供すること、およびそのような低欠陥密度のｐ−Ｓｉを
活性層に用いたＴＦＴを使用して高品位な画像表示が可
能な液晶表示装置を提供することができる。
【図１】本発明に係る製造方法により製造された液晶表
示装置における、特にＴＦＴ部分の構造の概要を示す断
面図である。
示装置における、特にＴＦＴ部分の構造の概要を示す断
面図である。
【図２】本発明に係る製造方法により製造された液晶表
示装置の構造の概要を示す図である。
示装置の構造の概要を示す図である。
【図３】本発明に係る製造方法により作製された活性層
２のｐ−Ｓｉの結晶欠陥をＥＳＲ法で測定した結果を示
す図である。
２のｐ−Ｓｉの結晶欠陥をＥＳＲ法で測定した結果を示
す図である。
１………石英基板 ２………活性層 ３………ゲート酸化膜 ４………ゲート電極 ５………第１層間絶縁膜 ６………金属配線 ７………ソース領域 ８………第２層間絶縁膜 ９………ドレイン領域 １０………透明電極 １１………ＴＦＴアレイ基板 １２………対向基板 １３………液晶層 １４………封止材 １５………外装アセンブリ １７………画素部スイッチング用ＴＦＴ素子 １８………液晶駆動回路用ＴＦＴ素子
Claims (2)
- 【請求項１】 電気絶縁性基板上に非晶質シリコン層を
成膜する成膜工程と、 前記非晶質シリコン層を、酸化
性雰囲気中にて前記成膜工程の成膜温度より高い温度で
結晶化する結晶化工程と、 前記結晶化したシリコン層に、酸素雰囲気中にて前記結
晶化工程よりも高い温度で熱処理を施す工程と、 ゲート酸化膜を形成する工程と、 ゲート電極を形成し所定の形状に加工する工程と、 ゲート電極をマスクとして自己整合的に不純物を添加
し、ソース領域およびドレイン領域を形成し、さらに該
ソース領域およびドレイン領域の上にそれぞれオーミッ
ク接合部を形成する工程と、 前記工程までに前記電気絶縁性基板上に形成された構造
物を全て覆う第１層間絶縁膜を形成する工程と、 所定の箇所にコンタクトホールを穿設し、該コンタクト
ホールを通って前記ソース領域およびドレイン領域の上
のオーミック接合部にそれぞれオーミック接触する配線
を形成する工程と、 前記工程までに前記電気絶縁性基板上に形成された構造
物を覆う第２層間絶縁膜を形成し所定の箇所にコンタク
トホールを穿設する工程と、 透明導電膜を成膜しパターニングして、前記配線のすく
なくとも一方に接続するとともに各画素ごとの画素領域
を形成する画素電極を配設する工程と、 前記工程までに形成されたスイッチ素子アレイ基板を、
対向電極が形成された対向基板と間隙を保持しつつ対向
配置して該スイッチ素子アレイ基板と対向基板とを周囲
に配設された接着材兼封止材料で張り合わせる工程と、 前記間隙に液晶組成物を注入し封止して液晶層を形成す
る工程と、を含むことを特徴とする液晶表示装置の製造
方法。 - 【請求項２】 電気絶縁性基板上に非晶質シリコン層を
成膜する成膜工程と、 前記非晶質シリコン層を、酸化
性雰囲気中にて前記成膜工程の成膜温度より高い温度で
結晶化する結晶化工程と、 前記結晶化したシリコン層に、酸素雰囲気中にて前記結
晶化工程よりも高い温度で熱処理を施す工程と、 ゲート酸化膜を形成する工程と、 ゲート電極を形成し所定の形状に加工する工程と、 ゲート電極をマスクとして自己整合的に不純物を添加
し、ソース領域およびドレイン領域を形成し、さらに該
ソース領域およびドレイン領域の上にそれぞれオーミッ
ク接合部を形成する工程と、 前記工程までに前記電気絶縁性基板上に形成された構造
物を全て覆う層間絶縁膜を形成する工程と、 所定の箇所にコンタクトホールを穿設し、該コンタクト
ホールを通って前記ソース領域およびドレイン領域の上
のオーミック接合部にそれぞれオーミック接触する配線
を各々形成する工程と、を含むことを特徴とする、液晶
表示装置に用いられる薄膜トランジスタ素子の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24806795A JPH0990416A (ja) | 1995-09-26 | 1995-09-26 | 液晶表示装置の製造方法およびそれに用いられる薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24806795A JPH0990416A (ja) | 1995-09-26 | 1995-09-26 | 液晶表示装置の製造方法およびそれに用いられる薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0990416A true JPH0990416A (ja) | 1997-04-04 |
Family
ID=17172724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24806795A Withdrawn JPH0990416A (ja) | 1995-09-26 | 1995-09-26 | 液晶表示装置の製造方法およびそれに用いられる薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0990416A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008062781A1 (fr) * | 2006-11-20 | 2008-05-29 | Denki Kagaku Kogyo Kabushiki Kaisha | Substance fluorescente et son procédé de fabrication, et dispositif électroluminescent |
| US9163175B2 (en) | 2010-09-16 | 2015-10-20 | Denki Kagaku Kogyo Kabushiki Kaisha | β-sialon and method of manufacturing thereof, and light-emitting device |
| JP2017034285A (ja) * | 2012-01-20 | 2017-02-09 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法、及び半導体装置 |
| JP2017085116A (ja) * | 2012-03-02 | 2017-05-18 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1995
- 1995-09-26 JP JP24806795A patent/JPH0990416A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008062781A1 (fr) * | 2006-11-20 | 2008-05-29 | Denki Kagaku Kogyo Kabushiki Kaisha | Substance fluorescente et son procédé de fabrication, et dispositif électroluminescent |
| JPWO2008062781A1 (ja) * | 2006-11-20 | 2010-03-04 | 電気化学工業株式会社 | 蛍光体及びその製造方法、並びに発光装置 |
| JP4891336B2 (ja) * | 2006-11-20 | 2012-03-07 | 電気化学工業株式会社 | 蛍光体及びその製造方法、並びに発光装置 |
| JP2012052127A (ja) * | 2006-11-20 | 2012-03-15 | Denki Kagaku Kogyo Kk | 蛍光体及びその製造方法、並びに発光装置 |
| US8404152B2 (en) | 2006-11-20 | 2013-03-26 | Denki Kagaku Kogyo Kabushiki Kaisha | Fluorescent substance and production method thereof, and light emitting device |
| US9163175B2 (en) | 2010-09-16 | 2015-10-20 | Denki Kagaku Kogyo Kabushiki Kaisha | β-sialon and method of manufacturing thereof, and light-emitting device |
| JP2017034285A (ja) * | 2012-01-20 | 2017-02-09 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法、及び半導体装置 |
| JP2017085116A (ja) * | 2012-03-02 | 2017-05-18 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9978855B2 (en) | 2012-03-02 | 2018-05-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, method for manufacturing semiconductor device, and method for forming oxide film |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021203 |