JP2001332735A - 半導体装置及びパターン形成方法 - Google Patents
半導体装置及びパターン形成方法Info
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Abstract
(57)【要約】
【課題】製造コストを削減を図るとともに、ステップカ
バレージの向上が図られた半導体装置及びパターン形成
方法を提供する。 【解決手段】ＩＴＯ膜５０及びＭｏＣｒ膜１００を形成
し、これらＩＴＯ膜５０及びＭｏＣｒ膜１００をドライ
エッチングする。
バレージの向上が図られた半導体装置及びパターン形成
方法を提供する。 【解決手段】ＩＴＯ膜５０及びＭｏＣｒ膜１００を形成
し、これらＩＴＯ膜５０及びＭｏＣｒ膜１００をドライ
エッチングする。
Description
【０００１】
【発明の属する技術分野】本発明は、ソース電極、ドレ
イン電極、及びソースバスを有する半導体装置、及び、
ソース電極、ドレイン電極、及びソースバスのパターン
を形成するパターン形成方法に関する。
イン電極、及びソースバスを有する半導体装置、及び、
ソース電極、ドレイン電極、及びソースバスのパターン
を形成するパターン形成方法に関する。
【０００２】
【従来の技術】近年、液晶を用いたノートパソコン等の
液晶表示装置に、ＴＦＴ（ＴｈｉｎＦｉｌｍ Ｔｒａｎ
ｇｉｓｔｏｒ）が積極的に使用されている。このＴＦＴ
は、基板上に、様々なパターンを有する金属膜や絶縁膜
等の各種類の膜が積層されて構成されている。これら各
膜をパターン成形する場合、基板上に各膜の材料を堆積
した後、この堆積した材料を、リソグラフィ法を用いて
各膜に対応した形状にパターニングする。従って、パタ
ーン成形が必要な膜の数が増えるに伴い、各膜を形成す
る毎に、リソグラフィ法を用いたパターニング工程を実
行しなければならず、製造コストが増大するという問題
がある。
液晶表示装置に、ＴＦＴ（ＴｈｉｎＦｉｌｍ Ｔｒａｎ
ｇｉｓｔｏｒ）が積極的に使用されている。このＴＦＴ
は、基板上に、様々なパターンを有する金属膜や絶縁膜
等の各種類の膜が積層されて構成されている。これら各
膜をパターン成形する場合、基板上に各膜の材料を堆積
した後、この堆積した材料を、リソグラフィ法を用いて
各膜に対応した形状にパターニングする。従って、パタ
ーン成形が必要な膜の数が増えるに伴い、各膜を形成す
る毎に、リソグラフィ法を用いたパターニング工程を実
行しなければならず、製造コストが増大するという問題
がある。
【０００３】このような問題に対して、単層膜をエッチ
ングするのではなく、２種類の膜を積層して積層膜を形
成しておき、この積層膜を連続してエッチングすること
により、２種類の膜を１回のパターニング工程でパター
ニングすることが考えられる。
ングするのではなく、２種類の膜を積層して積層膜を形
成しておき、この積層膜を連続してエッチングすること
により、２種類の膜を１回のパターニング工程でパター
ニングすることが考えられる。
【０００４】
【発明が解決しようとする課題】この積層膜をエッチン
グする方法では、単層膜をエッチングする場合よりも一
層余分にエッチングしているため、エッチングにより膜
に形成される段差が深くなる。従って、積層膜の段差を
覆うように別の膜を積層した場合、積層膜の段差の部分
で、この別の膜のステップカバレージが悪くなり、膜質
特性が悪くなるという問題がある。一方、積層膜を連続
的にエッチングせずに、別々にエッチングすると、上記
のように、製造コストがかかるという問題がある。
グする方法では、単層膜をエッチングする場合よりも一
層余分にエッチングしているため、エッチングにより膜
に形成される段差が深くなる。従って、積層膜の段差を
覆うように別の膜を積層した場合、積層膜の段差の部分
で、この別の膜のステップカバレージが悪くなり、膜質
特性が悪くなるという問題がある。一方、積層膜を連続
的にエッチングせずに、別々にエッチングすると、上記
のように、製造コストがかかるという問題がある。
【０００５】本発明は、上記の事情に鑑み、製造コスト
の削減を図るとともに、ステップカバレージの向上が図
られた半導体装置及びパターン形成方法を提供すること
を目的とする。
の削減を図るとともに、ステップカバレージの向上が図
られた半導体装置及びパターン形成方法を提供すること
を目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成する本発
明のパターン形成方法は、基板上に第１の金属膜を形成
する工程と、上記第１の金属膜に第２の金属膜を積層す
る工程と、これら第２及び第１の金属膜をパターニング
することにより、ソース電極、ドレイン電極、及びソー
スバスのパターンを形成する工程とを備えたパターン形
成方法であって、上記ソース電極、ドレイン電極、及び
ソースバスのパターンを形成する工程が、上記第２の金
属膜上にレジスト膜を形成する工程と、上記レジスト膜
を形成する工程終了後、上記第２及び第１の金属膜をド
ライエッチングする第１のエッチング工程とを備えたこ
とを特徴とする。
明のパターン形成方法は、基板上に第１の金属膜を形成
する工程と、上記第１の金属膜に第２の金属膜を積層す
る工程と、これら第２及び第１の金属膜をパターニング
することにより、ソース電極、ドレイン電極、及びソー
スバスのパターンを形成する工程とを備えたパターン形
成方法であって、上記ソース電極、ドレイン電極、及び
ソースバスのパターンを形成する工程が、上記第２の金
属膜上にレジスト膜を形成する工程と、上記レジスト膜
を形成する工程終了後、上記第２及び第１の金属膜をド
ライエッチングする第１のエッチング工程とを備えたこ
とを特徴とする。
【０００７】本発明のパターン形成方法では、第２の金
属膜上にレジスト膜を形成した後、第２の金属膜だけで
なく、この第２の金属膜の下層に形成された第１の金属
膜もエッチングしている。従って、第２及び第１の金属
膜をエッチングするにあたり、第１の金属膜をパターニ
ングするための専用のレジスト膜と、第２の金属膜をパ
ターニングするための専用のレジスト膜とを形成する必
要はなく、製造コストの削減が図られる。
属膜上にレジスト膜を形成した後、第２の金属膜だけで
なく、この第２の金属膜の下層に形成された第１の金属
膜もエッチングしている。従って、第２及び第１の金属
膜をエッチングするにあたり、第１の金属膜をパターニ
ングするための専用のレジスト膜と、第２の金属膜をパ
ターニングするための専用のレジスト膜とを形成する必
要はなく、製造コストの削減が図られる。
【０００８】また、本発明のパターン形成方法では、第
２及び第１の金属膜はドライエッチングされているた
め、第２及び第１の金属膜に、エッチングによる段差が
形成される。ところが、この段差を覆うように別の膜を
形成しても、この段差の部分において、この別の膜のス
テップカバレージを良好にすることができる。ステップ
カバレージが良好になる様子については、後に詳しく述
べる。
２及び第１の金属膜はドライエッチングされているた
め、第２及び第１の金属膜に、エッチングによる段差が
形成される。ところが、この段差を覆うように別の膜を
形成しても、この段差の部分において、この別の膜のス
テップカバレージを良好にすることができる。ステップ
カバレージが良好になる様子については、後に詳しく述
べる。
【０００９】ここで、本発明のパターン形成方法は、上
記第１の金属膜がＩＴＯを主成分とするＩＴＯ膜であ
り、上記第２の金属膜がモリブデンクロムを主成分とす
るモリブデンクロム膜であり、上記第１のエッチング工
程が、上記モリブデンクロム膜及び上記ＩＴＯ膜を塩素
及び酸素を含有する混合ガスでドライエッチングする工
程であることが好ましい。
記第１の金属膜がＩＴＯを主成分とするＩＴＯ膜であ
り、上記第２の金属膜がモリブデンクロムを主成分とす
るモリブデンクロム膜であり、上記第１のエッチング工
程が、上記モリブデンクロム膜及び上記ＩＴＯ膜を塩素
及び酸素を含有する混合ガスでドライエッチングする工
程であることが好ましい。
【００１０】モリブデンクロム膜及びＩＴＯ膜を、塩素
及び酸素を含有する混合ガスでドライエッチングするこ
とにより、モリブデンクロム膜及びＩＴＯ膜の端部をテ
ーパ形状にエッチングすることができる。
及び酸素を含有する混合ガスでドライエッチングするこ
とにより、モリブデンクロム膜及びＩＴＯ膜の端部をテ
ーパ形状にエッチングすることができる。
【００１１】また、本発明のパターン形成方法は、上記
第１のエッチング工程に代えて、上記第２の金属膜をウ
エットエッチングし、その後、上記第１の金属膜をドラ
イエッチングする第２のエッチング工程を備えてもよ
い。
第１のエッチング工程に代えて、上記第２の金属膜をウ
エットエッチングし、その後、上記第１の金属膜をドラ
イエッチングする第２のエッチング工程を備えてもよ
い。
【００１２】第１のエッチング工程に代えて第２のエッ
チング工程を備えても、製造コストの削減が図られる。
また、第１のエッチング工程に代えて第２のエッチング
工程を備えても、やはり、第２及び第１の金属膜には、
エッチングによる段差が形成されるが、第１のエッチン
グ工程を実行したときと同様に、この段差の部分におけ
るステップカバレージを良好にすることができる。この
ステップカバレージが良好になる様子については、後に
詳しく述べる。
チング工程を備えても、製造コストの削減が図られる。
また、第１のエッチング工程に代えて第２のエッチング
工程を備えても、やはり、第２及び第１の金属膜には、
エッチングによる段差が形成されるが、第１のエッチン
グ工程を実行したときと同様に、この段差の部分におけ
るステップカバレージを良好にすることができる。この
ステップカバレージが良好になる様子については、後に
詳しく述べる。
【００１３】ここで、本発明のパターン形成方法は、前
記第１の金属膜が、５００Å以下の膜厚を有することが
好ましい。
記第１の金属膜が、５００Å以下の膜厚を有することが
好ましい。
【００１４】膜厚を５００Å以下にすることにより、ス
テップカバレージを容易に良好にすることができる。
テップカバレージを容易に良好にすることができる。
【００１５】ここで、本発明のパターン形成方法は、上
記第１の金属膜がＩＴＯを主成分とするＩＴＯ膜であ
り、上記第２の金属膜がモリブデンクロムを主成分とす
るモリブデンクロム膜であり、上記第２のエッチング工
程が、上記モリブデンクロム膜を、燐酸、硝酸、及び水
を含有する混合液を用いてウエットエッチングし、その
後、上記ＩＴＯ膜を塩素を主成分とするガスを用いてド
ライエッチングする工程であることが好ましい。
記第１の金属膜がＩＴＯを主成分とするＩＴＯ膜であ
り、上記第２の金属膜がモリブデンクロムを主成分とす
るモリブデンクロム膜であり、上記第２のエッチング工
程が、上記モリブデンクロム膜を、燐酸、硝酸、及び水
を含有する混合液を用いてウエットエッチングし、その
後、上記ＩＴＯ膜を塩素を主成分とするガスを用いてド
ライエッチングする工程であることが好ましい。
【００１６】上記の方法でモリブデンクロム膜及びＩＴ
Ｏ膜をエッチングすることにより、モリブデンクロム膜
及びＩＴＯ膜の端部を基板に対してほぼ垂直又はテーパ
形状にエッチングすることができる。
Ｏ膜をエッチングすることにより、モリブデンクロム膜
及びＩＴＯ膜の端部を基板に対してほぼ垂直又はテーパ
形状にエッチングすることができる。
【００１７】また、本発明のパターン形成方法は、上記
第１のエッチング工程に代えて、上記第２及び第１の金
属膜をウエットエッチングし、その後、上記第２の金属
膜を再度ウエットエッチングする第３のエッチング工程
を備えてもよい。
第１のエッチング工程に代えて、上記第２及び第１の金
属膜をウエットエッチングし、その後、上記第２の金属
膜を再度ウエットエッチングする第３のエッチング工程
を備えてもよい。
【００１８】第１のエッチング工程に代えて第３のエッ
チング工程を備えても、製造コストの削減が図られる。
また、第１のエッチング工程に代えて第３のエッチング
工程を備えても、やはり、第２及び第１の金属膜には、
エッチングによる段差が形成されるが、第１又は第２の
エッチング工程を実行したときと同様に、この段差の部
分におけるステップカバレージを良好にすることができ
る。
チング工程を備えても、製造コストの削減が図られる。
また、第１のエッチング工程に代えて第３のエッチング
工程を備えても、やはり、第２及び第１の金属膜には、
エッチングによる段差が形成されるが、第１又は第２の
エッチング工程を実行したときと同様に、この段差の部
分におけるステップカバレージを良好にすることができ
る。
【００１９】ここで、本発明のパターン形成方法は、前
記第１の金属膜が、５００オングストロームÅ以下の膜
厚を有することが好ましい。
記第１の金属膜が、５００オングストロームÅ以下の膜
厚を有することが好ましい。
【００２０】膜厚を５００Å以下にすることにより、ス
テップカバレージを容易に良好にすることができる。
テップカバレージを容易に良好にすることができる。
【００２１】ここで、上記第１の金属膜がＩＴＯを主成
分とするＩＴＯ膜であり、上記第２の金属膜がモリブデ
ンクロムを主成分とするモリブデンクロム膜であり、上
記第３のエッチング工程が、上記モリブデンクロム膜
を、燐酸、硝酸、及び水を含有する混合液を用いてウエ
ットエッチングし、上記ＩＴＯ膜を塩酸を用いてウエッ
トエッチングし、その後、上記モリブデンクロム膜を燐
酸、硝酸、及び水を含有する混合液を用いて再度ウエッ
トエッチングする工程であることが好ましい。
分とするＩＴＯ膜であり、上記第２の金属膜がモリブデ
ンクロムを主成分とするモリブデンクロム膜であり、上
記第３のエッチング工程が、上記モリブデンクロム膜
を、燐酸、硝酸、及び水を含有する混合液を用いてウエ
ットエッチングし、上記ＩＴＯ膜を塩酸を用いてウエッ
トエッチングし、その後、上記モリブデンクロム膜を燐
酸、硝酸、及び水を含有する混合液を用いて再度ウエッ
トエッチングする工程であることが好ましい。
【００２２】上記の方法でモリブデンクロム膜及びＩＴ
Ｏ膜をエッチングすることにより、モリブデンクロム膜
及びＩＴＯ膜の端部を基板に対してほぼ垂直にエッチン
グすることができる。
Ｏ膜をエッチングすることにより、モリブデンクロム膜
及びＩＴＯ膜の端部を基板に対してほぼ垂直にエッチン
グすることができる。
【００２３】また、本発明の半導体装置は、基板上に形
成されたソース電極と、上記ソース電極に積層されたソ
ースバスと、上記基板上に形成され、第１の電極及び上
記第１の電極に積層された第２の電極を有するドレイン
電極とを備えた半導体装置であって、上記ソース電極の
端部が、上記ソースバスの端部に対し上記ドレイン電極
側に突出しており、上記ドレイン電極が有する第１の電
極の端部が、上記第２の電極に対し上記ソース電極側に
突出していることを特徴とする。
成されたソース電極と、上記ソース電極に積層されたソ
ースバスと、上記基板上に形成され、第１の電極及び上
記第１の電極に積層された第２の電極を有するドレイン
電極とを備えた半導体装置であって、上記ソース電極の
端部が、上記ソースバスの端部に対し上記ドレイン電極
側に突出しており、上記ドレイン電極が有する第１の電
極の端部が、上記第２の電極に対し上記ソース電極側に
突出していることを特徴とする。
【００２４】本発明のパターン形成方法を採用すること
により、ソース電極の端部を、ソースバスの端部に対し
てドレイン電極側に突出させ、さらに、ドレイン電極が
有する第１の電極の端部を、第２の電極の端部に対して
ソース電極側に突出させることができる。ソース電極の
端部及び第１の電極の端部それぞれを、ドレイン電極及
び上記ソース電極それぞれの側に突出させておくことに
より、例えば、ソース電極及びドレイン電極双方の電極
に接続されるａ−Ｓｉ膜を形成する場合、ソース電極及
びドレイン電極それぞれと良好なオーミックコンタクト
が得られるように、ａ−Ｓｉ膜を形成することができ
る。
により、ソース電極の端部を、ソースバスの端部に対し
てドレイン電極側に突出させ、さらに、ドレイン電極が
有する第１の電極の端部を、第２の電極の端部に対して
ソース電極側に突出させることができる。ソース電極の
端部及び第１の電極の端部それぞれを、ドレイン電極及
び上記ソース電極それぞれの側に突出させておくことに
より、例えば、ソース電極及びドレイン電極双方の電極
に接続されるａ−Ｓｉ膜を形成する場合、ソース電極及
びドレイン電極それぞれと良好なオーミックコンタクト
が得られるように、ａ−Ｓｉ膜を形成することができ
る。
【００２５】ここで、本発明の半導体装置は、上記ソー
ス電極、上記ソースバス、上記第１の電極、及び上記第
２の電極それぞれの端部が、上記基板に対して垂直に形
成されてもよいし、上記基板に対して斜めに形成されて
もよい。
ス電極、上記ソースバス、上記第１の電極、及び上記第
２の電極それぞれの端部が、上記基板に対して垂直に形
成されてもよいし、上記基板に対して斜めに形成されて
もよい。
【００２６】本発明のパターン形成方法において、第１
〜第３ののエッチング工程のうち、第１のエッチング工
程を採用することにより、ソース電極、ソースバス、第
１の電極、及び第２の電極それぞれの端部を、基板に対
して斜めとなるテーパ形状に形成することができ、一
方、第２及び第３のエッチング工程を採用することによ
り、ソース電極、ソースバス、第１の電極、及び第２の
電極それぞれの端部を、基板に対して垂直に形成するこ
とができる。
〜第３ののエッチング工程のうち、第１のエッチング工
程を採用することにより、ソース電極、ソースバス、第
１の電極、及び第２の電極それぞれの端部を、基板に対
して斜めとなるテーパ形状に形成することができ、一
方、第２及び第３のエッチング工程を採用することによ
り、ソース電極、ソースバス、第１の電極、及び第２の
電極それぞれの端部を、基板に対して垂直に形成するこ
とができる。
【００２７】
【発明の実施の形態】以下、本発明の実施形態につい
て、液晶表示装置の液晶パネル内部に備えられるＴＦＴ
を取り上げて説明する。
て、液晶表示装置の液晶パネル内部に備えられるＴＦＴ
を取り上げて説明する。
【００２８】図１は、本発明のパターン形成方法の第１
実施形態を用いて製造された、本発明の半導体装置の第
１実施形態であるＴＦＴ１を示す断面図である。
実施形態を用いて製造された、本発明の半導体装置の第
１実施形態であるＴＦＴ１を示す断面図である。
【００２９】この図１には、ガラス基板２に形成された
ＴＦＴ１が示されている。実際は、このガラス基板２に
は多数のＴＦＴ１が形成されているが、ここでは、代表
してＴＦＴ１を１個のみ示している。
ＴＦＴ１が示されている。実際は、このガラス基板２に
は多数のＴＦＴ１が形成されているが、ここでは、代表
してＴＦＴ１を１個のみ示している。
【００３０】以下、このＴＦＴ１について、図１ととも
に、このＴＦＴ１の製造方法が概略的に示されている図
２〜図１４を参照しながら説明する。
に、このＴＦＴ１の製造方法が概略的に示されている図
２〜図１４を参照しながら説明する。
【００３１】このＴＦＴ１を製造するにあたっては、先
ず、図２に示すように、ガラス基板２に光遮光膜３のパ
ターンを形成する。この光遮光膜３は、光遮光膜３の材
料であるＭｏＣｒ（モリブデンクロム）を堆積し、この
堆積したＭｏＣｒをリソグラフィ法によりパターニング
することにより形成される。
ず、図２に示すように、ガラス基板２に光遮光膜３のパ
ターンを形成する。この光遮光膜３は、光遮光膜３の材
料であるＭｏＣｒ（モリブデンクロム）を堆積し、この
堆積したＭｏＣｒをリソグラフィ法によりパターニング
することにより形成される。
【００３２】光遮光膜３の形成後、図３に示すように、
この光遮光膜３を覆うようにＳｉＯ ２層４を形成する。
その後、図４に示すように、このＳｉＯ２層４にＩＴＯ
膜５０を積層する。ところで、図１を参照すると、ソー
ス電極５及び画素電極９はともに単層膜であるが、ドレ
イン電極８は、上部電極７及び下部電極６からなる積層
膜であることがわかる。このＩＴＯ膜５０は、後述する
エッチングにより、ソース電極５及び画素電極９を形成
するとともに、ドレイン電極８の上部電極７及び下部電
極６のうちの下部電極６を形成するための膜である。こ
こでは、ＩＴＯ膜５０の膜厚は、約４００Åである。
この光遮光膜３を覆うようにＳｉＯ ２層４を形成する。
その後、図４に示すように、このＳｉＯ２層４にＩＴＯ
膜５０を積層する。ところで、図１を参照すると、ソー
ス電極５及び画素電極９はともに単層膜であるが、ドレ
イン電極８は、上部電極７及び下部電極６からなる積層
膜であることがわかる。このＩＴＯ膜５０は、後述する
エッチングにより、ソース電極５及び画素電極９を形成
するとともに、ドレイン電極８の上部電極７及び下部電
極６のうちの下部電極６を形成するための膜である。こ
こでは、ＩＴＯ膜５０の膜厚は、約４００Åである。
【００３３】ＩＴＯ膜５０の形成後、このＩＴＯ膜５０
をパターニングせずに、図５に示すように、ＩＴＯ膜５
０にＭｏＣｒ膜１００を積層する。このＭｏＣｒ膜１０
０は、後述するエッチングにより、ソースバス１０（図
１参照）を形成するとともに、ドレイン電極８の上部電
極７を形成するための膜である。ＩＴＯ膜５０及びＭｏ
Ｃｒ膜１００の形成後、このＭｏＣｒ膜１００及びＩＴ
Ｏ膜５０を連続してエッチングする。
をパターニングせずに、図５に示すように、ＩＴＯ膜５
０にＭｏＣｒ膜１００を積層する。このＭｏＣｒ膜１０
０は、後述するエッチングにより、ソースバス１０（図
１参照）を形成するとともに、ドレイン電極８の上部電
極７を形成するための膜である。ＩＴＯ膜５０及びＭｏ
Ｃｒ膜１００の形成後、このＭｏＣｒ膜１００及びＩＴ
Ｏ膜５０を連続してエッチングする。
【００３４】図６〜図９は、ＭｏＣｒ膜１００及びＩＴ
Ｏ膜５０をエッチングする様子を示す図である。
Ｏ膜５０をエッチングする様子を示す図である。
【００３５】先ず、図６に示すように、ＭｏＣｒ膜１０
０にレジスト膜１０１及び１０２を形成する。レジスト
膜１０１及び１０２の形成後、Ｃｌ２／Ｏ２の混合ガス
を用いて、ＲＩＥ（反応性イオンエッチング）法によ
り、ＭｏＣｒ膜１００及びＩＴＯ膜５０を連続的にドラ
イエッチングする。
０にレジスト膜１０１及び１０２を形成する。レジスト
膜１０１及び１０２の形成後、Ｃｌ２／Ｏ２の混合ガス
を用いて、ＲＩＥ（反応性イオンエッチング）法によ
り、ＭｏＣｒ膜１００及びＩＴＯ膜５０を連続的にドラ
イエッチングする。
【００３６】図７は、ＭｏＣｒ膜１００及びＩＴＯ膜５
０がドライエッチングされる直前の図、図８は、ＭｏＣ
ｒ膜１００及びＩＴＯ膜５０のうち、ＭｏＣｒ膜１００
までドライエッチングが進行した様子を示す図、図９
は、ＭｏＣｒ膜１００及びＩＴＯ膜５０のドライエッチ
ングが終了した様子を示す図である。
０がドライエッチングされる直前の図、図８は、ＭｏＣ
ｒ膜１００及びＩＴＯ膜５０のうち、ＭｏＣｒ膜１００
までドライエッチングが進行した様子を示す図、図９
は、ＭｏＣｒ膜１００及びＩＴＯ膜５０のドライエッチ
ングが終了した様子を示す図である。
【００３７】図７に示すように、Ｃｌ２／Ｏ２の混合ガ
ス（Ｃｌ２／Ｏ２の混合比４：６〜６：４程度）が導入
されると、図８に示すように、先ずＭｏＣｒ膜１００が
エッチングされる。このＭｏＣｒ膜１００のエッチング
により、左側のレジスト膜１０１の直下にはソースバス
１０のパターンが形成され、一方、右側のレジスト膜１
０２の直下には、一部がドレイン電極８の上部電極７を
構成する金属層７０のパターンが形成される。この金属
層７０の材料は、ソースバス１０と同じＭｏＣｒであ
る。ＭｏＣｒ膜１００をＣｌ２／Ｏ２の混合ガスでエッ
チングすることにより、ソースバス１０の端部１０ａ及
び１０ｂ、並びに上部電極７の端部７ａ及び金属層７０
の端部７０ａを、基板２に対し斜めに傾くテーパ形状に
容易に形成することができる。ＭｏＣｒ膜１００のエッ
チングの終了後、Ｃｌ２／Ｏ２の混合比を１：１〜１：
０．５程度に変更して引き続きＩＴＯ膜５０をドライエ
ッチングする。これにより、図９に示すように、ソース
バス１０の真下にソース電極５のパターンが形成され、
一方、金属層７０の真下に、画素電極９と、ドレイン電
極８の下層を構成する下部電極６とのパターンが形成さ
れる。このようにＩＴＯ膜５０がエッチングされること
により、上部電極７及び下部電極６からなるドレイン電
極８が形成される。ＩＴＯ膜５０をＣｌ２／Ｏ２の混合
ガスでエッチングすることにより、ソース電極５の端部
５ａ及び５ｂ、並びに下部電極６の端部６ａ及び画素電
極９の端部９ａを、テーパ形状に容易にエッチングする
ことができる。尚、ここでは、ソース電極５の端部５ａ
が、ソースバス１０の端部１０ａに対して下部電極６側
に距離Ｄ２だけ突出し、また、下部電極６の端部６ａ
が、上部電極７の端部７ａに対してソース電極５側に距
離Ｄ３だけ突出するように、ＩＴＯ膜５０をエッチング
する。ここでは、ソース電極５の端部５ａと下部電極６
の端部６ａとの間の距離Ｄ１は約５μｍであり、距離Ｄ
２及びＤ３は、いずれも約１．０μｍである。
ス（Ｃｌ２／Ｏ２の混合比４：６〜６：４程度）が導入
されると、図８に示すように、先ずＭｏＣｒ膜１００が
エッチングされる。このＭｏＣｒ膜１００のエッチング
により、左側のレジスト膜１０１の直下にはソースバス
１０のパターンが形成され、一方、右側のレジスト膜１
０２の直下には、一部がドレイン電極８の上部電極７を
構成する金属層７０のパターンが形成される。この金属
層７０の材料は、ソースバス１０と同じＭｏＣｒであ
る。ＭｏＣｒ膜１００をＣｌ２／Ｏ２の混合ガスでエッ
チングすることにより、ソースバス１０の端部１０ａ及
び１０ｂ、並びに上部電極７の端部７ａ及び金属層７０
の端部７０ａを、基板２に対し斜めに傾くテーパ形状に
容易に形成することができる。ＭｏＣｒ膜１００のエッ
チングの終了後、Ｃｌ２／Ｏ２の混合比を１：１〜１：
０．５程度に変更して引き続きＩＴＯ膜５０をドライエ
ッチングする。これにより、図９に示すように、ソース
バス１０の真下にソース電極５のパターンが形成され、
一方、金属層７０の真下に、画素電極９と、ドレイン電
極８の下層を構成する下部電極６とのパターンが形成さ
れる。このようにＩＴＯ膜５０がエッチングされること
により、上部電極７及び下部電極６からなるドレイン電
極８が形成される。ＩＴＯ膜５０をＣｌ２／Ｏ２の混合
ガスでエッチングすることにより、ソース電極５の端部
５ａ及び５ｂ、並びに下部電極６の端部６ａ及び画素電
極９の端部９ａを、テーパ形状に容易にエッチングする
ことができる。尚、ここでは、ソース電極５の端部５ａ
が、ソースバス１０の端部１０ａに対して下部電極６側
に距離Ｄ２だけ突出し、また、下部電極６の端部６ａ
が、上部電極７の端部７ａに対してソース電極５側に距
離Ｄ３だけ突出するように、ＩＴＯ膜５０をエッチング
する。ここでは、ソース電極５の端部５ａと下部電極６
の端部６ａとの間の距離Ｄ１は約５μｍであり、距離Ｄ
２及びＤ３は、いずれも約１．０μｍである。
【００３８】尚、ここでは、ＭｏＣｒ膜１００及びＩＴ
Ｏ膜５０をエッチングするために、ＲＩＥ法を用いた
が、ＲＩＥ法以外の、例えば高密度ＰＥ（プラズマエッ
チング）法等のエッチング法を採用して、ＭｏＣｒ膜１
００及びＩＴＯ膜５０をエッチングしてもよい。
Ｏ膜５０をエッチングするために、ＲＩＥ法を用いた
が、ＲＩＥ法以外の、例えば高密度ＰＥ（プラズマエッ
チング）法等のエッチング法を採用して、ＭｏＣｒ膜１
００及びＩＴＯ膜５０をエッチングしてもよい。
【００３９】このようにして、ＭｏＣｒ膜１００及びＩ
ＴＯ膜５０をエッチングした後、レジスト膜１０１及び
１０２を剥離する。その後、ａ−Ｓｉを堆積して、この
堆積したａ−Ｓｉをリソグラフィ法を用いてパターニン
グすることにより、図１０に示すように、ａ−Ｓｉ膜１
１のアイランドパターンを形成する。
ＴＯ膜５０をエッチングした後、レジスト膜１０１及び
１０２を剥離する。その後、ａ−Ｓｉを堆積して、この
堆積したａ−Ｓｉをリソグラフィ法を用いてパターニン
グすることにより、図１０に示すように、ａ−Ｓｉ膜１
１のアイランドパターンを形成する。
【００４０】ａ−Ｓｉ膜１１を形成した後、図１１に示
すように、コンタクトホール１２ａを有するゲート絶縁
膜１２を形成する。このゲート絶縁膜１２は、このゲー
ト絶縁膜１２の材料であるＳｉＮｘを堆積し、この堆積
したＳｉＮｘを、金属層７０の一部が露出するようにエ
ッチングすることにより形成される。コンタクトホール
１２ａは、他のＴＦＴとの電気的な接続をとるために形
成するホールである。ゲート絶縁膜１２の形成後、ゲー
ト電極１３（図１参照）の材料であるアルミニウムを堆
積して、図１２に示すようにＡｌ膜１３０を形成する。
次いで、このＡｌ膜１３０をパターニングするためのレ
ジスト膜１３１を形成する。レジスト膜１３１を形成し
たら、Ａｌ膜１３０をウエットエッチングする。ここで
は、エッチング液として、燐酸／硝酸／水の混合液を用
いる。
すように、コンタクトホール１２ａを有するゲート絶縁
膜１２を形成する。このゲート絶縁膜１２は、このゲー
ト絶縁膜１２の材料であるＳｉＮｘを堆積し、この堆積
したＳｉＮｘを、金属層７０の一部が露出するようにエ
ッチングすることにより形成される。コンタクトホール
１２ａは、他のＴＦＴとの電気的な接続をとるために形
成するホールである。ゲート絶縁膜１２の形成後、ゲー
ト電極１３（図１参照）の材料であるアルミニウムを堆
積して、図１２に示すようにＡｌ膜１３０を形成する。
次いで、このＡｌ膜１３０をパターニングするためのレ
ジスト膜１３１を形成する。レジスト膜１３１を形成し
たら、Ａｌ膜１３０をウエットエッチングする。ここで
は、エッチング液として、燐酸／硝酸／水の混合液を用
いる。
【００４１】図１３は、Ａｌ膜１３０のエッチングが終
了した直後の図である。
了した直後の図である。
【００４２】Ａｌ膜１３０をエッチングすることによ
り、レジスト膜１３１の直下にゲート電極１３が形成さ
れる。同時に、コンタクトホール１２ａに充填されたア
ルミニウムもエッチングされ、金属層７０が露出する。
このとき、この金属層７０が露出してもウエットエッチ
ングを終了せずに、そのまま引き続きウエットエッチン
グを行う。燐酸／硝酸／水の混合液は、Ａｌだけでなく
ＭｏＣｒもエッチングする作用を有しているため、材料
にＭｏ−Ｃｒが用いられている金属層７０は、燐酸／硝
酸／水の混合液でエッチングされる。
り、レジスト膜１３１の直下にゲート電極１３が形成さ
れる。同時に、コンタクトホール１２ａに充填されたア
ルミニウムもエッチングされ、金属層７０が露出する。
このとき、この金属層７０が露出してもウエットエッチ
ングを終了せずに、そのまま引き続きウエットエッチン
グを行う。燐酸／硝酸／水の混合液は、Ａｌだけでなく
ＭｏＣｒもエッチングする作用を有しているため、材料
にＭｏ−Ｃｒが用いられている金属層７０は、燐酸／硝
酸／水の混合液でエッチングされる。
【００４３】図１４は、金属層７０がエッチングされた
様子を示す図である。
様子を示す図である。
【００４４】金属層７０がエッチングされることによ
り、画素電極９が露出する。このとき、コンタクトホー
ル１２ａを有するゲート絶縁膜１２自体がレジスト膜の
役割を果たし、図１４に示すように、ドレイン電極８の
上部電極７はエッチングされずにそのまま残る。金属層
７０の材料であるＭｏＣｒは光を透過しにくい材料であ
るが、上記のように、この金属層７０をエッチングして
画素電極９を露出させることにより、画素電極９が形成
された領域を光が自在に透過することができる。
り、画素電極９が露出する。このとき、コンタクトホー
ル１２ａを有するゲート絶縁膜１２自体がレジスト膜の
役割を果たし、図１４に示すように、ドレイン電極８の
上部電極７はエッチングされずにそのまま残る。金属層
７０の材料であるＭｏＣｒは光を透過しにくい材料であ
るが、上記のように、この金属層７０をエッチングして
画素電極９を露出させることにより、画素電極９が形成
された領域を光が自在に透過することができる。
【００４５】画素電極９が露出したらウエットエッチン
グを終了し、その後、レジスト膜１３１を剥離すること
により、図１に示すＴＦＴ１が製造される。
グを終了し、その後、レジスト膜１３１を剥離すること
により、図１に示すＴＦＴ１が製造される。
【００４６】本実施形態では、ソース電極５、ドレイン
電極８、画素電極９、及びソースバス１０を形成するに
あたり、ＩＴＯ膜５０を形成した後、このＩＴＯ膜５０
をエッチングせずに、ＩＴＯ膜５０にＭｏＣｒ膜１００
を積層し、次いで、このＭｏＣｒ膜１００及びＩＴＯ膜
５０を、図６〜図９を参照しながら説明したように、共
通のレジスト膜１０１及び１０２を用いて連続的にエッ
チングしている。このとき、図６〜図９で示した工程で
は、金属層７０のコンタクトホール１２ａに対応する部
分のエッチング（図１４参照）はまだ行われないが、こ
の部分のエッチングは、図１４を参照しながら説明した
ように、コンタクトホール１２ａを有するゲート絶縁膜
１２自体がレジスト膜の役割を果たすことにより行われ
ているため、金属層７０のコンタクトホール１２ａに対
応する部分をエッチングするための専用のレジスト膜を
形成することは不要である。従って、ＭｏＣｒ膜１００
及びＩＴＯ膜５０をエッチングする場合、ＭｏＣｒ膜１
００をエッチングする専用のレジスト膜と、ＩＴＯ膜５
０をエッチングする専用のレジスト膜とを形成する必要
はなく、ＭｏＣｒ膜１００に形成したレジスト膜１０１
及び１０２と、コンタクトホール１２ａを有するゲート
絶縁膜１２とのコンビネーションにより、ＭｏＣｒ膜１
００及びＩＴＯ膜５０双方の金属膜を所望のパターンに
エッチングすることができる。つまり、ＭｏＣｒ膜１０
０及びＩＴＯ膜５０の２種類の金属膜をパターニングす
るための専用に形成しなければならないレジスト膜は、
ＭｏＣｒ膜１００に形成されるレジスト膜１０１及び１
０２だけで済み、製造コストの削減が図られている。
電極８、画素電極９、及びソースバス１０を形成するに
あたり、ＩＴＯ膜５０を形成した後、このＩＴＯ膜５０
をエッチングせずに、ＩＴＯ膜５０にＭｏＣｒ膜１００
を積層し、次いで、このＭｏＣｒ膜１００及びＩＴＯ膜
５０を、図６〜図９を参照しながら説明したように、共
通のレジスト膜１０１及び１０２を用いて連続的にエッ
チングしている。このとき、図６〜図９で示した工程で
は、金属層７０のコンタクトホール１２ａに対応する部
分のエッチング（図１４参照）はまだ行われないが、こ
の部分のエッチングは、図１４を参照しながら説明した
ように、コンタクトホール１２ａを有するゲート絶縁膜
１２自体がレジスト膜の役割を果たすことにより行われ
ているため、金属層７０のコンタクトホール１２ａに対
応する部分をエッチングするための専用のレジスト膜を
形成することは不要である。従って、ＭｏＣｒ膜１００
及びＩＴＯ膜５０をエッチングする場合、ＭｏＣｒ膜１
００をエッチングする専用のレジスト膜と、ＩＴＯ膜５
０をエッチングする専用のレジスト膜とを形成する必要
はなく、ＭｏＣｒ膜１００に形成したレジスト膜１０１
及び１０２と、コンタクトホール１２ａを有するゲート
絶縁膜１２とのコンビネーションにより、ＭｏＣｒ膜１
００及びＩＴＯ膜５０双方の金属膜を所望のパターンに
エッチングすることができる。つまり、ＭｏＣｒ膜１０
０及びＩＴＯ膜５０の２種類の金属膜をパターニングす
るための専用に形成しなければならないレジスト膜は、
ＭｏＣｒ膜１００に形成されるレジスト膜１０１及び１
０２だけで済み、製造コストの削減が図られている。
【００４７】また、図９を参照しながら説明したよう
に、ソース電極５の端部５ａ、及び下部電極６の端部６
ａは、テーパ形状に形成されている。従って、図１０に
示すように、ａ−Ｓｉ膜１１は、ソース電極５の端部５
ａと、下部電極６の端部６ａとにおいて、良好なステッ
プカバレージが得られるように形成される。このため、
ａ−Ｓｉ膜１１と、ソース電極５及び下部電極６（ドレ
イン電極８）それぞれとの間で、良好なオーミックコン
タクトが得られる。
に、ソース電極５の端部５ａ、及び下部電極６の端部６
ａは、テーパ形状に形成されている。従って、図１０に
示すように、ａ−Ｓｉ膜１１は、ソース電極５の端部５
ａと、下部電極６の端部６ａとにおいて、良好なステッ
プカバレージが得られるように形成される。このため、
ａ−Ｓｉ膜１１と、ソース電極５及び下部電極６（ドレ
イン電極８）それぞれとの間で、良好なオーミックコン
タクトが得られる。
【００４８】以下に、図１〜図１４を参照しながら説明
したＴＦＴ１の製造方法を用いることにより製造コスト
が削減される様子を、従来のＴＦＴの製造方法と比較し
ながら説明する。
したＴＦＴ１の製造方法を用いることにより製造コスト
が削減される様子を、従来のＴＦＴの製造方法と比較し
ながら説明する。
【００４９】図１５は、従来の製造方法を用いて製造さ
れたＴＦＴ１１０を示す断面図である。
れたＴＦＴ１１０を示す断面図である。
【００５０】このＴＦＴ１１０では、ガラス基板２上
に、光遮光膜３、ＳｉＯ２膜４、ソース電極５、ドレイ
ン電極８、画素電極９、ソースバス１０、ａ−Ｓｉ膜１
１、ゲート絶縁膜１２、及びゲート電極１３が形成され
ている。ガラス基板２上にこれら電極及び膜を形成する
ためには、リソグラフィ法を用いてパターニングする工
程を６回実行しなければならない。具体的には、光遮光
膜３の形成時に１回、ソース電極５、ドレイン電極８、
及び画素電極９の形成時に１回、ソースバス１０の形成
時に１回、ａ−Ｓｉ膜１１の形成時に１回、ゲート絶縁
膜１２のコンタクトホール１２ａの形成時に１回、及び
ゲート電極１３の形成時に１回である。
に、光遮光膜３、ＳｉＯ２膜４、ソース電極５、ドレイ
ン電極８、画素電極９、ソースバス１０、ａ−Ｓｉ膜１
１、ゲート絶縁膜１２、及びゲート電極１３が形成され
ている。ガラス基板２上にこれら電極及び膜を形成する
ためには、リソグラフィ法を用いてパターニングする工
程を６回実行しなければならない。具体的には、光遮光
膜３の形成時に１回、ソース電極５、ドレイン電極８、
及び画素電極９の形成時に１回、ソースバス１０の形成
時に１回、ａ−Ｓｉ膜１１の形成時に１回、ゲート絶縁
膜１２のコンタクトホール１２ａの形成時に１回、及び
ゲート電極１３の形成時に１回である。
【００５１】これに対し、図１に示すＴＦＴ１では、リ
ソグラフィ法を用いてパターニングする工程は５回だけ
実行すればよい。具体的には、光遮光膜３の形成時に１
回（図２参照）、ソース電極５、ドレイン電極８、画素
電極９、及びソースバス１０の形成時に１回（図６〜図
９参照。ただし、図６〜図９に示されている工程では、
金属層７０の、コンタクトホール１２ａに対応する部分
は、まだエッチングされずに残っている）、ａ−Ｓｉ膜
１１の形成時に１回（図１０参照）、ゲート絶縁膜１２
のコンタクトホール１２ａの形成時に１回（図１１参
照）、及びゲート電極１３の形成時に１回（図１２〜図
１４参照。図１２〜図１４に示す工程を実行することに
より、ゲート電極１３のパターニングと同時に、金属層
７０の、コンタクトホール１２ａに対応する部分のエッ
チングが行われる）である。従って、図１に示すＴＦＴ
１は、図１５に示すＴＦＴ１１０と比較してパターニン
グの工程を１回削減することができ、製造コストが削減
されることがわかる。
ソグラフィ法を用いてパターニングする工程は５回だけ
実行すればよい。具体的には、光遮光膜３の形成時に１
回（図２参照）、ソース電極５、ドレイン電極８、画素
電極９、及びソースバス１０の形成時に１回（図６〜図
９参照。ただし、図６〜図９に示されている工程では、
金属層７０の、コンタクトホール１２ａに対応する部分
は、まだエッチングされずに残っている）、ａ−Ｓｉ膜
１１の形成時に１回（図１０参照）、ゲート絶縁膜１２
のコンタクトホール１２ａの形成時に１回（図１１参
照）、及びゲート電極１３の形成時に１回（図１２〜図
１４参照。図１２〜図１４に示す工程を実行することに
より、ゲート電極１３のパターニングと同時に、金属層
７０の、コンタクトホール１２ａに対応する部分のエッ
チングが行われる）である。従って、図１に示すＴＦＴ
１は、図１５に示すＴＦＴ１１０と比較してパターニン
グの工程を１回削減することができ、製造コストが削減
されることがわかる。
【００５２】図１６は、本発明のパターン形成方法の第
２実施形態を用いて製造された、本発明の半導体装置の
第２の実施形態であるＴＦＴ１００を示す断面図であ
る。
２実施形態を用いて製造された、本発明の半導体装置の
第２の実施形態であるＴＦＴ１００を示す断面図であ
る。
【００５３】以下、このＴＦＴ１００について、図１６
〜図１９とともに、必要に応じて図２〜図１４を参照し
ながら説明する。尚、図１６に示すＴＦＴ１００の製造
工程については、図１に示すＴＦＴ１の製造工程と同じ
工程については簡単に説明し、図１に示すＴＦＴ１の製
造工程と異なる工程について詳しく説明する。
〜図１９とともに、必要に応じて図２〜図１４を参照し
ながら説明する。尚、図１６に示すＴＦＴ１００の製造
工程については、図１に示すＴＦＴ１の製造工程と同じ
工程については簡単に説明し、図１に示すＴＦＴ１の製
造工程と異なる工程について詳しく説明する。
【００５４】このＴＦＴ１００を製造するにあたって
は、先ず、図２〜図５を参照しながら説明した方法で、
ガラス基板２に、光遮光膜３、ＳｉＯ２層４、ＩＴＯ膜
５０、及びＭｏＣｒ膜１００を形成する。その後、図６
に示すように、ＭｏＣｒ膜１００にレジスト膜１０１及
び１０２を形成し、ＭｏＣｒ膜１００及びＩＴＯ膜５０
を順次エッチングする。ここでは、ＭｏＣｒ膜１００を
ウエットエッチングし、次いでＩＴＯ膜５０をドライエ
ッチングする。
は、先ず、図２〜図５を参照しながら説明した方法で、
ガラス基板２に、光遮光膜３、ＳｉＯ２層４、ＩＴＯ膜
５０、及びＭｏＣｒ膜１００を形成する。その後、図６
に示すように、ＭｏＣｒ膜１００にレジスト膜１０１及
び１０２を形成し、ＭｏＣｒ膜１００及びＩＴＯ膜５０
を順次エッチングする。ここでは、ＭｏＣｒ膜１００を
ウエットエッチングし、次いでＩＴＯ膜５０をドライエ
ッチングする。
【００５５】図１７は、ＭｏＣｒ膜１００をウエットエ
ッチングした様子を示す図である。
ッチングした様子を示す図である。
【００５６】ここでは、エッチング液として燐酸／硝酸
／水の混合液を用いてＭｏＣｒ膜１００をウエットエッ
チングする。これにより、左側のレジスト膜１０１の直
下にはソースバス１０のパターンが形成され、一方、右
側のレジスト膜１０２の直下には、一部がドレイン電極
８の上部電極７を構成する金属層７０のパターンが形成
される。この金属層７０の材料は、ソースバス１０と同
じＭｏＣｒである。ここでは、サイドエッチングを進行
させ、レジスト膜１０１の端部１０１ａとソースバス１
０の端部１０ａとの間の距離Ｄ４、及びレジスト膜１０
２の端部１０２ａと上部電極７の端部７ａとの間の距離
Ｄ５を約１μｍとする。ソースバス１０の端部１０ａ及
び１０ｂ、また、上部電極７の端部７ａ及び金属層７０
の端部７０ａは、基板２に対しほぼ垂直に形成される。
尚、ＭｏＣｒ膜１００は燐酸／硝酸／水の混合液でエッ
チングされるが、このＭｏＣｒ膜１００の直下に形成さ
れたＩＴＯ膜５０は燐酸／硝酸／水の混合液ではほとん
どエッチングされないため、図１７に示すように、ＩＴ
Ｏ膜５０はほとんどそのままの状態で残る。ＭｏＣｒ膜
１００をエッチングした後、次いで、ＩＴＯ膜５０をド
ライエッチングする。
／水の混合液を用いてＭｏＣｒ膜１００をウエットエッ
チングする。これにより、左側のレジスト膜１０１の直
下にはソースバス１０のパターンが形成され、一方、右
側のレジスト膜１０２の直下には、一部がドレイン電極
８の上部電極７を構成する金属層７０のパターンが形成
される。この金属層７０の材料は、ソースバス１０と同
じＭｏＣｒである。ここでは、サイドエッチングを進行
させ、レジスト膜１０１の端部１０１ａとソースバス１
０の端部１０ａとの間の距離Ｄ４、及びレジスト膜１０
２の端部１０２ａと上部電極７の端部７ａとの間の距離
Ｄ５を約１μｍとする。ソースバス１０の端部１０ａ及
び１０ｂ、また、上部電極７の端部７ａ及び金属層７０
の端部７０ａは、基板２に対しほぼ垂直に形成される。
尚、ＭｏＣｒ膜１００は燐酸／硝酸／水の混合液でエッ
チングされるが、このＭｏＣｒ膜１００の直下に形成さ
れたＩＴＯ膜５０は燐酸／硝酸／水の混合液ではほとん
どエッチングされないため、図１７に示すように、ＩＴ
Ｏ膜５０はほとんどそのままの状態で残る。ＭｏＣｒ膜
１００をエッチングした後、次いで、ＩＴＯ膜５０をド
ライエッチングする。
【００５７】図１８は、ＩＴＯ膜５０をドライエッチン
グした様子を示す図である。
グした様子を示す図である。
【００５８】ＩＴＯ膜５０は高密度ＰＥ法を用いてドラ
イエッチングする。エッチングガスとしてＣｌ２を用い
る。ＩＴＯ膜５０をドライエッチングすることにより、
ソースバス１０の直下にソース電極５のパターンが形成
され、一方、金属層７０の直下には、ドレイン電極８の
下部電極６及び画素電極９を構成するパターンが形成さ
れる。ソース電極５の端部５ａ及び５ｂ、また、下部電
極６の端部６ａ及び画素電極９の端部９ａは、基板２に
対しほぼ垂直に形成される。尚、ＩＴＯ膜５０について
は、ＭｏＣｒ膜１００とは異なり、サイドエッチングは
行わず、ソース電極５の端部５ａがレジスト膜１０１の
端部１０１ａとほぼ一致し、また、下部電極６の端部６
ａがレジスト膜１０２の端部１０２ａとほぼ一致するよ
うにエッチングする。尚、ここでは、ソース電極５の端
部５ａと、下部電極６の端部６ａとの間の距離Ｄ７は、
約５μｍである。
イエッチングする。エッチングガスとしてＣｌ２を用い
る。ＩＴＯ膜５０をドライエッチングすることにより、
ソースバス１０の直下にソース電極５のパターンが形成
され、一方、金属層７０の直下には、ドレイン電極８の
下部電極６及び画素電極９を構成するパターンが形成さ
れる。ソース電極５の端部５ａ及び５ｂ、また、下部電
極６の端部６ａ及び画素電極９の端部９ａは、基板２に
対しほぼ垂直に形成される。尚、ＩＴＯ膜５０について
は、ＭｏＣｒ膜１００とは異なり、サイドエッチングは
行わず、ソース電極５の端部５ａがレジスト膜１０１の
端部１０１ａとほぼ一致し、また、下部電極６の端部６
ａがレジスト膜１０２の端部１０２ａとほぼ一致するよ
うにエッチングする。尚、ここでは、ソース電極５の端
部５ａと、下部電極６の端部６ａとの間の距離Ｄ７は、
約５μｍである。
【００５９】このようにして、ソースバス１０、ソース
電極５、ドレイン電極８、及び画素電極９を形成した
後、レジスト膜１０１及び１０２を剥離する。その後、
図１９に示すように、ａ−Ｓｉ膜１１のアイランドパタ
ーンを形成する。ところで、ソース電極５の端部５ａ
は、このソース電極５の直上に形成されたソースバス１
０の端部１０ａよりも距離Ｄ４だけ突出しており、ま
た、ドレイン電極８の下部電極６の端部６ａは、この下
部電極６の直上に形成された上部電極７の端部７ａより
も距離Ｄ５だけ突出しており、さらに、ソース電極５及
び下部電極６は、約４００Åという薄い膜厚に形成され
ている。このように、ソース電極５の端部５ａ及び下部
電極６の端部６ａそれぞれを、ソースバス１０の端部１
０ａ及び上部電極７の端部７ａそれぞれよりも突出さ
せ、さらに、ソース電極５及び下部電極６の膜厚を約４
００Å程度にしておくことにより、ソース電極５の端部
５ａ及び下部電極６の端部６ａをテーパ形状に形成しな
くても、ソース電極５の端部５ａ及び下部電極６の端部
６ａにおいて、ａ−Ｓｉ膜１１のステップカバレージを
良好にすることができる。従って、ａ−Ｓｉ膜１１と、
ソース電極５及び下部電極６それぞれとの間で、良好な
オーミックコンタクトが得られる。尚、ここでは、ソー
ス電極５及び下部電極６の膜厚は約４００Åであるが、
これらの膜厚が約４００Å以上であってもステップカバ
レージを良好にすることは可能である。ただし、これら
の膜厚が厚すぎるとステップカバレージは悪くなる。一
般的には、これらの膜厚が約５００Å以下であれば、ス
テップカバレージを良好にすることは容易に行えると思
われる。
電極５、ドレイン電極８、及び画素電極９を形成した
後、レジスト膜１０１及び１０２を剥離する。その後、
図１９に示すように、ａ−Ｓｉ膜１１のアイランドパタ
ーンを形成する。ところで、ソース電極５の端部５ａ
は、このソース電極５の直上に形成されたソースバス１
０の端部１０ａよりも距離Ｄ４だけ突出しており、ま
た、ドレイン電極８の下部電極６の端部６ａは、この下
部電極６の直上に形成された上部電極７の端部７ａより
も距離Ｄ５だけ突出しており、さらに、ソース電極５及
び下部電極６は、約４００Åという薄い膜厚に形成され
ている。このように、ソース電極５の端部５ａ及び下部
電極６の端部６ａそれぞれを、ソースバス１０の端部１
０ａ及び上部電極７の端部７ａそれぞれよりも突出さ
せ、さらに、ソース電極５及び下部電極６の膜厚を約４
００Å程度にしておくことにより、ソース電極５の端部
５ａ及び下部電極６の端部６ａをテーパ形状に形成しな
くても、ソース電極５の端部５ａ及び下部電極６の端部
６ａにおいて、ａ−Ｓｉ膜１１のステップカバレージを
良好にすることができる。従って、ａ−Ｓｉ膜１１と、
ソース電極５及び下部電極６それぞれとの間で、良好な
オーミックコンタクトが得られる。尚、ここでは、ソー
ス電極５及び下部電極６の膜厚は約４００Åであるが、
これらの膜厚が約４００Å以上であってもステップカバ
レージを良好にすることは可能である。ただし、これら
の膜厚が厚すぎるとステップカバレージは悪くなる。一
般的には、これらの膜厚が約５００Å以下であれば、ス
テップカバレージを良好にすることは容易に行えると思
われる。
【００６０】ａ−Ｓｉ膜１１を形成した後、図１１〜図
１４を参照しながら説明した方法と同様の方法で、コン
タクトホール１２ａを有するゲート絶縁膜１２、及びゲ
ート電極１３を形成する。ゲート電極１３を形成すると
きには、画素電極９が露出するまでＡｌ膜１３０のエッ
チングを行う。
１４を参照しながら説明した方法と同様の方法で、コン
タクトホール１２ａを有するゲート絶縁膜１２、及びゲ
ート電極１３を形成する。ゲート電極１３を形成すると
きには、画素電極９が露出するまでＡｌ膜１３０のエッ
チングを行う。
【００６１】以上のようにして、図１６に示すＴＦＴ１
００が製造される。
００が製造される。
【００６２】このＴＦＴ１００では、ソース電極５、ド
レイン電極８、画素電極９、及びソースバス１０を形成
するにあたり、ＩＴＯ膜５０を形成した後、このＩＴＯ
膜５０をエッチングせずに、ＩＴＯ膜５０にＭｏＣｒ膜
１００を積層し、次いで、このＭｏＣｒ膜１００及びＩ
ＴＯ膜５０を、図１７及び図１８を参照しながら説明し
たように、共通のレジスト膜１０１及び１０２を用いて
エッチングしている。このとき、図１７及び図１８で示
した工程では、金属層７０のコンタクトホール１２ａに
対応する部分のエッチングはまだ行われないが、この部
分のエッチングは、図１４を参照しながら説明したよう
に、コンタクトホール１２ａを有するゲート絶縁膜１２
自体がレジスト膜の役割を果たすことにより行われてお
り、金属層７０のコンタクトホール１２ａに対応する部
分をエッチングするための専用のレジスト膜を形成する
ことは不要である。従って、ＩＴＯ膜５０及びＭｏＣｒ
膜１００の２種類の金属膜をパターニングするための専
用に形成しなければならないレジスト膜は、図１に示す
ＴＦＴ１と同様に、ＭｏＣｒ膜１００に形成されるレジ
スト膜１０１及び１０２だけであり、やはり製造コスト
の削減が図られる。
レイン電極８、画素電極９、及びソースバス１０を形成
するにあたり、ＩＴＯ膜５０を形成した後、このＩＴＯ
膜５０をエッチングせずに、ＩＴＯ膜５０にＭｏＣｒ膜
１００を積層し、次いで、このＭｏＣｒ膜１００及びＩ
ＴＯ膜５０を、図１７及び図１８を参照しながら説明し
たように、共通のレジスト膜１０１及び１０２を用いて
エッチングしている。このとき、図１７及び図１８で示
した工程では、金属層７０のコンタクトホール１２ａに
対応する部分のエッチングはまだ行われないが、この部
分のエッチングは、図１４を参照しながら説明したよう
に、コンタクトホール１２ａを有するゲート絶縁膜１２
自体がレジスト膜の役割を果たすことにより行われてお
り、金属層７０のコンタクトホール１２ａに対応する部
分をエッチングするための専用のレジスト膜を形成する
ことは不要である。従って、ＩＴＯ膜５０及びＭｏＣｒ
膜１００の２種類の金属膜をパターニングするための専
用に形成しなければならないレジスト膜は、図１に示す
ＴＦＴ１と同様に、ＭｏＣｒ膜１００に形成されるレジ
スト膜１０１及び１０２だけであり、やはり製造コスト
の削減が図られる。
【００６３】尚、第２実施形態では、ソースバス１０の
端部１０ａ及び１０ｂ並びに上部電極７の端部７ａ及び
金属層７０の端部７０ａを基板２に対しほぼ垂直に形成
し、さらに、ソース電極５の端部５ａ及び５ｂ並びに下
部電極６の端部６ａ及び画素電極９の端部９ａを基板２
に対しほぼ垂直に形成しているが、これら端部は、エッ
チング条件を調整することにより、テーパ形状に形成す
ることも可能である。
端部１０ａ及び１０ｂ並びに上部電極７の端部７ａ及び
金属層７０の端部７０ａを基板２に対しほぼ垂直に形成
し、さらに、ソース電極５の端部５ａ及び５ｂ並びに下
部電極６の端部６ａ及び画素電極９の端部９ａを基板２
に対しほぼ垂直に形成しているが、これら端部は、エッ
チング条件を調整することにより、テーパ形状に形成す
ることも可能である。
【００６４】次に、本発明のパターン形成方法の第３実
施形態を用いて製造された、本発明の半導体装置の第３
実施形態のＴＦＴについて説明する。この第３実施形態
のＴＦＴは、図１６に示す第２実施形態のＴＦＴ１００
の構造と同じ構造を有している。従って、この第３実施
形態のＴＦＴの構造については、図１６を参照しながら
説明する。さらに、この第３実施形態のＴＦＴの製造工
程の説明については、図２０及び図２１とともに、必要
に応じて図２〜図１９を参照しながら説明する。
施形態を用いて製造された、本発明の半導体装置の第３
実施形態のＴＦＴについて説明する。この第３実施形態
のＴＦＴは、図１６に示す第２実施形態のＴＦＴ１００
の構造と同じ構造を有している。従って、この第３実施
形態のＴＦＴの構造については、図１６を参照しながら
説明する。さらに、この第３実施形態のＴＦＴの製造工
程の説明については、図２０及び図２１とともに、必要
に応じて図２〜図１９を参照しながら説明する。
【００６５】第３の実施形態のＴＦＴ１００を製造する
にあたっては、先ず、図２〜図５を参照しながら説明し
た方法で、ガラス基板２に、光遮光膜３、ＳｉＯ２層
４、ＩＴＯ膜５０、及びＭｏＣｒ膜１００を形成する。
その後、図６に示すように、ＭｏＣｒ膜１００にレジス
ト膜１０１及び１０２を形成し、ＭｏＣｒ膜１００及び
ＩＴＯ膜５０をエッチングする。このエッチングについ
て、図１７、図２０、及び図２１を参照しながら説明す
る。
にあたっては、先ず、図２〜図５を参照しながら説明し
た方法で、ガラス基板２に、光遮光膜３、ＳｉＯ２層
４、ＩＴＯ膜５０、及びＭｏＣｒ膜１００を形成する。
その後、図６に示すように、ＭｏＣｒ膜１００にレジス
ト膜１０１及び１０２を形成し、ＭｏＣｒ膜１００及び
ＩＴＯ膜５０をエッチングする。このエッチングについ
て、図１７、図２０、及び図２１を参照しながら説明す
る。
【００６６】先ず、図１７に示すように、ＭｏＣｒ膜１
００をウエットエッチングすることにより、一部がドレ
イン電極８の上部電極７を構成する金属層７０と、ソー
スバス１０とを形成する。ここでは、レジスト膜１０１
の端部１０１ａとソースバス１０の端部１０ａとの間の
距離Ｄ４、及びレジスト膜１０２の端部１０２ａと上部
電極７の端部７ａとの間の距離Ｄ５は約０．５μｍであ
り、また、ソースバス１０の端部１０ａと上部電極７の
端部７ａとの間の距離Ｄ６は、約５μｍである。ＭｏＣ
ｒ膜１００をウエットエッチングした後、次いで、ＩＴ
Ｏ膜５０をウエットエッチングする。
００をウエットエッチングすることにより、一部がドレ
イン電極８の上部電極７を構成する金属層７０と、ソー
スバス１０とを形成する。ここでは、レジスト膜１０１
の端部１０１ａとソースバス１０の端部１０ａとの間の
距離Ｄ４、及びレジスト膜１０２の端部１０２ａと上部
電極７の端部７ａとの間の距離Ｄ５は約０．５μｍであ
り、また、ソースバス１０の端部１０ａと上部電極７の
端部７ａとの間の距離Ｄ６は、約５μｍである。ＭｏＣ
ｒ膜１００をウエットエッチングした後、次いで、ＩＴ
Ｏ膜５０をウエットエッチングする。
【００６７】図２０は、ＩＴＯ膜５０をウエットエッチ
ングした様子を示す図である。
ングした様子を示す図である。
【００６８】エッチング液としてＨＣｌ（塩酸）を用い
てＩＴＯ膜５０をウエットエッチングする。このとき、
ソース電極５の端部５ａ及び５ｂが、ソースバス１０の
端部１０ａ及び１０ｂに一致し、また、下部電極６の端
部６ａ及び画素電極９の端部９ａが、上部電極７の端部
７ａ及び金属層７０の端部７０ａに一致するようにエッ
チングする。
てＩＴＯ膜５０をウエットエッチングする。このとき、
ソース電極５の端部５ａ及び５ｂが、ソースバス１０の
端部１０ａ及び１０ｂに一致し、また、下部電極６の端
部６ａ及び画素電極９の端部９ａが、上部電極７の端部
７ａ及び金属層７０の端部７０ａに一致するようにエッ
チングする。
【００６９】このようにして、ＭｏＣｒ膜１００及びＩ
ＴＯ膜５０をエッチングした後、ソースバス１０の端部
１０ａ及び１０ｂ、上部電極７の端部７ａ及び金属層７
０の端部７０ａを、再度ウエットエッチングする。
ＴＯ膜５０をエッチングした後、ソースバス１０の端部
１０ａ及び１０ｂ、上部電極７の端部７ａ及び金属層７
０の端部７０ａを、再度ウエットエッチングする。
【００７０】図２１は、ソースバス１０の端部１０ａ及
び１０ｂ、上部電極７の端部７ａ及び金属層７０の端部
７０ａを再度ウエットエッチングした様子を示す断面図
である。
び１０ｂ、上部電極７の端部７ａ及び金属層７０の端部
７０ａを再度ウエットエッチングした様子を示す断面図
である。
【００７１】ここでは、エッチング液に燐酸／硝酸／水
の混合液を用いて、ソースバス１０の端部１０ａとソー
ス電極５の端部５ａとの間の距離Ｄ７、及び上部電極７
の端部７ａと下部電極６の端部６ａとの間の距離Ｄ８が
約１．０μｍとなるように、サイドエッチングする。
の混合液を用いて、ソースバス１０の端部１０ａとソー
ス電極５の端部５ａとの間の距離Ｄ７、及び上部電極７
の端部７ａと下部電極６の端部６ａとの間の距離Ｄ８が
約１．０μｍとなるように、サイドエッチングする。
【００７２】このようにして、ＭｏＣｒ膜１００及びＩ
ＴＯ膜５０をパターニングする。その後、図１９に示す
ように、ａ−Ｓｉ膜１１のアイランドパターンが形成さ
れる。ところで、ソース電極５の端部５ａは、このソー
ス電極５の直上に形成されたソースバス１０の端部１０
ａよりも距離Ｄ４（＝Ｄ７）だけ突出しており、また、
下部電極６の端部６ａは、この下部電極６の直上に形成
された上部電極７の端部７ａよりも距離Ｄ５（＝Ｄ８）
だけ突出しており、さらに、ソース電極５及び下部電極
６は、約４００Åという薄い膜厚に形成されている。従
って、第２実施形態のＴＦＴの場合と同様に、ソース電
極５の端部５ａ及び下部電極６の端部６ａをテーパ形状
に形成しなくても、ソース電極５の端部５ａ及び下部電
極６の端部６ａにおいて、ａ−Ｓｉ膜１１のステップカ
バレージを良好にすることができる。従って、ａ−Ｓｉ
膜１１と、ソース電極５及び下部電極６それぞれとの間
で、良好なオーミックコンタクトが得られる。尚、ここ
では、ソース電極５及び下部電極６の膜厚は約４００Å
であるが、これらの膜厚が約４００Å以上であってもス
テップカバレージを良好にすることは可能である。ただ
し、これらの膜厚が厚すぎるとステップカバレージは悪
くなる。一般的には、これらの膜厚が約５００Å以下で
あれば、ステップカバレージを良好にすることは容易に
行えると思われる。
ＴＯ膜５０をパターニングする。その後、図１９に示す
ように、ａ−Ｓｉ膜１１のアイランドパターンが形成さ
れる。ところで、ソース電極５の端部５ａは、このソー
ス電極５の直上に形成されたソースバス１０の端部１０
ａよりも距離Ｄ４（＝Ｄ７）だけ突出しており、また、
下部電極６の端部６ａは、この下部電極６の直上に形成
された上部電極７の端部７ａよりも距離Ｄ５（＝Ｄ８）
だけ突出しており、さらに、ソース電極５及び下部電極
６は、約４００Åという薄い膜厚に形成されている。従
って、第２実施形態のＴＦＴの場合と同様に、ソース電
極５の端部５ａ及び下部電極６の端部６ａをテーパ形状
に形成しなくても、ソース電極５の端部５ａ及び下部電
極６の端部６ａにおいて、ａ−Ｓｉ膜１１のステップカ
バレージを良好にすることができる。従って、ａ−Ｓｉ
膜１１と、ソース電極５及び下部電極６それぞれとの間
で、良好なオーミックコンタクトが得られる。尚、ここ
では、ソース電極５及び下部電極６の膜厚は約４００Å
であるが、これらの膜厚が約４００Å以上であってもス
テップカバレージを良好にすることは可能である。ただ
し、これらの膜厚が厚すぎるとステップカバレージは悪
くなる。一般的には、これらの膜厚が約５００Å以下で
あれば、ステップカバレージを良好にすることは容易に
行えると思われる。
【００７３】ａ−Ｓｉ膜１１を形成した後、図１１〜図
１４を参照しながら説明したような方法と同様の方法を
採用して、コンタクトホール１２ａを有するゲート絶縁
膜１２、及びゲート電極１３を形成する。ゲート電極１
３を形成するときには、下部電極６が露出するまでＡｌ
膜１３０のエッチングを行う。
１４を参照しながら説明したような方法と同様の方法を
採用して、コンタクトホール１２ａを有するゲート絶縁
膜１２、及びゲート電極１３を形成する。ゲート電極１
３を形成するときには、下部電極６が露出するまでＡｌ
膜１３０のエッチングを行う。
【００７４】以上のようにして、第３実施形態のＴＦＴ
１００が製造される。
１００が製造される。
【００７５】この第３実施形態のＴＦＴ１００では、ソ
ース電極５、ドレイン電極８、画素電極９、及びソース
バス１０を形成するにあたり、ＩＴＯ膜５０を形成した
後、このＩＴＯ膜５０をエッチングせずに、ＩＴＯ膜５
０にＭｏＣｒ膜１００を積層し、次いで、このＭｏＣｒ
膜１００及びＩＴＯ膜５０を、図１７、図２０、及び図
２１を参照しながら説明したように、共通のレジスト膜
１０１及び１０２を用いてエッチングしている。このと
き、図１７、図２０、及び図２１で示した工程では、金
属層７０のコンタクトホール１２ａに対応する部分のエ
ッチングはまだ行われないが、この部分のエッチング
は、図１４を参照しながら説明したように、コンタクト
ホール１２ａを有するゲート絶縁膜１２自体がレジスト
膜の役割を果たすことにより行われており、金属層７０
のコンタクトホール１２ａに対応する部分をエッチング
するための専用のレジスト膜を形成することは不要であ
る。従って、第１及び２実施形態のＴＦＴと同様に、や
はり製造コストの削減が図られる。
ース電極５、ドレイン電極８、画素電極９、及びソース
バス１０を形成するにあたり、ＩＴＯ膜５０を形成した
後、このＩＴＯ膜５０をエッチングせずに、ＩＴＯ膜５
０にＭｏＣｒ膜１００を積層し、次いで、このＭｏＣｒ
膜１００及びＩＴＯ膜５０を、図１７、図２０、及び図
２１を参照しながら説明したように、共通のレジスト膜
１０１及び１０２を用いてエッチングしている。このと
き、図１７、図２０、及び図２１で示した工程では、金
属層７０のコンタクトホール１２ａに対応する部分のエ
ッチングはまだ行われないが、この部分のエッチング
は、図１４を参照しながら説明したように、コンタクト
ホール１２ａを有するゲート絶縁膜１２自体がレジスト
膜の役割を果たすことにより行われており、金属層７０
のコンタクトホール１２ａに対応する部分をエッチング
するための専用のレジスト膜を形成することは不要であ
る。従って、第１及び２実施形態のＴＦＴと同様に、や
はり製造コストの削減が図られる。
【００７６】尚、図１〜図２１を参照しながら説明した
実施形態では、ＭｏＣｒ膜１００及びＩＴＯ膜５０の積
層膜をエッチングして、ソース電極５、ドレイン電極
８、及びソースバス１０の他に、画素電極９を形成して
いるが、本発明は、例えばＩＣ等の回路装置に組み込ま
れるトランジスタ等の半導体装置のように、画素電極が
不要な半導体装置を製造する場合にも用いることができ
る。
実施形態では、ＭｏＣｒ膜１００及びＩＴＯ膜５０の積
層膜をエッチングして、ソース電極５、ドレイン電極
８、及びソースバス１０の他に、画素電極９を形成して
いるが、本発明は、例えばＩＣ等の回路装置に組み込ま
れるトランジスタ等の半導体装置のように、画素電極が
不要な半導体装置を製造する場合にも用いることができ
る。
【００７７】また、図１〜図２１を参照しながら説明し
た実施形態では、ソース電極、ドレイン電極、及びソー
スバスを形成するために、ＩＴＯ膜５０にＭｏＣｒ膜１
００が積層された金属積層膜を成膜しているが、本発明
では、製造する半導体装置の種類に応じて、ＩＴＯ膜５
０及びＭｏＣｒ膜１００以外の金属膜を用いた金属積層
膜を成膜してもよい。
た実施形態では、ソース電極、ドレイン電極、及びソー
スバスを形成するために、ＩＴＯ膜５０にＭｏＣｒ膜１
００が積層された金属積層膜を成膜しているが、本発明
では、製造する半導体装置の種類に応じて、ＩＴＯ膜５
０及びＭｏＣｒ膜１００以外の金属膜を用いた金属積層
膜を成膜してもよい。
【００７８】また、図１〜図２１を参照しながら説明し
た実施形態では、ＭｏＣｒ膜１００及びＩＴＯ膜５０の
金属積層膜をエッチングするために、この金属積層膜の
表面に直接レジスト膜１０１及び１０２を形成している
が、製造する半導体装置の種類によっては、金属積層膜
を成膜した後、レジスト膜を形成する前に、この金属積
層膜にレジスト膜以外の別の膜を１層もしくは複数層積
層し、その後、この金属積層膜に積層された別の膜の表
面にレジスト膜を形成してもよい。このように、金属積
層膜にレジスト膜以外の別の膜を形成しても、この別の
膜の表面にレジスト膜を形成することで、この別の膜を
含めて金属積層膜をエッチングすることが可能となる。
た実施形態では、ＭｏＣｒ膜１００及びＩＴＯ膜５０の
金属積層膜をエッチングするために、この金属積層膜の
表面に直接レジスト膜１０１及び１０２を形成している
が、製造する半導体装置の種類によっては、金属積層膜
を成膜した後、レジスト膜を形成する前に、この金属積
層膜にレジスト膜以外の別の膜を１層もしくは複数層積
層し、その後、この金属積層膜に積層された別の膜の表
面にレジスト膜を形成してもよい。このように、金属積
層膜にレジスト膜以外の別の膜を形成しても、この別の
膜の表面にレジスト膜を形成することで、この別の膜を
含めて金属積層膜をエッチングすることが可能となる。
【００７９】また、図１〜図２１を参照しながら説明し
た実施形態では、本発明のパターン形成方法の第１〜第
３実施形態を用いてＴＦＴを製造する例を示している
が、本発明のパターン形成方法を用いて、ＴＦＴ以外の
半導体装置を製造することも可能である。
た実施形態では、本発明のパターン形成方法の第１〜第
３実施形態を用いてＴＦＴを製造する例を示している
が、本発明のパターン形成方法を用いて、ＴＦＴ以外の
半導体装置を製造することも可能である。
【００８０】さらに、本発明のパターン形成方法及び半
導体装置は上記の実施形態に限定されることはなく、半
導体装置の製造条件及び用途等に応じて変更可能であ
る。
導体装置は上記の実施形態に限定されることはなく、半
導体装置の製造条件及び用途等に応じて変更可能であ
る。
【００８１】
【発明の効果】以上説明したように、本発明によれば、
製造コストの削減を図るとともに、ステップカバレージ
の向上が図られた半導体装置及びパターン形成方法が得
られる。
製造コストの削減を図るとともに、ステップカバレージ
の向上が図られた半導体装置及びパターン形成方法が得
られる。
【図１】本発明のパターン形成方法の第１実施形態を用
いて製造された、本発明の半導体装置の第１実施形態で
あるＴＦＴ１を示す断面図である。
いて製造された、本発明の半導体装置の第１実施形態で
あるＴＦＴ１を示す断面図である。
【図２】ガラス基板２に光遮光膜３が形成された様子を
示す断面図である。
示す断面図である。
【図３】ＳｉＯ２層４が形成された様子を示す断面図で
ある。
ある。
【図４】ＩＴＯ膜５０が形成された様子を示す断面図で
ある。
ある。
【図５】ＭｏＣｒ膜１００が形成された様子を示す断面
図である。
図である。
【図６】ＭｏＣｒ膜１００にレジスト膜１０１及び１０
２が形成された様子を示す断面図である。
２が形成された様子を示す断面図である。
【図７】ＭｏＣｒ膜１００及びＩＴＯ膜５０がドライエ
ッチングされる直前の図である。
ッチングされる直前の図である。
【図８】ＭｏＣｒ膜１００及びＩＴＯ膜５０のうち、Ｍ
ｏＣｒ膜１００までドライエッチングが進行した様子を
示す図である。
ｏＣｒ膜１００までドライエッチングが進行した様子を
示す図である。
【図９】ＭｏＣｒ膜１００及びＩＴＯ膜５０のドライエ
ッチングが終了した様子を示す図である。
ッチングが終了した様子を示す図である。
【図１０】ａ−Ｓｉ膜１１のアイランドパターンが形成
された様子を示す断面図である。
された様子を示す断面図である。
【図１１】コンタクトホール１２ａを有するゲート絶縁
膜１２が形成された様子を示す断面図である。
膜１２が形成された様子を示す断面図である。
【図１２】Ａｌ膜１３０及びレジスト膜１３１が形成さ
れた様子を示す断面図である。
れた様子を示す断面図である。
【図１３】Ａｌ膜１３０のエッチングが終了した直後の
図である。
図である。
【図１４】画素電極９の、コンタクトホール１２ａに対
応した部分が露出した様子を示す図である。
応した部分が露出した様子を示す図である。
【図１５】従来の製造方法を用いて製造されたＴＦＴ１
１０を示す断面図である。
１０を示す断面図である。
【図１６】本発明のパターン形成方法の第２実施形態を
用いて製造された、本発明の半導体装置の第２の実施形
態であるＴＦＴ１００を示す断面図である。
用いて製造された、本発明の半導体装置の第２の実施形
態であるＴＦＴ１００を示す断面図である。
【図１７】ＭｏＣｒ膜１００をウエットエッチングした
様子を示す図である。
様子を示す図である。
【図１８】ＩＴＯ膜５０をドライエッチングした様子を
示す図である。
示す図である。
【図１９】ａ−Ｓｉ膜１１のアイランドパターンが形成
された様子を示す断面図である。
された様子を示す断面図である。
【図２０】ＩＴＯ膜５０をウエットエッチングした様子
を示す図である。
を示す図である。
【図２１】ソースバス１０の端部１０ａ及び１０ｂ、上
部電極７０の端部７０ａ及び７０ｂがウエットエッチン
グされた様子を示す断面図である。
部電極７０の端部７０ａ及び７０ｂがウエットエッチン
グされた様子を示す断面図である。
１ ＴＦＴ ２ ガラス基板 ３ 光遮光膜 ４ ＳｉＯ２膜 ５ ソース電極５ａ，５ｂ，６ａ，９ａ，１０ａ，１０
ｂ，７０ａ，７０ｂ，１０１ａ，１０２ａ 端部 ８ ドレイン電極 ９ 画素電極 １０ ソースバス １１ ａ−Ｓｉ膜 １２ ゲート絶縁膜 １２ａ コンタクトホール １３ ゲート電極 ５０ ＩＴＯ膜 １００ ＭｏＣｒ膜 １０１，１０２，１３１ レジスト膜 １３０ Ａｌ膜
ｂ，７０ａ，７０ｂ，１０１ａ，１０２ａ 端部 ８ ドレイン電極 ９ 画素電極 １０ ソースバス １１ ａ−Ｓｉ膜 １２ ゲート絶縁膜 １２ａ コンタクトホール １３ ゲート電極 ５０ ＩＴＯ膜 １００ ＭｏＣｒ膜 １０１，１０２，１３１ レジスト膜 １３０ Ａｌ膜
───────────────────────────────────────────────────── フロントページの続き (71)出願人 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈ ｅ Ｎｅｔｈｅｒｌａｎｄｓ Ｆターム(参考） 5F004 AA11 BA04 DA00 DA04 DA26 DB08 DB31 EB02 5F043 AA27 BB18 DD15 FF03 GG02 5F110 AA16 AA26 BB01 CC05 DD02 DD13 EE03 FF03 FF27 GG02 GG15 HK06 HK07 HK21 HM02 HM03 NN46 QQ01
Claims (10)
- 【請求項１】 基板上に第１の金属膜を形成する工程
と、前記第１の金属膜に第２の金属膜を積層する工程
と、これら第２及び第１の金属膜をパターニングするこ
とにより、ソース電極、ドレイン電極、及びソースバス
のパターンを形成する工程とを備えたパターン形成方法
であって、 前記ソース電極、ドレイン電極、及びソースバスのパタ
ーンを形成する工程が、前記第２の金属膜上にレジスト
膜を形成する工程と、前記レジスト膜を形成する工程終
了後、前記第２及び第１の金属膜をドライエッチングす
る第１のエッチング工程とを備えたことを特徴とするパ
ターン形成方法。 - 【請求項２】 前記第１の金属膜がＩＴＯを主成分とす
るＩＴＯ膜であり、前記第２の金属膜がモリブデンクロ
ムを主成分とするモリブデンクロム膜であり、 前記第１のエッチング工程が、前記モリブデンクロム膜
及び前記ＩＴＯ膜を塩素及び酸素を含有する混合ガスで
ドライエッチングする工程であることを特徴とする請求
項１に記載のパターン形成方法。 - 【請求項３】 前記第１のエッチング工程に代えて、前
記第２の金属膜をウエットエッチングし、その後、前記
第１の金属膜をドライエッチングする第２のエッチング
工程を備えたことを特徴とする請求項１に記載のパター
ン形成方法。 - 【請求項４】 前記第１の金属膜がＩＴＯを主成分とす
るＩＴＯ膜であり、前記第２の金属膜がモリブデンクロ
ムを主成分とするモリブデンクロム膜であり、 前記第２のエッチング工程が、前記モリブデンクロム膜
を、燐酸、硝酸、及び水を含有する混合液を用いてウエ
ットエッチングし、その後、前記ＩＴＯ膜を塩素を主成
分とするガスを用いてドライエッチングする工程である
ことを特徴とする請求項３に記載のパターン形成方法。 - 【請求項５】 前記第１のエッチング工程に代えて、前
記第２及び第１の金属膜をウエットエッチングし、その
後、前記第２の金属膜を再度ウエットエッチングする第
３のエッチング工程を備えたことを特徴とする請求項１
に記載のパターン形成方法。 - 【請求項６】 前記第１の金属膜がＩＴＯを主成分と
するＩＴＯ膜であり、前記第２の金属膜がモリブデンク
ロムを主成分とするモリブデンクロム膜であり、 前記第３のエッチング工程が、前記モリブデンクロム膜
を、燐酸、硝酸、及び水を含有する混合液を用いてウエ
ットエッチングし、前記ＩＴＯ膜を塩酸を用いてウエッ
トエッチングし、その後、前記モリブデンクロム膜を燐
酸、硝酸、及び水を含有する混合液を用いて再度ウエッ
トエッチングする工程であることを特徴とする請求項５
に記載のパターン形成方法。 - 【請求項７】 前記第１の金属膜が、５００Å以下の膜
厚を有することを特徴とする請求項３又は５に記載のパ
ターン形成方法。 - 【請求項８】 基板上に形成されたソース電極と、前記
ソース電極に積層されたソースバスと、前記基板上に形
成され、第１の電極及び前記第１の電極に積層された第
２の電極を有するドレイン電極とを備えた半導体装置で
あって、 前記ソース電極の端部が、前記ソースバスの端部に対し
前記ドレイン電極側に突出しており、前記ドレイン電極
が有する第１の電極の端部が、前記第２の電極に対し前
記ソース電極側に突出していることを特徴とする半導体
装置。 - 【請求項９】 前記ソース電極、前記ソースバス、前記
第１の電極、及び前記第２の電極それぞれの端部が、前
記基板に対して垂直に形成されたことを特徴とする請求
項８に記載の半導体装置。 - 【請求項１０】 前記ソース電極、前記ソースバス、前
記第１の電極、及び前記第２の電極それぞれの端部が、
前記基板に対して斜めに形成されたことを特徴とする請
求項８に記載の半導体装置。
Priority Applications (9)
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|---|---|---|---|
| JP2000151234A JP4630420B2 (ja) | 2000-05-23 | 2000-05-23 | パターン形成方法 |
| EP01933947A EP1290723B1 (en) | 2000-05-23 | 2001-05-08 | Method for forming patterns |
| CNB018021484A CN100429754C (zh) | 2000-05-23 | 2001-05-08 | 半导体器件及形成图形方法 |
| DE60124704T DE60124704T2 (de) | 2000-05-23 | 2001-05-08 | Verfahren zur musterbildung |
| PCT/EP2001/005261 WO2001091172A2 (en) | 2000-05-23 | 2001-05-08 | A semiconductor device and a method for forming patterns |
| KR1020027000860A KR100765305B1 (ko) | 2000-05-23 | 2001-05-08 | 반도체 디바이스와 패턴 형성 방법 |
| AT01933947T ATE346380T1 (de) | 2000-05-23 | 2001-05-08 | Verfahren zur musterbildung |
| US09/861,939 US6693000B2 (en) | 2000-05-23 | 2001-05-21 | Semiconductor device and a method for forming patterns |
| US10/726,831 US6768134B2 (en) | 2000-05-23 | 2003-12-03 | Semiconductor device and a method for forming patterns |
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|---|---|---|---|
| JP2000151234A JP4630420B2 (ja) | 2000-05-23 | 2000-05-23 | パターン形成方法 |
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| Publication Number | Publication Date |
|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000151234A Expired - Fee Related JP4630420B2 (ja) | 2000-05-23 | 2000-05-23 | パターン形成方法 |
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| Country | Link |
|---|---|
| US (2) | US6693000B2 (ja) |
| EP (1) | EP1290723B1 (ja) |
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| KR (1) | KR100765305B1 (ja) |
| CN (1) | CN100429754C (ja) |
| AT (1) | ATE346380T1 (ja) |
| DE (1) | DE60124704T2 (ja) |
| WO (1) | WO2001091172A2 (ja) |
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| KR20140083136A (ko) * | 2012-12-24 | 2014-07-04 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
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| JP2016154249A (ja) * | 2010-02-19 | 2016-08-25 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2018197877A (ja) * | 2005-10-14 | 2018-12-13 | 株式会社半導体エネルギー研究所 | 表示装置 |
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|---|---|---|---|---|
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| KR102174859B1 (ko) * | 2010-01-22 | 2020-11-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| JP5490314B2 (ja) | 2011-04-18 | 2014-05-14 | シャープ株式会社 | 薄膜トランジスタ、表示パネル及び薄膜トランジスタの製造方法 |
| CN102629671B (zh) * | 2012-04-25 | 2015-05-06 | 上海大学 | 硅基微显示器的有机电致发光器件制备方法 |
| JP2016219452A (ja) * | 2015-05-14 | 2016-12-22 | 富士通株式会社 | 多層基板及び多層基板の製造方法 |
| CN107196619B (zh) * | 2017-05-04 | 2023-05-12 | 杭州左蓝微电子技术有限公司 | 一种薄膜体声波谐振器锲形形状薄膜制备方法及器件 |
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|---|---|---|---|---|
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