KR100765305B1 - 반도체 디바이스와 패턴 형성 방법 - Google Patents

반도체 디바이스와 패턴 형성 방법 Download PDF

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Abstract

본 발명은 스텝 커버리지는 향상되면서 제조 비용은 감소하는 패턴 형성 방법과 반도체 디바이스를 제공한다. ITO 필름(50)과 MoCr 필름(100)은 ITO 필름(50)과 MoCr 필름(100)을 형성한 다음 건식 에칭된다.

Description

반도체 디바이스와 패턴 형성 방법{A SEMICONDUCTOR DEVICE AND A METHOD FOR FORMING PATTERNS}
본 발명은 소스 전극(source electrode), 드레인 전극(drain electrode), 및 소스 버스(source bus)를 포함하는 반도체 디바이스에 관한 것이다. 본 발명은 또한 소스 전극, 드레인 전극 및 소스 버스의 패턴을 형성하는 방법에 관한 것이다.
최근에, TFT(박막 트랜지스터) 디바이스는, 예를 들어 노트북 개인용 컴퓨터용 액정 디스플레이에 일반적으로 사용된다. TFT는 기판 위에 여러 패턴을 구비한 금속 필름과 절연 필름과 같은 여러 가지 종류의 필름을 형성함으로써 구성된다. 이러한 각각의 필름의 패턴을 형성하기 위해, 각각의 필름용 재료가 우선 기판에 증착된다. 다음으로, 각각의 필름에 해당하는 바람직한 패턴이 리쏘그래피 방법(lithography method)을 이용해서 증착 재료 내에 한정된다. 따라서, 패턴화하고자 하는 필름의 수가 증가할수록, 리쏘그래피 방법을 이용하는 패턴 공정의 수가 증가하고, 이것은 제조 비용을 증가하게 할 수 있다.
이러한 종류의 문제를 해결하기 위해서는, 단일 필름의 에칭(etching) 방법을 실행하지 않고, 우선 두 종류의 필름이 층을 이루게 함으로써 이중층이 형성되고, 다음으로 상기 이중층이 연속적으로 에칭되는 방법을 실행하는 것을 생각할 수 있다. 후자의 방법에 따라, 하나의 패턴 공정만을 실행해서 원하는 패턴이 이러한 두 가지 종류의 필름 내에 한정될 수 있다.
그러나 이중층을 에칭하는 이 방법에서는, 단일층 에칭과 비교했을 때 또 다른 하나의 필름이 에칭되어야만 한다. 따라서, 이중층에 형성된 에칭되지 않은 부분과 에칭된 부분 사이의 높이 차(즉, 에칭 부분의 깊이)는 단일층과 비교해서 깊어진다. 그러므로, 추가 필름으로 이중층의 높이 차이를 덮기 위해 에칭된 이중층에 추가 필름이 형성된다면, 이러한 추가 필름의 스텝 커버리지(step coverage)는 이중층의 높이 차에서 약화될 수 있고, 따라서 이러한 필름의 특징이 나빠질 수 있다. 한편, 이중층을 이루는 두 종류의 필름이 연속적으로 에칭되지 않고 각각 따로 에칭된다면, 제조 비용이 증가하는 문제가 있을 수 있다.
상술된 배경을 고려했을 때, 본 발명의 목적은 반도체 디바이스를 제공하고 스텝 커버리지는 향상되면서 제조 비용은 감소하는 패턴 형성 방법을 제공하는 것이다.
상술된 목적을 이루기 위해, 본 발명은 패턴 형성 방법을 제공한다. 상기 방법은, 기판 위에 제 1 금속 필름을 형성하는 단계와, 상기 제 1 금속 필름 위에 제 2 금속 필름을 형성하는 단계와, 상기 제 2 금속 필름과 제 1 금속 필름을 패턴화함으로써 소스 전극, 드레인 전극 및 소스 버스의 패턴을 형성하는 단계를 포함하며, 소스 전극, 드레인 전극 및 소스 버스의 패턴을 형성하는 상기 단계는 상기 제 2 금속 필름 위에 저항 코팅(resist coat)을 형성하는 단계와, 상기 저항 코팅을 형성하는 상기 단계 후 상기 제 2 금속 필름과 제 1 금속 필름을 건식 에칭하는 제 1 에칭 단계를 포함하는 것을 특징으로 한다.
패턴을 형성하는 이러한 방법에서, 제 2 금속 필름 위에 저항 코팅을 형성한 후, 제 2 금속 필름뿐만 아니라 제 2 금속 필름 아래에 형성되는 제 1 금속 필름이 에칭될 수 있다. 따라서, 제 2 금속 필름과 제 1 금속 필름을 에칭할 때, 제 2 금속 필름을 패턴화하는 특정한 저항 코팅과 제 1 금속 필름을 패턴화하는 특정한 다른 저항 코팅을 형성할 필요가 없다. 이러한 것은 제조 비용을 감소할 수 있다.
또한, 패턴을 형성하는 이러한 방법에서, 이러한 금속 필름들은 건식 에칭되기 때문에, 에칭된 부분과 에칭되지 않은 부분 사이의 높이 차는 제 2 금속 필름과 제 1 금속 필름에 형성된다. 이러한 경우, 높이 차가 있는 제 2 금속 필름과 제 1 금속 필름을 덮기 위해 다른 필름이 형성된다면, 이러한 다른 필름의 우수한 스텝 커버리지는 높이 차에서 얻어질 수 있다(이하 상세한 설명 예정).
특히, 패턴을 형성하는 이러한 방법에서, 상기 제 1 금속 필름은 ITO를 주로 포함하는 ITO 필름인 것이 바람직하고, 제 2 금속 필름은 몰리브덴 재료를 주로 포함하는 몰리브덴-크롬 필름인 것이 바람직하며, 상기 제 1 에칭 단계는 상기 몰리브덴-크롬 필름과 상기 ITO 필름을 염소와 산소의 혼합 기체로 건식 에칭하는 단계인 것이 바람직하다. 몰리브덴-크롬 필름과 상기 ITO 필름을 염소와 산소의 혼합 기체로 건식 에칭함으로써, 몰리브덴-크롬 필름과 ITO 필름의 가장자리 부분은 테이퍼(taper) 모양으로 형성될 수 있다.
또한, 상기 방법은 상기 제 1 에칭 단계 대신, 상기 제 2 금속 필름을 습식 에칭하고 다음에 상기 제 1 금속 필름을 건식 에칭하는 제 2 에칭 단계를 포함할 수 있다. 제 1 에칭 단계 대신 이러한 제 2 에칭 단계가 제공되더라도, 제조 비용이 감소될 수 있다. 제 2 에칭 단계에서, 에칭된 부분과 에칭되지 않은 부분 사이의 높이 차는 제 2 금속 필름과 제 1 금속 필름에 형성된다. 그러나, 높이 차의 우수한 스텝 커버리지는 제 1 에칭 단계의 경우에만 얻을 수 있다(이하 상세한 설명 예정).
게다가, 본 발명의 방법에서, 상기 제 1 금속 필름은 500 옹스트롬(Å)(angstrom)을 초과하지 않는 두께를 갖는 것이 바람직하다. 이러한 두께를 유지해서, 우수한 스텝 커버리지를 얻을 수 있다.
또한, 이러한 발명의 방법에서, 상기 제 1 금속 필름은 ITO를 주로 포함하는 ITO 필름인 것이 바람직하고, 제 2 금속 필름은 몰리브덴 재료를 주로 포함하는 몰리브덴-크롬 필름인 것이 바람직하며, 상기 제 2 에칭 단계는 상기 몰리브덴-크롬 필름을 인산, 질산과 물의 혼합 에칭액(mixed etchant)으로 습식 에칭하고, 이어서 상기 ITO 필름을 염소를 주로 포함하는 기체로 건식 에칭하는 단계인 것이 바람직하다. 몰리브덴-크롬 필름과 ITO 필름에 대해 이러한 습식 에칭과 습식 에칭에 이어진 건식 에칭 단계를 거쳐서, 몰리브덴-크롬 필름과 ITO 필름의 가장자리 부분은 기판에 대해 실질적으로 수직이거나 테이퍼 모양으로 형성될 수 있다.
게다가, 상기 방법은 상기 제 1 에칭 단계 대신, 상기 제 2 금속 필름과 제 1 금속 필름을 습식 에칭하고 다음으로 상기 제 2 금속 필름을 추가로 습식 에칭하는 제 3 에칭 단계를 포함한다. 이러한 제 3 에칭 단계를 제 1 에칭 단계 대신 사 용한다면, 제조 비용이 감소될 수 있다. 또한 제 3 에칭 단계에서, 에칭된 부분과 에칭되지 않은 부분 사이의 높이 차는 제 2 금속 필름과 제 1 금속 필름에 형성될 수 있다. 그러나, 높이 차의 우수한 스텝 커버리지를 얻을 수 있다. 제 3 에칭 단계를 통해서, 상기 제 1 금속 필름이 500 옹스트롬을 초과하지 않는 두께를 갖는다. 이러한 두께를 유지해서, 우수한 스텝 커버리지를 얻을 수 있다.
또한, 상기 제 3 에칭 단계에서, 상기 제 1 금속 필름은 ITO를 주로 포함하는 ITO 필름인 것이 바람직하고, 제 2 금속 필름은 몰리브덴 재료를 주로 포함하는 몰리브덴-크롬 필름인 것이 바람직하며, 상기 제 3 에칭 단계는 상기 몰리브덴-크롬 필름을 인산, 질산과 물의 혼합 에칭액으로 습식 에칭하고, 이어서 상기 ITO 필름을 염산 에칭액으로 습식 에칭하며, 또한 상기 몰리브덴-크롬 필름을 인산, 질산 및 물의 혼합 에칭액으로 습식 에칭하는 단계인 것이 바람직하다. 몰리브덴-크롬 필름과 ITO 필름의 이러한 제 3 에칭 단계를 통해서, 몰리브덴-크롬 필름과 ITO 필름은 기판에 대해 실질적으로 수직하도록 형성될 수 있다.
본 발명에 따른 반도체 디바이스는 기판에 형성된 소스 전극과, 상기 소스 전극에 형성된 소스 버스와, 상기 기판에 형성되고 제 1 전극과 상기 제 1 전극 위에 형성된 제 2 전극을 포함하는 드레인 전극을 포함하는 것을 특징으로 하고, 상기 소스 전극의 가장자리 부분은 상기 소스 버스의 가장자리 부분에 대해 상기 드레인 전극 쪽으로 돌출되고, 상기 드레인 전극의 상기 제 1 전극의 가장자리 부분은 상기 제 2 전극에 대해 상기 소스 전극 쪽으로 돌출된다.
패턴을 형성하는 상술된 방법을 적용함으로써, 소스 전극의 가장자리 부분은 소스 버스의 말단에 대해 드레인 전극 쪽으로 돌출될 수 있고, 드레인 전극의 제 1 전극의 가장자리 부분은 제 2 전극의 가장자리 부분에 대해 소스 전극 쪽으로 돌출될 수 있다. 이러한 구조는, 예를 들어 소스 전극과 드레인 전극 모두와 연결되는 a-Si 필름을 형성하는 경우에, a-Si 필름은 소스 전극과 a-Si 필름, 드레인 전극과 a-Si 필름 사이에 우수한 옴 접촉(ohmic contact)을 얻을 수 있도록 형성될 것이다.
본 발명에 따른 반도체 디바이스에서, 상기 소스 전극, 상기 소스 버스, 상기 제 1 전극 및 상기 제 2 전극 각각의 가장자리 부분은 상기 기판에 수직이거나 상기 기판에 대해 기울어진 표면으로 형성될 수 있다. 본 발명에 따라 제 1 에칭 단계를 사용한다면, 소스 전극, 소스 버스, 제 1 전극 및 제 2 전극 각각의 가장자리 부분은 기판에 대해 기울어진 표면(즉, 테이퍼 모양)으로 형성될 수 있는 반면에, 본 발명에 따라 제 2 에칭 단계나 제 3 에칭 단계를 사용한다면, 소스 전극, 소스 버스, 제 1 전극 및 제 2 전극 각각의 가장자리 부분은 기판과 수직인 표면으로 형성될 수 있다.
도 1은, 본 발명의 반도체 디바이스의 제 1 실시예이고, 본 발명의 패턴 형성 방법의 제 1 실시예를 사용해서 제조되는 TFT(1)의 개략적인 단면도를 나타내는 도면.
도 2는, 유리 기판(2)에 광 차폐 필름(3)을 형성한 상태를 나타내는 개략적인 단면도.
도 3은, SiO2 층(4)을 형성한 상태를 나타내는 개략적인 단면도.
도 4는, ITO 필름(50)을 형성한 상태를 나타내는 개략적인 단면도.
도 5는, MoCr 필름(100)을 형성한 상태를 나타내는 개략적인 단면도.
도 6은, MoCr 필름(100) 위에 저항 코팅(101과 102)을 형성한 상태를 나타내는 개략적인 단면도.
도 7은, 건식 에칭 단계 전의 MoCr 필름(100)과 ITO(50)의 개략적인 단면도를 나타낸 도면.
도 8은, MoCr 필름(100)을 건식 에칭한 상태를 나타내는 개략적인 단면도.
도 9는, MoCr 필름(100)과 ITO(50) 모두를 건식 에칭한 상태를 나타내는 개략적인 단면도.
도 10은, a-Si 필름(11)의 아일랜드 패턴(island pattern)을 형성한 상태를 나타내는 개략적인 단면도.
도 11은, 접촉 구멍(12a)을 포함한 게이트 절연 필름(12)을 형성한 상태를 나타내는 개략적인 단면도.
도 12는, Al 필름(130)과 저항 코팅(131)을 형성한 상태를 나타내는 개략적인 단면도.
도 13은, Al 필름(130)의 에칭을 마친 상태를 나타내는 개략적인 단면도.
도 14는, 접촉 구멍(12a)에 해당하는 픽셀 전극 부분이 노출되어 있는 것을 나타내는 개략적인 단면도.
도 15는, 종래의 제조 방법에 따라 제조된 TFT(110)의 개략적인 단면도를 나타내는 도면.
도 16은, 본 발명의 반도체 디바이스의 제 2 실시예이고, 본 발명의 패턴 형성 방법의 제 2 실시예를 사용해서 제조된 TFT(110)의 개략적인 단면도를 나타낸 도면.
도 17은, MoCr 필름(100)을 습식 에칭한 상태를 나타내는 개략적인 단면도.
도 18은, ITO 필름(50)을 건식 에칭한 상태를 나타내는 개략적인 단면도.
도 19는, a-Si 필름(11)의 아일랜드 패턴을 형성한 상태를 나타내는 개략적인 단면도.
도 20은, ITO 필름(50)을 습식 에칭한 상태를 나타내는 개략적인 단면도.
도 21은, 소스 버스(10)의 가장자리 부분(10a와 10b)과 상부 전극(70)의 가장자리 부분(70a와 70b)을 습식 에칭한 상태를 나타내는 개략적인 단면도.
본 발명의 몇몇 실시예는 액정 디스플레이 디바이스의 액정 패널 내에 장착하고자 하는 TFT와 관련하여 아래에 설명될 것이다.
도 1은, 본 발명의 반도체 디바이스의 제 1 실시예이고, 본 발명의 패턴 형성 방법의 제 1 실시예를 사용해서 제조된 TFT(1)의 개략적인 단면도이다.
도 1은, 유리 기판(2)에 형성된 TFT(1)를 나타낸다. 이러한 많은 TFT(1)가 유리 기판(2)에 형성될 수 있지만. 예시를 위해 여기에서는 하나의 TFT(1)만이 도시되어 있다. 이하, TFT(1)는 TFT(1)를 제조하는 방법을 개략적으로 도시하는 도 2 내지 도 14 뿐만 아니라, 도 1을 참조하여 설명할 것이다.
TFT(1)를 제조하기 위해, 광 차폐 필름(3)의 패턴이 도 2에 도시된 바와 같이 우선 유리 기판(2)에 형성된다. 광 차폐 필름(3)은 우선 유리 기판(2)에 광 차폐 필름(3)용 MoCr(몰리브덴-크롬) 재료를 증착한 다음, 리쏘그래피 방법을 이용해서 증착된 MoCr에 원하는 패턴을 한정한다.
광 차폐 필름(3)이 형성되면, 도 3에 도시된 바와 같이 광 차폐 필름(3)을 덮기 위해 SiO2 층(4)이 형성되고, 도 4에 도시된 바와 같이 SiO2 층(4) 위에 ITO 필름(50)이 형성된다. 도 1에 도시된 바와 같이, 각각의 소스 전극(5)과 픽셀 전극(9)은 단일층인 반면, 드레인 전극(8)은 상부 전극(7)과 하부 전극(6)으로 이루어진 이중층이라는 사실을 주목해야 한다. ITO 필름(50)은 에칭 단계(이하 설명됨)를 통해서 소스 전극(5), 픽셀 전극(9) 및 드레인 전극(8)의 하부 전극(6)을 형성하는 필름이다. 이러한 실시예에서, ITO 필름(50)의 두께는 약 400 옹스트롬이다.
ITO 필름(50)이 형성된 후, 몰리브덴-크롬 필름(100)은 도 6에 도시된 바와 같이 ITO 필름(50)의 패턴화를 실행하지 않으면서 ITO 필름(50)에 추가로 형성된다. 몰리브덴-크롬 필름(100)은 에칭 단계(이하 설명됨)를 통해서 소스 버스(10)(도 1 참조)와 드레인 전극(8)의 상부 전극(7)을 형성하는 필름이다. ITO 필름(50)과 MoCr 필름(100)을 형성한 후, 이러한 두 가지 필름은 연속해서 에칭된다.
도 6 내지 도 9는 MoCr 필름(100)과 ITO 필름(50)이 어떻게 에칭되는지를 나 타낸다. 우선, 도 6에 도시된 바와 같이 MoCr 필름(100)에 저항 코팅(101과 102)이 형성된다. 다음으로, RIE(반응성 이온 에칭) 방법을 이용해서 MoCr 필름(100)과 ITO 필름(50)을 건식 에칭하기 위해 Cl2/O2 혼합 기체가 사용되었다.
도 7은, 건식 에칭 단계 바로 전에 MoCr 필름(100)과 ITO 필름(50)의 상태를 나타내고, 도 8은 MoCr 필름(100)을 건식 에칭하는 상태를 나타내며, 도 9는 MoCr 필름(100)과 ITO 필름(50) 모두를 건식 에칭하는 상태를 나타낸다.
도 7에 도시된 바와 같이 Cl2/O2 혼합 기체(Cl2/O2의 혼합 비율은 약 4:6 내지 약 6:4임)를 주입함으로써, MoCr 필름(100)은 도 8에 도시된 바와 같이 처음 에칭되고, 이 결과에 의해 소스 버스(10)의 패턴이 좌측 저항 코팅(101) 바로 아래에 형성될 수 있고, 금속층(70)의 패턴은 우측 저항 코팅(102)의 바로 아래에 형성될 수 있다. 금속층(70)의 부분은 드레인 전극(8)의 상부 전극(7)을 구성한다. 금속층(70)의 재료는 소스 버스(10)에 대해 동일한 MoCr이다. Cl2/O2 혼합 기체를 사용해서 MoCr 필름(100)을 에칭함으로써, 소스 버스(10)의 가장자리 부분(10a와 10b), 상부 전극(7)의 가장자리 부분(7a) 및 금속층(70)의 가장자리 부분(70a)은 기판(2)에 대해 비스듬히 기울어진 테이퍼 모양으로 쉽게 형성될 수 있다.
MoCr 필름(100)을 에칭한 후, Cl2/O2의 혼합 비율은 약 1:1에서 약 1:0.5로 변해야 하고, 이어서 ITO 필름(50)은 건식 에칭된다. 따라서, 도 9에 도시된 바와 같이, 소스 전극(5)의 패턴은 소스 버스(10) 바로 아래에 형성될 수 있는 반면, 픽셀 전극(9)의 패턴과 드레인 전극(8)의 하부 전극(6)의 패턴은 금속층(70) 바로 아 래에 형성될 수 있다. 상술된 바와 같이 ITO 필름(50)을 에칭함으로써, 상부 전극(7)과 하부 전극(6)으로 이루어진 드레인 전극(8)이 형성될 수 있다. Cl2/O2 혼합 기체를 사용해서 ITO 필름(50)을 에칭함으로써, 소스 전극(5)의 가장자리 부분(5a와 5b), 하부 전극(6)의 가장자리 부분(6a) 및 픽셀 전극(9)의 가장자리 부분(9a)은 테이퍼 모양으로 쉽게 형성될 수 있다. ITO(50) 위에 에칭 단계를 통해서, 소스 전극(5)의 가장자리 부분(5a)은 소스 전극(10)의 가장자리 부분(10a)에 대해 하부 전극(6) 쪽으로 거리(D2) 만큼 돌출될 수 있고, 하부 전극(6)의 가장자리 부분(6a)은 상부 전극(7)의 가장자리 부분(7a)에 대해 소스 전극(5) 쪽으로 거리(D3)만큼 돌출될 수 있다. 이러한 예에서, 소스 전극(5)의 가장자리 부분(5a)과 하부 전극(6)의 가장자리 부분(6a) 사이의 거리(D1)는 약 5 마이크로 밀리미터이고, 각각의 거리(D2와 D3)는 약 1.0 마이크로 밀리미터이다.
상술된 예에서 MoCr 필름(100)과 ITO 필름(50)을 에칭하기 위해 RIE 방법이 사용되지만, 고밀도 PE(플라즈마 에칭)와 같은 다른 에칭 방법이 MoCr 필름(100)과 ITO 필름(50)을 에칭하기 위해 대안적으로 사용될 수 있다.
상술된 바와 같이, MoCr 필름(100)과 ITO 필름(50)을 에칭한 후, 저항 코팅(101과 102)이 제거되고, 다음으로 a-Si 재료가 증착된다. 이후, 도 10에 도시된 바와 같이, 증착된 a-Si에 리쏘그래피 방법을 이용해서 원하는 패턴을 한정함으로써 a-Si 필름(11)의 아일랜드 패턴이 형성될 수 있다.
a-Si 필름(11)을 형성한 후, 접촉 구멍(12a)이 있는 게이트 절연 필름(12)은 도 11에 도시된 바와 같이 형성된다. 게이트 절연 필름(12)용 재료인 SiNx를 증착시킨 다음, 증착된 SiNx을 에칭해서 금속층(70)의 부분이 노출되도록 함으로써 게이트 절연 필름(12)이 형성될 수 있다. 접촉 구멍(12a)은 임의의 다른 TFT와 전기적으로 연결하는데 사용된다. 게이트 절연 필름(12)을 형성한 다음, 게이트 전극(13)용 재료(도 1 참조)인 알루미늄을 증착함으로써, 도 12에 도시된 바와 같이 Al 필름(130)이 형성된다. Al 필름(130)에 패턴을 만들기 위해 다음으로 저항 코팅(131)이 형성된다. 저항 코팅(131)을 형성한 다음, 인산, 질산과 물의 혼합 에칭액을 이용해서 Al 필름(130)이 습식 에칭된다.
도 13은 에칭 단계 바로 후 Al 필름(130)의 상태를 나타낸다. Al 필름(130)을 에칭함으로써, 저항 코팅(131) 바로 밑에 게이트 전극(13)이 형성되고, 이와 동시에 접촉 구멍(12a)에 충진된 알루미늄이 또한 에칭될 수 있기 때문에 금속층(70)이 노출될 수 있다. 습식 에칭 단계는 금속층(70)이 노출된 후 계속 진행된다. MoCr을 포함하는 금속층(70)은, 혼합 에칭액이 Al 뿐만 아니라 MoCr에도 에칭 작용을 하기 때문에, 인산, 질산과 물의 혼합 에칭액으로 에칭될 수 있다.
도 14는 에칭 단계 후 금속층(70)의 상태를 나타낸다. 도 14에 도시된 바와 같이, 금속층(70)이 에칭되기 때문에 픽셀 전극이 노출된다. 이러한 단계에서, 접촉 구멍(12a)을 포함하는 게이트 절연 필름(12) 자체는 저항 코팅으로 작용하기 때문에, 드레인 전극(8)의 상부 전극(7)은 도 14에 도시된 바와 같이 에칭되지 않은 상태로 남아있다. 금속층(70)용 재료인 MoCr은 빛이 통과하지 않는 특성을 갖는다. 그러나, 금속층(70)을 에칭하고 픽셀 전극(9)을 노출함으로써, 픽셀 전극(9)이 형 성된 영역을 빛이 통과하게 된다.
픽셀 전극(9)이 노출된 후, 습식 에칭 단계가 완료되고, 저항 코팅(131)이 제거될 수 있다. 이러한 방식으로, TFT(1)(도 1)이 제조될 수 있다.
이러한 실시예에서, 소스 전극(5), 드레인 전극(8), 픽셀 전극(9) 및 소스 버스(10)를 형성하기 위해, ITO 필름(50)이 형성되고, ITO(50)를 에칭하지 않으면서 MoCr 필름(100)이 ITO 필름(50) 위에 형성되며, 도 6 내지 도 9와 관련해서 상술된 바와 같이 동일한 저항 코팅(101과 102)을 사용해서 MoCr 필름(100)과 ITO 필름(50) 모두가 연속적으로 에칭될 몇몇 단계들이 실행된다. 이러한 에칭 단계 중, 접촉 구멍(12a)(도 14 참조)에 해당하는 금속층(70) 부분은 여전히 에칭되지 않았다. 그러나, 금속층(70)의 이러한 부분은, 접촉 구멍(12a)을 포함하는 게이트 절연 필름(12) 자체가 저항 코팅으로 작용하기 때문에 도 14와 관련해서 상술된 바와 같이 에칭될 수 있고, 따라서 다른 특별한 저항 코팅은 금속층(70)의 이러한 부분을 에칭하는데 필요하지 않을 수 있다. 그러므로, MoCr 필름(100)과 ITO 필름(50)을 에칭할 때, MoCr 필름(100)을 에칭하기 위한 코팅과 ITO 필름(50)을 에칭하기 위한 다른 코팅인 두 개의 저항 코팅을 제조할 필요가 없다. 그러므로, MoCr 필름(100)에 형성된 저항 코팅(101, 102)과 접촉 구멍(12a)을 포함하는 게이트 절연 필름(12) 모두를 사용해서, MoCr 필름(100)과 ITO 필름(50) 모두는 원하는 패턴으로 에칭될 수 있다. 즉, 두 종류의 금속 필름{즉, MoCr 필름(100)과 ITO 필름(50)}에 원하는 패턴을 나타내는데 필요한 저항 코팅은 MoCr 필름(100)에 형성된 저항 코팅(101과 102) 뿐이다. 따라서, 제조 비용이 감소될 수 있다.
또한, 소스 전극(5)의 가장자리 부분(5a)과 하부 전극(6)의 가장자리 부분(6a)은 도 9와 관련해서 상술된 바와 같이 테이퍼 모양으로 형성된다. 이에 따라, 도 10에 도시된 바와 같이 소스 전극(5)의 가장자리 부분(5a)과 하부 전극(6)의 가장자리 부분(6a)에서 우수한 스텝 커버리지를 얻기 위해, a-Si 필름(11)이 형성될 수 있다. 결과적으로, a-Si 필름(11)과 소스 전극(5), a-Si 필름(11)과 드레인 전극(8)의 하부 전극(6) 사이에서 우수한 옴 접촉을 얻을 수 있다.
이제, 종래의 TFT 제조 방법과 비교해서, 도 1 내지 도 14와 관련해서 상술된 바와 같이 본 발명의 방법에 의해 TFT 제조 비용이 어떻게 감소될 수 있는지에 관한 내용이 설명될 것이다.
도 15는 종래의 제조 방법을 사용해서 제조되는 TFT(110)의 단면도를 도시한다. 이러한 TFT(110)에 대해, 광 차폐 필름(3), SiO2 필름(4), 소스 전극(5), 드레인 전극(8), 픽셀 전극(9), 소스 버스(10), a-Si 필름(11), 게이트 절연체(12) 및 게이트 전극(13)은 유리 기판(2)에 형성된다. 유리 기판(2)에 이러한 필름과 전극을 형성하기 위해, 리쏘그래피 패턴 공정을 6회 실행할 필요가 있는데, 즉 광 차폐 필름(3)을 형성하고, 소스 전극(5), 드레인 전극(8) 및 픽셀 전극(9)을 형성하며, 소스 버스(10)를 형성하고, a-Si 필름(11)을 형성하며, 게이트 절연 전극(12)의 접촉 구멍(12a)을 형성하고, 게이트 전극(13)을 각각 형성하는데 한 번씩의 패턴 공정이 필요하다.
한편, 도 1에 도시된 TFT(1)에 대해서는 리쏘그래피 패턴 공정을 5회만 실행 할 필요가 있는데, 즉 광 차폐 필름(3)(도 2 참조)을 형성하고, 소스 전극(5), 드레인 전극(8), 픽셀 전극(9) 및 소스 버스(10){도 6 내지 도 9 참조. 이 공정 후에 접촉 구멍(12a)에 해당하는 금속층(70) 부분은 에칭되지 않음을 주목}를 형성하며, a-Si 필름(11)(도 10 참조)을 형성하고, 게이트 절연 필름(12)(도 11 참조)의 접촉 구멍(12a)을 형성하며, 게이트 전극(13){도 12 내지 도 14 참조. 도 12 내지 도 14의 단계를 통해 접촉 구멍(12a)에 해당하는 금속층(70) 부분은 게이트 전극(13)에 패턴 공정이 실행되는 것과 동시에 에칭됨을 주목}을 각각 형성하는데 한 번씩의 패턴 공정이 필요하다. 따라서, 도 15에 도시된 TFT(110)와 연관된 종래 방법과 비교해서, 도 1에 도시된 TFT(1)와 연관된 본 발명의 방법을 통해 하나의 패턴 공정을 절약할 수 있다.
도 16은 본 발명의 반도체 디바이스의 제 2 실시예이고 본 발명의 패턴 형성 방법의 제 2 실시예를 사용해서 제조되는 TFT(100)의 개략적인 단면도이다. 상기 TFT(100)의 다음 설명에서, 도 16 내지 도 19가 주로 참조되지만, 도 2 내지 도 14도 또한 필요한 것으로 참조될 것이다. 또한, 도 16에 도시된 TFT(100) 제조 방법과 도 1에 도시된 TFT(1) 제조 방법 사이의 차이점에 초점을 맞춤으로써 도 16에 도시된 TFT(100) 제조 방법이 설명될 것이다.
TFT(100)를 제조하기 위해, 광 차폐 필름(3), SiO2 층(4), ITO 필름(50) 및 MoCr 필름(100)은, 도 2 내지 도 5와 관련해서 상술된 바와 같은 방법에 따라 유리 기판(2)에 우선 형성된다. 다음으로, 도 6에 도시된 바와 같이. 저항 코팅(101과 102)이 MoCr 필름(100)에 형성된 다음, MoCr 필름(100)과 ITO 필름(50)이 연속적으로 에칭된다. 이러한 실시예에서, MoCr 필름(100)이 습식 에칭되고 ITO 필름(50)은 건식 에칭된다.
도 17은 습식 에칭 단계 후 MoCr 필름의 상태를 나타낸다. MoCr 필름(100)은 인산, 질산 및 물의 혼합 에칭액을 사용해서 습식 에칭된다. 이러한 습식 에칭을 실행해서, 소스 버스(10)의 패턴은 좌측 저항 코팅(101) 바로 아래에 형성되는 반면, 금속층(70)의 패턴은 우측 저항 코팅(102) 바로 아래에 형성된다. 금속층(70) 부분은 드레인 전극(8)의 상부 전극을 구성한다. 금속층(70)용 재료는 소스 버스(10)용과 동일한 MoCr이다. 또한, 측면 에칭은, 저항 코팅(101)의 가장자리 부분(101a)과 소스 버스(10)의 가장자리 부분(10a) 사이의 거리(D4)와 저항 코팅(102)의 가장자리 부분(102a)과 상부 전극(7)의 가장자리 부분(7a) 사이의 거리(D5)가 약 1 마이크로 밀리미터가 될 때까지 계속 진행될 것이다. 게다가, 소스 버스(10)의 가장자리 부분(10a와 10b), 상부 전극(7)의 가장자리 부분(7a) 및 금속 필름(70)의 가장자리 부분(70a)은 기판(2)과 실질적으로 수직으로 형성될 수 있다. MoCr 필름(100)은 인산, 질산 및 물의 혼합 에칭액을 사용해서 에칭될 수 있지만, MoCr 필름(100) 바로 아래에 형성되는 ITO 필름(50)은 혼합 에칭액에 의해 에칭될 수 없으므로, ITO 필름(50)은 도 17에 도시된 바와 같이 변하지 않고 그대로 있을 수 있음을 주목해야 한다. 따라서, MoCr 필름(100)이 습식 에칭된 후, ITO 필름(50)은 건식 에칭될 것이다.
도 18은 건식 에칭 단계 후 ITO(50)의 상태를 나타낸다. ITO(50)는 고밀도 PE 방법을 이용해서 건식 에칭된다. Cl2는 에칭 기체로 사용된다. ITO(50)에 건식 에칭함으로써, 소스 전극(5)의 패턴은 소스 버스(10) 바로 아래에 형성될 수 있는 반면, 드레인 전극(8)의 하부 전극(6)과 픽셀 전극(9)의 패턴은 금속층(70) 바로 아래에 형성될 수 있다. 게다가, 소스 전극(5)의 가장자리 부분(5a와 5b), 하부 전극(6)의 가장자리 부분(6a) 및 픽셀 전극(9)의 가장자리 부분(9a)은 기판에 대해 실질적으로 수직하게 형성될 수 있다. 또한, 측면 에칭 단계는 MoCr 필름(100)에서 실행되지만, 측면 에칭 단계는 ITO(50)에서 실행되지 않는다. 따라서, 소스 전극(5)의 가장자리 부분(5a)은 저항 코팅(101)의 가장자리 부분(101a)에 실질적으로 정렬될 수 있고, 하부 전극(6)의 가장자리 부분(6a)은 저항 코팅(102)의 가장자리 부분(102a)에 실질적으로 정렬될 수 있다. 소스 전극(5)의 가장자리 부분(5a)과 하부 전극(6)의 가장자리 부분(6a) 사이의 거리(D7)는 약 5 마이크로 밀리미터이다.
저항 코팅(101과 102)은 상술된 바와 같이 소스 버스(10), 소스 전극(5), 드레인 전극(8) 및 픽셀 전극(9)을 형성한 다음 제거된다. 다음으로, a-Si 필름(11)의 아일랜드 패턴은 도 19에 도시된 바와 같이 형성될 수 있다. ITO(50)를 에칭함으로써, 소스 전극(5)의 가장자리 부분(5a)은 소스 전극(5) 바로 위에 형성된 소스 버스(10)의 가장자리 부분(10a)에 대해 거리(D4)만큼 돌출되고, 드레인 전극(8)의 하부 전극(6)의 가장자리 부분(6a)은 하부 전극(6) 바로 위에 형성된 상부 전극(7)의 가장자리 부분(7a)에 대해 거리(D5)만큼 돌출되며, 소스 전극(5)과 하부 전극(6)은 두께가 약 400 옹스트롬인 점을 주목해야 한다. 소스 버스(10)의 가장자리 부분(10a)과 상부 전극(7)의 가장자리 부분(7a)에 대해 소스 전극(5)의 가장자리 부분(5a)과 하부 전극(6)의 가장자리 부분(6a)이 각각 돌출된 이러한 구조뿐만 아니라, 소스 전극(5)과 하부 전극(6)의 이러한 두께(약 400 옹스트롬)에 따라, a-Si 필름(11)의 우수한 스텝 커버리지는 소스 전극(5)의 가장자리 부분(5a)과 하부 전극(6)의 가장자리 부분(6a)을 테이퍼 모양으로 형성하지 않으면서 소스 전극(5)의 가장자리 부분(5a)과 하부 전극(6)의 가장자리 부분(6a)에서 얻어질 수 있다. 이에 따라, a-Si 필름(11)과 소스 전극(5) 뿐만 아니라 a-Si 필름(11)과 하부 전극(6) 사이에서 우수한 옴 접촉을 얻을 수 있다. 소스 전극(5)과 하부 전극(6)의 필름 두께가 이 실시예에서는 약 400 옹스트롬이지만, 400 옹스트롬을 초과하는 어떠한 두께도 우수한 스텝 커버리지에 의해 적용될 수 있다. 그러나, 두께가 지나치게 두꺼우면 좋지 않은 스텝 커버리지를 초래할 수 있다. 일반적으로, 500 옹스트롬 미만이 우수한 스텝 커버리지에 의해 수용 가능한 범위일 수 있다.
a-Si 필름(11)을 형성한 후, 접촉 구멍(12a)을 포함하는 게이트 절연 필름(12)과 게이트 전극(13)은 도 11 내지 도 14와 관련해서 상술된 것과 동일한 방식으로 형성될 것이다. 게이트 전극(13)을 형성할 때, Al 필름(130)은 픽셀 전극(9)이 노출될 수 있을 때까지 에칭된다. 이러한 단계를 통해서, 도 16에 도시된 TFT(100)가 제조될 수 있다.
TFT(100)의 제조 공정 중에, 소스 전극(5), 드레인 전극(8), 픽셀 전극(9) 및 소스 버스(10)를 형성하기 위해서, ITO 필름(50)이 형성되고, ITO 필름(50)을 에칭하지 않으면서 MoCr 필름(100)이 ITO 필름(50) 위에 형성되며, 도 17과 도 18과 관련해서 상술된 바와 같이 공통 저항 코팅(101과 102)을 사용해서 MoCr 필름(100)과 ITO 필름(50) 모두가 에칭되는 몇몇 단계들이 실행된다. 도 17과 도 18에 도시된 바와 같은 단계 중에, 접촉 구멍(12a)에 해당하는 금속층(70) 부분은 에칭되지 않았다. 그러나, 금속층(70)의 이러한 부분은, 접촉 구멍(12a)을 포함하는 게이트 절연 필름(12) 자체가 저항 코팅으로 작용하기 때문에 도 14와 관련해서 상술된 바와 같이 에칭될 수 있고, 따라서 다른 특별한 저항 코팅은 금속층(70)의 이러한 부분을 에칭하는데 필요하지 않을 수 있다. 그러므로, 두 종류의 금속 필름{즉, MoCr 필름(100)과 ITO 필름(50)}에 원하는 패턴을 나타내기 위한 저항 코팅은 도 1에 도시된 TFT(1)와 같이 MoCr 필름(100)에 형성된 저항 코팅(101과 102) 뿐이다. 결과적으로, 비용이 감소될 수 있다.
또한, 제 2 실시예에서 소스 버스(10)의 가장자리 부분(10a와 10b), 상부 전극(7)의 가장자리 부분(7a), 금속 필름(70)의 가장자리 부분(70a)은 기판(2)에 대해 실질적으로 수직하게 형성되고, 또한 소스 전극(5)의 가장자리 부분(5a와 5b), 하부 전극(6)의 가장자리 부분(6a), 픽셀 전극(9)의 가장자리 부분(9a)은 기판(2)에 대해 실질적으로 수직하게 형성된다. 그러나, 이러한 가장자리 부분은 조절된 에칭 상태에 따라 테이퍼 모양으로 형성될 수 있다.
이제, 또 다른 TFT가 있고, 이러한 TFT는 본 발명의 패턴 형성 방법의 제 3 실시예를 이용해서 제조될 수 있는 본 발명의 반도체 디바이스의 제 3 실시예이다. 제 3 실시예의 TFT는 도 16에 도시된 바와 같은 제 2 실시예의 TFT(100)와 동일한 구조를 갖는다. 따라서, 제 3 실시예의 TFT 구조는 도 16과 관련해서 설명될 것이다. 또한, 제 3 실시예의 TFT 제조 방법은 도 20과 도 21 뿐만 아니라 필요하다면 도 2 내지 도 19와 관련해서 설명될 것이다.
제 3 실시예에서 TFT(100)를 제조하기 위해, 광 차폐 필름(3), SiO2 층(4), ITO 필름(50) 및 MoCr 필름(100)은 도 2 내지 도 5와 관련해서 상술된 바와 같은 방법에 따라 유리 기판(2)에 우선 형성된다. 다음으로, MoCr 필름(100)에 저항 코팅(101과 102)을 형성한 후, MoCr 필름(100)과 ITO 필름(50)은 도 6에 도시된 바와 같이 에칭된다. 에칭 단계는 도 17, 도 20과 도 21과 관련해서 설명될 것이다. 우선, MoCr 필름(100)이 도 17에 도시된 바와 같이 에칭될 수 있고, 이에 따라 소스 버스(10)와 금속층(70)이 형성될 수 있다. 금속층(70) 부분은 드레인 전극(8)의 상부 전극(7)을 형성한다. 이러한 실시예에서, 저항 코팅(101)의 가장자리 부분(101a)과 소스 버스(10)의 가장자리 부분(10a) 사이의 거리(D4)와 저항 코팅(102)의 가장자리 부분(102a)과 상부 전극(7)의 가장자리 부분(7a) 사이의 거리(D5)는 약 0.5 마이크로 밀리미터이고, 또한 소스 버스(10)의 가장자리 부분(10a)과 상부 전극(7)의 가장자리 부분(7a) 사이의 거리(D6)는 약 5 마이크로 밀리미터이다. MoCr 필름(100) 위에 습식 에칭을 한 후, ITO 필름(50)에 또 다른 습식 에칭이 행해질 것이다.
도 20은 이러한 습식 에칭을 한 후 ITO 필름(50)의 상태를 나타낸다. ITO(50)에 대한 이러한 습식 에칭 단계는 에칭액으로 HCl(염산)을 사용할 수 있다. ITO(50)에 대한 에칭에 의해, 소스 전극(5)의 가장자리 부분(5a와 5b)은 소스 버스(10)의 가장자리 부분(10a와 10b)과 실질적으로 정렬되어 있고, 하부 전극(6)의 가장자리 부분(6a)과 픽셀 전극(9)의 가장자리 부분(9a)은 상부 전극(7)의 가장자리 부분(7a)과 금속층(70)의 가장자리 부분(70a)과 각각 실질적으로 정렬되어 있다.
MoCr 필름(100)과 ITO 필름(50)을 에칭한 후, 소스 버스(10)의 가장자리 부분(10a와 10b), 상부 전극(7)의 가장자리 부분(7b) 및 금속층(70)의 가장자리 부분(70a)에 추가의 습식 에칭 단계를 실행할 수 있다.
도 21은 소스 버스(10)의 가장자리 부분(10a와 10b), 상부 전극(7)의 가장자리 부분(7b) 및 금속층(70)의 가장자리 부분(70a)에 추가의 습식 에칭을 실행한 후의 상태를 나타낸다. 이러한 습식 에칭 단계에서는, 인산, 질산 및 물의 혼합 에칭액을 사용해서 측면 에칭을 실행하므로, 소스 버스(10)의 가장자리 부분(10a)과 소스 전극(5)의 가장자리 부분(5a) 사이의 거리(D7)와, 상부 전극(7)의 가장자리 부분(7a)과 하부 전극(6)의 가장자리 부분(6a) 사이의 거리(D8)는 약 1.0 마이크로 밀리미터로 유지될 수 있다.
따라서, MoCr 필름(100)과 ITO 필름(50)에 대한 패턴 공정이 실행된다. 다음에, a-Si 필름(11)의 아일랜드 패턴은 도 19에 도시된 바와 같이 형성될 것이다. 또 한번, 소스 전극(5)의 가장자리 부분(5a)은 소스 전극(5) 바로 위에 형성된 소스 버스(10)의 가장자리 부분(10a)에 대해 거리(D4)(=D7)만큼 돌출되고, 하부 전극(6)의 가장자리 부분(6a)은 하부 전극(6) 바로 위에 형성된 상부 전극(7)의 가 장자리 부분(7a)에 대해 거리(D5)(=D8)만큼 돌출되며, 소스 전극(5)과 하부 전극(6)은 두께가 약 400 옹스트롬이 되도록 형성된 점을 주목해야 한다. 따라서, a-Si 필름(11)의 우수한 스텝 커버리지는 제 2 실시예의 TFT 경우에서와 같이 소스 전극(5)의 가장자리 부분(5a)과 하부 전극(6)의 가장자리 부분(6a)을 테이퍼 모양으로 형성하지 않으면서 소스 전극(5)의 가장자리 부분(5a)과 하부 전극(6)의 가장자리 부분(6a)에서 얻어질 수 있다. 이에 따라, a-Si 필름(11)과 소스 전극(5) 뿐만 아니라 a-Si 필름(11)과 하부 전극(6) 사이에서 우수한 옴 접촉을 얻을 수 있다. 소스 전극(5)과 하부 전극(6)의 필름 두께가 이 실시예에서는 약 400 옹스트롬이지만, 400 옹스트롬을 초과하는 어떠한 두께도 우수한 스텝 커버리지에 의해 적용될 수 있다. 그러나, 두께가 지나치게 두꺼우면 좋지 않은 스텝 커버리지를 초래할 수 있다. 일반적으로, 500 옹스트롬 미만의 두께가 우수한 스텝 커버리지에 의해 바람직할 수 있다.
a-Si 필름(11)을 형성한 후, 접촉 구멍(12a)을 포함하는 게이트 절연 필름(12) 뿐만 아니라 게이트 전극(13)이 도 11 내지 도 14와 관련해서 상술된 것과 같은 방법으로 형성될 것이다. 게이트 전극(13)을 형성할 때, Al 필름(130)은 하부 전극(6)이 노출될 수 있을 때까지 에칭된다. 따라서, 제 3 실시예의 TFT(100)가 제조될 수 있다.
제 3 실시예에서 TFT(100)의 제조 공정 중에, 소스 전극(5), 드레인 전극(8), 픽셀 전극(9) 및 소스 버스(10)를 형성하기 위해서, ITO 필름(50)이 형성되고, ITO 필름(50)을 에칭하지 않으면서 MoCr 필름(100)이 ITO 필름(50) 위에 형 성되며, 도 17, 도 20과 도 21과 관련해서 상술된 바와 같이 공통 저항 코팅(101과 102)을 사용해서 MoCr 필름(100)과 ITO 필름(50)이 에칭되는 몇몇 단계들이 실행된다. 도 17, 도 20과 도 21에 도시된 바와 같은 단계 중에, 접촉 구멍(12a)에 해당하는 금속층(70) 부분은 에칭되지 않았다. 그러나, 금속층(70)의 이러한 부분은, 접촉 구멍(12a)을 포함하는 게이트 절연 필름(12) 자체가 저항 코팅으로 작용하기 때문에 도 14와 관련해서 상술된 바와 같이 에칭될 수 있고, 따라서 다른 특별한 저항 코팅은 금속층(70)의 이러한 부분을 에칭하는데 필요하지 않을 수 있다. 그러므로, 제 1 실시예와 제 2 실시예의 TFT를 이용한 경우에서와 같이 제조 비용이 감소될 수 있다.
도 1 내지 도 21에 도시된 바와 같은 상술된 실시예에서, MoCr 필름(100)과 ITO 필름(50)으로 구성된 적층 필름(layered film)을 에칭함으로써 소스 전극(5), 드레인 전극(8) 및 소스 버스(10) 뿐만 아니라 픽셀 전극(9)이 형성된다. 그러나, 본 발명은 어떠한 픽셀 전극 없이도 회로 배열(예를 들어 IC)에 장착된 트랜지스터와 같은 반도체 디바이스를 생산하는데 적용될 수 있다.
또한, 도 1 내지 도 21에 도시된 바와 같은 상술된 실시예에서는, 소스 전극, 드레인 전극 및 소스 버스를 형성하기 위해, ITO 필름(50)과 ITO 필름(50) 위에 형성된 MoCr 필름(100)으로 구성된 적층 금속 필름이 형성된다. 그러나, 제조하고자 하는 반도체 디바이스 타입에 따라서, ITO 필름(50)과 MoCr 필름(100)이 없는 임의의 다른 적층 금속 필름이 형성될 수 있다.
게다가, 도 1 내지 도 21에 도시된 바와 같은 상술된 실시예에서는, ITO 필 름(50)과 MoCr 필름(100)으로 구성된 적층 금속 필름을 에칭하기 위해, 저항 코팅(101과 102)은 적층 금속 필름 표면에 직접 형성될 수 있다. 그러나, 생산하고자 하는 반도체 디바이스 타입에 따라, 적층 금속 필름의 형성 후, 몇몇 저항 코팅을 형성하기 전에 저항 코팅 이외에 임의의 다른 하나 이상의 필름이 적층 금속 필름에 형성된 다음, 이러한 하나 이상의 필름에 몇몇 저항 코팅이 형성되는 몇몇 단계들이 가능할 수 있다. 저항 코팅 이외에 임의의 다른 하나 이상의 필름이 금속층에 형성되더라도, 하나 이상의 필름뿐만 아니라 적층 금속 필름은 이러한 하나 이상의 필름 표면에 저항 코팅을 형성함으로써 에칭될 수 있다.
또한, 도 1 내지 도 21에 도시된 바와 같은 상술된 실시예에서, 본 발명의 제 1, 제 2, 제 3 실시예를 이용한 TFT 제조 공정의 실시예가 제공된다. 그러나, 본 발명에 따라 패턴을 형성하는 방법은 TFT 이외에 임의의 다른 반도체 디바이스를 제조하도록 적용될 수 있다.
게다가, 본 발명에 따른 반도체 디바이스와 패턴 형성 방법은 상술된 실시예에 국한되어서는 않되고, 이러한 실시예에 대한 여러 변형과 변화는 반도체 디바이스의 특정한 응용과 제조 조건에 따라 가능할 수 있다.
상술된 바와 같이 본 발명에 따라, 반도체 디바이스의 제조 비용이 감소되고 향상된 스텝 커버리지를 실현할 수 있는 패턴 형성 방법과 반도체 디바이스를 얻는 것은 유리하게 가능하다.
상술한 바와 같이, 본 발명은 반도체 디바이스를 제공하고 스텝 커버리지는 향상되면서 제조 비용은 감소하는 패턴 형성 방법을 제공하는 효과를 갖는다.

Claims (10)

  1. 패턴 형성 방법으로서,
    기판에 제 1 금속 필름을 형성하는 단계와,
    상기 제 1 금속 필름에 제 2 금속 필름을 형성하는 단계와,
    상기 제 2 금속 필름과 제 1 금속 필름을 패턴화(patterning) 함으로써 소스 전극(source electrode), 드레인 전극(drain electrode) 및 소스 버스(source bus)의 패턴을 형성하는 단계를 포함하는 것을 특징으로 하고,
    상기 소스 전극, 드레인 전극 및 소스 버스의 패턴을 형성하는 상기 단계는 상기 제 2 금속 필름에 저항 코팅(resist coat)을 형성하는 단계와,
    상기 저항 코팅을 형성하는 상기 단계 후에 상기 제 2 금속 필름과 제 1 금속 필름을 건식 에칭(dry-etching)하는 제 1 에칭 단계를
    포함하는 것을 추가 특징으로 하는, 패턴 형성 방법.
  2. 제 1항에 있어서, 상기 제 1 금속 필름은 ITO를 포함하는 ITO 필름이고, 상기 제 2 금속 필름은 몰리브덴 재료를 포함하는 몰리브덴-크롬 필름임을 특징으로 하고,
    상기 제 1 에칭 단계는 염소와 산소의 혼합 기체로 상기 몰리브덴-크롬 필름과 상기 ITO 필름을 건식 에칭하는 단계인 것을 추가 특징으로 하는, 패턴 형성 방법.
  3. 제 1항에 있어서, 상기 방법은 상기 제 1 에칭 단계 대신, 상기 제 2 금속 필름을 습식 에칭한 다음 상기 제 1 금속 필름을 건식 에칭하는 제 2 에칭 단계를 포함하는 것을 특징으로 하는, 패턴 형성 방법.
  4. 제 3항에 있어서, 상기 제 1 금속 필름은 ITO를 포함하는 ITO 필름이고, 상기 제 2 금속 필름은 몰리브덴 재료를 포함하는 몰리브덴-크롬 필름임을 특징으로 하고,
    상기 제 2 에칭 단계는 인산, 질산 및 물의 혼합 에칭액(etchant)으로 상기 몰리브덴-크롬 필름을 습식 에칭하고, 이어서 염소를 포함하는 기체로 상기 ITO 필름을 건식 에칭하는 단계인 것을 추가 특징으로 하는, 패턴 형성 방법.
  5. 제 1항에 있어서, 상기 방법은 상기 제 1 에칭 단계 대신, 상기 제 2 금속 필름과 제 1 금속 필름을 습식 에칭한 다음 상기 제 2 금속 필름을 더 습식 에칭하는 제 3 에칭 단계를 포함하는 것을 특징으로 하는, 패턴 형성 방법.
  6. 제 5항에 있어서, 상기 제 1 금속 필름은 ITO를 포함하는 ITO 필름이고, 상기 제 2 금속 필름은 몰리브덴 재료를 포함하는 몰리브덴-크롬 필름임을 특징으로 하고,
    상기 제 3 에칭 단계는 인산, 질산 및 물의 혼합 에칭액으로 상기 몰리브덴-크롬 필름을 습식 에칭하고, 이어서 염산 에칭액으로 상기 ITO 필름을 습식 에칭하며, 인산, 질산 및 물의 혼합 에칭액으로 상기 몰리브덴-크롬 필름을 추가 습식 에칭하는 단계인 것을 추가 특징으로 하는, 패턴 형성 방법.
  7. 제 3항 또는 제 5항에 있어서, 상기 제 1 금속 필름은 500 옹스트롬(angstrom)을 초과하지 않는 두께를 갖는 것을 특징으로 하는, 패턴 형성 방법.
  8. 반도체 디바이스로서,
    기판에 형성된 소스 전극과,
    상기 소스 전극에 형성된 소스 버스와,
    상기 기판에 형성되고 제 1 전극과 상기 제 1 전극 위에 형성된 제 2 전극을 포함한 드레인 전극을 포함하는 것을 특징으로 하고,
    상기 소스 전극의 가장자리 부분은 상기 소스 버스의 가장자리 부분에 대해 상기 드레인 전극 쪽으로 돌출되고, 상기 드레인 전극의 상기 제 1 전극의 가장자리 부분은 상기 제 2 전극에 대해 상기 소스 전극 쪽으로 돌출되는 것을 추가 특징으로 하는, 반도체 디바이스.
  9. 제 8항에 있어서, 상기 소스 전극, 상기 소스 버스, 상기 제 1 전극 및 상기 제 2 전극의 각 가장자리 부분은 상기 기판에 수직인 표면으로 형성되는 것을 특징으로 하는, 반도체 디바이스.
  10. 제 8항에 있어서, 상기 소스 전극, 상기 소스 버스, 상기 제 1 전극 및 상기 제 2 전극의 각 가장자리 부분은 상기 기판에 대해 기울어진 표면으로 형성되는 것을 특징으로 하는, 반도체 디바이스.
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