KR20020089625A - 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents
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Abstract
절연 기판 위에 게이트 배선을 형성하고, 게이트 배선 위에 게이트 절연막, 반도체층, 접촉층 및 제1 데이터 배선층, 제2 데이터 배선층을 적층한다. 제2 데이터 배선층 위에 감광막 패턴을 형성한 후, 제2 데이터 배선층을 습식 식각하여 감광막 패턴 하부로 일정한 깊이의 얻더컷을 발생시키고 제1 데이터 배선층을 건식식각하여 데이터 배선을 형성한다. 다음 데이터 배선 위에 보호막을 적층하고, 보호막 및 게이트 절연막을 패터닝하여 게이트 패드, 데이터 패드 및 드레인 전극을 각각 노출시키는 제1 내지 제3 접촉구를 형성한 후, 제1 내지 제3 접촉구를 통하여 게이트 패드, 데이터 패드 및 드레인 전극과 각각 연결되는 보조 게이트 패드, 보조 데이터 패드 및 화소 전극을 형성한다. 이 때, 보조 데이터 패드와 화소 전극은 각각 데이터 패드와 드레인 전극의 제1 데이터 배선층 및 제2 데이터 배선층과 동시에 접촉한다.
Description
본 발명은 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
일반적으로 박막 트랜지스터 기판에서 배선은 신호가 전달되는 수단으로 사용되므로 신호 지연을 최소화하는 것이 요구된다.
이때, 신호 지연을 방지하기 위하여 배선은 저저항을 가지는 금속 물질, 특히 알루미늄(Al) 또는 알루미늄 합금(Al alloy) 등과 같은 알루미늄 계열의 금속 물질을 사용하는 것이 일반적이다. 그러나, 알루미늄 계열의 배선은 물리적 또는 화학적인 특성이 약하기 때문에 접촉부에서 다른 도전 물질과 연결될 때 부식이 발생하여 반도체 소자의 특성을 저하시키는 문제점을 가지고 있다. 특히, 액정 표시 장치에서와 같이 패드부에서 ITO(indium tin oxide)를 사용하여 알루미늄을 보강하는 경우 알루미늄 또는 알루미늄 합금과 ITO의 접촉 특성이 좋지 않아 다른 금속을 개재할 수 있으나, 다층의 배선을 형성하기 위해서는 서로 다른 식각액이 필요할 뿐 아니라 여러 번의 식각 공정이 필요하게 되어 제조 공정이 복잡해진다.
본 발명이 이루고자 하는 기술적 과제는 접촉 특성이 우수한 배선 구조를 가지는 박막 트랜지스터 기판을 제조하는 방법을 단순화하는 것이다.
도 1은 본 발명의 실시예에 따라 제조한 박막 트랜지스터 기판의 배치도이고,
도 2는 도 1의 Ⅱ-Ⅱ' 선에 대한 단면도이고,
도 3a, 4a, 5a 및 6a는 본 발명의 제1 실시예에 따라 액정 표시 장치용 박막 트랜지스터 기판을 제조하는 중간 과정을 그 공정 순서에 따라 도시한 박막 트랜지스터 기판의 배치도이고,
도 3b는 도 3a의 IIIb-IIIb'에 대한 단면도이고,
도 3c와 도 3d는 각각 도 3b의 게이트 배선 프로파일을 얻기 위한 게이트 배선 형성 과정을 나타내는 단면도이고,
도 4b는 도 4a의 IVb-IVb' 선에 대한 단면도로서 도 3b의 다음 단계를 도시한 것이고,
도 5b는 도 5a의 Vb-Vb' 선에 대한 단면도로서 도 4b의 다음 단계를 도시한 것이고,
도 5c와 도 5d는 각각 도 5b의 데이터 배선 프로파일을 얻기 위한 데이터 배선 형성 과정을 나타내는 단면도이고,
도 6b는 도 6a의 VIb-VIb' 선에 대한 단면도로서 도 5b의 다음 단계를 도시한 것이다.
도 7a 내지 도 7d는 본 발명의 제2 실시예에 따라 액정 표시 장치용 박막 트랜지스터 기판을 제조하는 중간 과정을 그 공정 순서에 따라 도시한 박막 트랜지스터 기판의 단면도로써, 도 3b의 게이트 배선 프로파일을 얻기 위한 게이트 배선 형성 과정을 나타내는 단면도이고,
도 8a 내지 도 8b는 본 발명의 제2 실시예에 따라 액정 표시 장치용 박막 트랜지스터 기판을 제조하는 중간 과정을 그 공정 순서에 따라 도시한 박막 트랜지스터 기판의 단면도로써, 도 5b의 데이터 배선 프로파일을 얻기 위한 데이터 배선 형성 과정을 나타내는 단면도이다.
이러한 문제점을 해결하기 위하여 본 발명에서는 배선의 상부층을 배선의 하부층보다 좁은 폭으로 형성하여 접촉구를 통하여 상부층과 하부층이 동시에 노출되도록 한다.
구체적으로는, 절연 기판 위에 가로 방향으로 형성되어 있으며 상부층과 하부층의 이중층으로 이루어져 있는 게이트 배선, 상기 게이트 배선 위에 형성되어 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있으며 세로 방향으로 형성되어 있고, 상부층과 하부층의 이중층으로 이루어져 있는 데이터 배선, 상기 게이트 배선과 상기 데이터 배선이 교차하여 이루는 화소 영역 내에 형성되어 있는 화소 전극, 상기 게이트 배선, 상기 데이터 배선 및 상기 화소 전극과 연결되어 있는 박막 트랜지스터, 상기 데이터 배선과 상기 박막 트랜지스터 위에 형성되어 있으며 상기 데이터 배선과 상기 게이트 배선의 일부를 노출시키는 접촉구를 가지는보호막을 포함하고, 상기 게이트 배선과 상기 데이터 배선 중의 적어도 하나의 상기 상부층의 경계선은 상기 하부층의 경계선 내부에 포함되어 있으며, 상기 보호막에 형성되어 있는 접촉구를 통하여 상기 게이트 배선 또는 상기 데이터 배선의 상기 상부층과 상기 하부층이 동시에 노출되는 박막 트랜지스터 기판을 마련한다.
이러한 구조의 박막 트랜지스터 기판은 절연 기판 위에 게이트 패드, 게이트 전극 및 게이트선을 포함하는 게이트 배선을 형성하는 단계, 상기 게이트 배선 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 반도체층을 형성하는 단계, 상기 반도체층 위에 제1 데이터 배선층과 제2 데이터 배선층의 이중층으로 이루어져 있으며 소스 전극, 드레인 전극, 데이터 패드 및 데이터선을 포함하는 데이터 배선을 형성하는 단계, 상기 데이터 배선 위에 보호막을 형성하는 단계, 상기 보호막에 상기 드레인 전극을 노출시키는 접촉구를 형성하는 단계, 상기 보호막 위에 상기 드레인 전극과 접촉하는 화소 전극을 형성하는 단계를 포함하고, 상기 데이터 배선을 형성하는 단계는 상기 제1 데이터 배선층과 상기 제2 데이터 배선층을 연속으로 증착하는 단계, 제1 감광막 패턴을 형성하는 단계, 상기 제1 감광막 패턴을 식각 마스크로 하여 상기 제2 데이터 배선층을 습식 식각하여 상기 제1 감광막 패턴 하부로 일정한 깊이의 언더컷을 발생시키는 단계, 상기 제1 감광막 패턴을 식각 마스크로 하여 상기 제1 데이터 배선층을 건식 식각하는 단계를 포함하는 제조 방법을 통하여 제조한다.
이 때, 상기 게이트 배선은 제1 게이트 배선층과 제2 게이트 배선층의 이중층으로 형성되고, 상기 게이트 배선을 형성하는 단계는 상기 제1 게이트 배선층과상기 제2 게이트 배선층을 연속으로 증착하는 단계, 제2 감광막 패턴을 형성하는 단계, 상기 제2 감광막 패턴을 식각 마스크로 하여 상기 제2 게이트 배선층을 습식 식각하여 상기 제2 감광막 패턴 하부로 일정한 깊이의 언더컷을 발생시키는 단계, 상기 제2 감광막 패턴을 식각 마스크로 하여 상기 제1 게이트 배선층을 건식 식각하는 단계를 포함할 수 있다.
또는 절연 기판 위에 게이트 패드, 게이트 전극 및 게이트선을 포함하는 게이트 배선을 형성하는 단계, 상기 게이트 배선 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 반도체층을 형성하는 단계, 상기 반도체층 위에 제1 데이터 배선층과 제2 데이터 배선층의 이중층으로 이루어져 있으며 소스 전극, 드레인 전극, 데이터 패드 및 데이터선을 포함하는 데이터 배선을 형성하는 단계, 상기 데이터 배선 위에 보호막을 형성하는 단계, 상기 보호막에 상기 드레인 전극을 노출시키는 접촉구를 형성하는 단계, 상기 보호막 위에 상기 드레인 전극과 접촉하는 화소 전극을 형성하는 단계를 포함하고, 상기 데이터 배선을 형성하는 단계는 상기 제1 데이터 배선층과 상기 제2 데이터 배선층을 연속으로 증착하는 단계, 제1 감광막 패턴을 형성하는 단계, 상기 제1 감광막 패턴을 식각 마스크로 하여 상기 제2 데이터 배선층을 식각하는 단계, 상기 제1 감광막 패턴을 애싱하여 일부를 제거하는 단계, 상기 제2 데이터 배선층을 식각 마스크로 하여 상기 제1 데이터 배선층을 식각하는 단계, 상기 애싱된 제1 감광막 패턴을 식각 마스크로 하여 상기 제2 데이터 배선층을 재차 식각하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법에 의하여 제조할 수 있다.
이 때, 상기 게이트 배선은 제1 게이트 배선층과 제2 게이트 배선층의 이중층으로 형성되고, 상기 게이트 배선을 형성하는 단계는 상기 제1 게이트 배선층과 상기 제2 게이트 배선층을 연속으로 증착하는 단계, 제2 감광막 패턴을 형성하는 단계, 상기 제2 감광막 패턴을 식각 마스크로 하여 상기 제2 게이트 배선층을 식각하는 단계, 상기 제2 감광막 패턴을 애싱하여 일부를 제거하는 단계, 상기 제2 게이트 배선층을 식각 마스크로 하여 상기 제1 게이트 배선층을 건식 식각하는 단계, 상기 애싱된 제2 감광막 패턴을 식각 마스크로 하여 제2 게이트 배선층을 재차 식각하는 단계를 포함할 수 있다.
그러면, 첨부한 도면을 참고로 하여 본 발명의 실시예에 따른 저저항 배선의 구조를 적용한 박막 트랜지스터 기판 및 그 제조 방법에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
먼저, 도 1 및 도 2를 참고로 하여 본 발명의 실시예에 따라 제조한 박막 트랜지스터 기판의 구조에 대하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 박막 트랜지스터 기판의 배치도이고, 도 2는 도 1의 Ⅱ-Ⅱ' 선에 대한 단면도이다.
절연 기판(10) 위에 크롬(Cr), 몰리브덴(Mo) 또는 몰리브덴 합급막 등의 물리 화학적 특성이 우수한 물질로 이루어진 제1 게이트 배선층(221, 241, 261)과 알루미늄(Al) 또는 알루미늄 합금 등의 비저항이 낮은 물질로 이루어진 제2 게이트 배선층(222, 242, 262)의 이중층으로 이루어진 게이트 배선이 형성되어 있다.
게이트 배선은 가로 방향으로 뻗어 있는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 게이트 신호를 인가받아 게이트선으로 전달하는 게이트 패드(24) 및 게이트선(22)에 연결되어 있는 박막 트랜지스터의 게이트 전극(26)을 포함한다. 여기서, 제2 게이트 배선층(222, 242 262)은 제1 게이트 배선층(221, 241, 261)에 비하여 그 폭이 좁게 형성되어 있어서, 제1 게이트 배선층(221, 241, 261)의 경계선 내부에 제2 게이트 배선층(222, 242, 262)의 경계선이 놓인다. 이는 후술하는 바와 같이, ITO(indium tin oxide)나 IZO(indium zinc oxide) 등으로 이루어진 보조 게이트 패드(86)와 게이트 패드(24)와의 접촉 특성을 좋게 하기 위한 것이다. 즉, 보조 게이트 패드(86)를 제1 게이트 패드층(241)과 제2 게이트 패드층(242)에 동시에 접촉시켜 계단형 프로파일(profile)이 되도록 하여 낮은 접촉 저항을 얻기 위한 것이다.
게이트 배선(22, 24, 26) 위에는 질화 규소(SiNx) 따위로 이루어진 게이트 절연막(30)이 형성되어 있다.
게이트 전극(24) 상부의 게이트 절연막(30) 위에는 비정질 규소 등의 반도체로 이루어진 반도체층(40)이 섬 모양으로 형성되어 있으며, 반도체층(40)의 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 저항성 접촉층(54, 56)이 각각 형성되어 있다.
저항성 접촉층(54, 56) 및 게이트 절연막(30) 위에는 크롬, 몰리브덴 또는 몰리브덴 합금 등으로 이루어진 제1 데이터 배선층(621, 651, 661, 681)과 알루미늄 또는 알루미늄 합금 등으로 이루어진 제2 데이터 배선층(622, 652, 662, 682)의 이중층으로 이루어진 데이터 배선(62, 65, 66, 68)이 형성되어 있다.
데이터 배선(62, 65, 66, 68)은 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62), 데이터선(62)의 분지이며 저항성 접촉층(54)의 상부까지 연장되어 있는 소스 전극(65), 데이터선(62)의 한쪽 끝에 연결되어 있으며 외부로부터의 화상 신호를 인가받는 데이터 패드(68), 소스 전극(65)과 분리되어 있으며 게이트 전극(26)에 대하여 소스 전극(65)의 반대쪽 저항성 접촉층(56) 상부에 형성되어 있는 드레인 전극(66)을 포함한다. 여기서, 제2 데이터 배선층(622, 652, 662, 682)은 제1 데이터 배선층(621, 651, 661, 681)에 비하여 그 폭이 좁게 형성되어 있어서, 제1 데이터 배선층(621, 651, 661, 681)의 경계선 내부에 제2 데이터 배선층(622, 652, 662, 682)의 경계선이 놓인다. 이는 후술하는 바와 같이, ITO(indium tin oxide)나 IZO(indium zinc oxide) 등으로 이루어진 보조 데이터 패드(88)와 데이터 패드(68)와의 접촉 특성을 좋게 하기 위한 것이다. 즉, 게이트 패드(24)와 마찬가지로, ITO(indium tin oxide)나 IZO(indium zinc oxide) 등으로 이루어진 보조 데이터 패드(88) 및 화소 전극(82)과 각각 접촉하는 데이터 패드(68) 및 드레인 전극(66)의 상부층인 알루미늄층을 일부 제거하여 그 하부의 크롬층도 보조 데이터 패드(68) 및 화소 전극(82)과 접촉되도록 한 것이다.
데이터 배선(62, 65, 66, 68) 위에는 질화 규소로 이루어진 보호막(70)이 형성되어 있다.
보호막(70)에는 드레인 전극(66) 및 데이터 패드(68)를 각각 드러내는 접촉 구멍(76, 78)과 게이트 패드(24)를 드러내는 접촉 구멍(74)이 형성되어 있다. 여기서, 게이트 패드(24)를 드러내는 접촉 구멍(74)은 게이트 절연막(30)에도 형성되어 있다.
보호막(70) 위에는 접촉 구멍(76)을 통하여 드레인 전극(66)과 전기적으로 연결되어 있는 화소 전극(82)이 형성되어 있다. 또한, 보호막(70) 위에는 접촉 구멍(74, 78)을 통하여 각각 게이트 패드(24) 및 데이터 패드(68)와 연결되어 있는 보조 게이트 패드(86) 및 보조 데이터 패드(88)가 형성되어 있다. 여기서, 화소 전극(82)과 보조 게이트 및 데이터 패드(86, 88)는 ITO 또는 IZO로 이루어져 있다.
여기서, 화소 전극(82)은 도1 및 도 2에서 보는 바와 같이, 게이트선(22)과 중첩되어 유지 축전기를 이루며, 유지 용량이 부족한 경우에는 게이트 배선(22, 24, 26)과 동일한 층에 유지 용량용 배선을 추가할 수도 있다.
그러면, 이러한 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에 대하여 도 1 및 도 2와 도 3a 내지 도 6b를 참고로 하여 상세히 설명한다.
먼저, 도 3a 및 3b에 도시한 바와 같이, 기판(10) 위에 크롬 등의 물리 화학적 특성이 우수한 도전 물질로 이루어진 제1 게이트 배선층(221, 241, 261)과 알루미늄 등의 저항이 작은 물질로 이루어진 제2 게이트 배선층(222, 242, 262)을 연속으로 적층하고 패터닝하여 가로 방향으로 뻗어 있는 게이트선(22), 게이트선(22)의 일부인 게이트 전극(26) 및 게이트 패드(24)를 포함하는 게이트 배선을 형성한다.이 때, 제1 게이트 배선층(221, 241, 261)에 비하여 제2 게이트 배선층(222, 242, 262)의 폭이 좁게 형성된다.
이러한 구조의 게이트 배선은 습식 식각의 등방성 식각 특성과 건식 식각의 이방성 식각 특성을 이용하여 형성한다. 이에 대하여 도 3c 및 도 3d를 참고로 하여 상세히 설명한다.
먼저, 제1 게이트 배선층(221, 241, 261)과 제2 게이트 배선층(222, 242, 262)을 연속으로 적층하고, 그 위에 감광제를 1㎛ 내지 2㎛의 두께로 도포하여 감광막(PR)을 형성한다. 이 감광막(PR)을 광마스크를 통하여 노광하고 현상함으로써 도 3c에 나타낸 바와 같이, 게이트 배선(22, 24, 26)이 형성될 부분을 덮는 감광막(PR) 패턴을 형성하고 알루미늄 등으로 이루어진 제2 게이트 배선층(222, 242, 262)을 식각한다. 이 때, 식각은 습식 식각 방법을 사용하며 감광막(PR) 패턴 하부로 일정한 정도의 언더컷이 발생하도록 식각 조건을 설정한다. 이 때 사용되는 습식 식각액으로는 알루미늄을 식각할 수 있는 다양한 물질이 사용될 수 있으며, 그 한 예로 인산, 질산, 초산 및 초순수가 약 65:8:10:15의 비율로 혼합된 용액을 들 수 있다.
다음, 도 3d에 나타낸 바와 같이, 동일한 감광막(PR) 패턴을 사용하여 제1 게이트 배선층(221, 241, 261)을 식각한다. 이 때, 식각은 건식 식각 방법을 사용하여 감광막(PR) 패턴 하부로의 언더컷이 발생하지 않도록 한다. 식각 기체로는 Cl2와 O2의 혼합 기체나 HCl과 O2의 혼합 기체 등을 사용할 수 있다. Cl2와 O2의 혼합 기체를 사용한 경우와 HCl과 O2의 혼합 기체를 사용한 경우에 있어서 O2의 양을 변동시킬 때 얻을 수 있는 식각 특성을 아래의 표 1과 표 2에 각각 나타낸다.
| O2의 양(Sccm) | 100 | 150 | 200 | 250 | 300 |
| Cr 식각율(Å/min) | 346 | 446 | 500 | 540 | 539 |
| 균일도(%) | 14.4 | 9.0 | 8.3 | 10.0 | |
| 식각시 PR 손실양(Å) | 1623 | 2680 | 2869 | ||
| 비정질 규소(a-Si) 식각율(Å/min) | 41 | 28 | 측정불가 | 측정불가 | 측정불가 |
| 선택비(Cr:a-Si) | 8.4:1 | 15.9:1 |
| O2의 양(Sccm) | 150 | 200 | 250 |
| Cr 식각율(Å/min) | 185 | 222 | 172 |
| 균일도(%) | 19.8 | 24.6 | 14.1 |
| 식각시 PR 손실양(Å) | 2680 | 2869 | |
| 비정질 규소(a-Si) 식각율(Å/min) | 측정불가 | 측정불가 | 측정불가 |
다음, 남아있는 감광막(PR) 패턴을 제거하면 도 3b와 같은 구조를 가지는 게이트 배선을 형성할 수 있다.
다음, 도 4a 및 도 4b에 도시한 바와 같이, 질화 규소로 이루어진 게이트 절연막(30), 비정질 규소로 이루어진 반도체층(40), 도핑된 비정질 규소로 이루어진 저항성 접촉층(50)의 삼층막을 연속하여 적층하고 사진 식각함으로써 반도체층(40)과 도핑된 비정질 규소층(50)을 패터닝하여 게이트 전극(24) 상부에 위치하는 게이트 절연막(30) 위에 섬 모양의 반도체층(40)과 저항성 접촉층(50)을 형성한다.
다음, 도 5a 내지 도 5b에 도시한 바와 같이, 크롬으로 이루어진 제1 데이터 배선층(651, 661, 681)과 알루미늄으로 이루어진 제2 데이터 배선층(652, 662, 682)을 연속으로 적층하고 마스크를 이용한 사진 식각 공정으로 패터닝하여 게이트선(22)과 교차하는 데이터선(62), 데이터선(62)과 연결되어 게이트 전극(26) 상부까지 연장되어 있는 소스 전극(65), 데이터선(62)의 한쪽 끝에 연결되어 있는 데이터 패드(68) 및 소스 전극(64)과 분리되어 있으며 게이트 전극(26)을 중심으로 소스 전극(65)과 마주하는 드레인 전극(66)을 포함하는 데이터 배선을 형성한다. 이 때, 제1 데이터 배선(621, 651, 661, 681)의 폭에 비하여 제2 데이터 배선(622, 652, 662, 681)의 폭을 좁게 형성한다.
이러한 구조의 데이터 배선은 습식 식각의 등방성 식각 특성과 건식 식각의 이방성 식각 특성을 이용하여 형성한다. 이에 대하여 도 5c 및 도 5d를 참고로 하여 상세히 설명한다.
먼저, 제1 데이터 배선층(621, 651, 661, 681)과 제2 데이터 배선층(622, 652, 662, 682)을 연속으로 적층하고, 그 위에 감광제를 1㎛ 내지 2㎛의 두께로 도포하여 감광막(PR)을 형성한다.
이 감광막(PR)을 광마스크를 통하여 노광하고 현상함으로써 도 5c에 나타낸 바와 같이, 데이터 배선(62, 65, 66, 68)이 형성될 부분을 덮는 감광막(PR) 패턴을 형성하고 알루미늄 등으로 이루어진 제2 데이터 배선층(622, 652, 662, 682)을 식각한다. 이 때, 식각은 습식 식각 방법을 사용하며 감광막(PR) 패턴 하부로 일정한 정도의 언더컷이 발생하도록 식각 조건을 설정한다. 이 때 사용되는 습식 식각액으로는 알루미늄을 식각할 수 있는 다양한 물질이 사용될 수 있으며, 그 한 예로 인산, 질산, 초산 및 초순수가 약 65:8:10:15의 비율로 혼합된 용액을 들 수 있다.
다음, 도 5d에 나타낸 바와 같이, 동일한 감광막(PR) 패턴을 사용하여 제1 데이터 배선층(621, 651, 661, 681)을 식각한다. 이 때, 식각은 건식 식각 방법을 사용하여 감광막(PR) 패턴 하부로의 언더컷이 발생하지 않도록 한다. 식각 기체로는 Cl2와 O2의 혼합 기체나 HCl과 O2의 혼합 기체 등을 사용할 수 있다.
마지막으로 남아있는 감광막(PR) 패턴을 제거하면 도 5b와 같은 구조를 가지는 데이터 배선을 형성할 수 있다.
이어서, 데이터 배선(62, 65, 66, 68)으로 가리지 않는 도핑된 비정질 규소층 패턴(50)을 식각하여 제거함으로써 도핑된 비정질 규소층 패턴(50)을 양쪽으로 분리시키고 반도체층 패턴(40)을 노출시킨다. 이어, 노출된 반도체층(40)의 표면을 안정화시키기 위하여 산소 플라스마 처리를 하는 것이 바람직하다.
다음으로, 도 6a 및 도 6b에서 보는 바와 같이, 질화 규소와 같은 무기 절연막을 증착하거나 유기막을 도포하여 보호막(70)을 형성한다. 이어, 마스크를 이용한 사진 식각 공정으로 보호막(70)을 게이트 절연막(30)과 함께 패터닝하여, 게이트 패드(24), 드레인 전극(66) 및 데이터 패드(68)를 드러내는 접촉 구멍(74, 76, 78)을 형성한다. 이 때, 제1 접촉구멍(74)을 통하여 제2 게이트 패드층(242)과 함께 그 주위의 제1 게이트 패드층(241)이 노출되고, 제2 접촉 구멍(76)을 통하여는제2 드레인 전극층(662)과 함께 그 주위의 제1 드레인 전극층(661)이 노출되며, 제3 접촉 구멍(78)을 통하여는 제2 데이터 패드층(682)과 함께 그 둘레의 제1 데이터 패드층(681)이 노출된다.
다음, 마지막으로 도 1 및 2에 도시한 바와 같이, ITO막 또는 IZO막을 적층하고 사진 식각하여 제2 접촉 구멍(76)을 통하여 드레인 전극(66)과 연결되는 화소 전극(82)과 제1 및 제3 접촉 구멍(74, 78)을 통하여 게이트 패드(24) 및 데이터 패드(68)와 각각 연결되는 보조 게이트 패드(86) 및 보조 데이터 패드(88)를 각각 형성한다.
이상의 실시예에서는 데이터 배선뿐만 아니라 게이트 배선도 제2 게이트 배선층(222, 242, 262)을 제1 게이트 배선층(221, 241, 261)보다 좁게 형성하고 있으나 이와 달리 게이트 배선은 종래와 같이 제2 게이트 배선층(222, 242, 262)과 제1 게이트 배선층(221, 241, 261)을 동일한 폭으로 형성하고 데이터 배선에 대하여만 제2 데이터 배선층(622, 652, 662, 682)을 제1 데이터 배선층(621, 651, 661, 681)에 비하여 좁은 폭으로 형성할 수 있다.
본 발명에 따르면 알루미늄층과 ITO 또는 IZO가 직접 접촉하기 때문에 발생하는 문제를 해결하기 위하여 접촉구 형성 후 접촉구를 통하여 노출되는 알루미늄층을 전면 식각하여 제거하는 공정을 생략할 수 있다. 따라서 이 과정에서 발생하는 언더컷(under-cut) 문제도 발생하지 않는다. 또한 접촉구를 형성한 다음에 진행하던 알루미늄층의 열처리 공정이나 TMAH 세정 공정을 생략할 수 있다.
도 1과 도 2에서 설명한 구조를 가지는 박막 트랜지스터 기판은 다른 방법에의하여도 제조될 수 있다. 이러한 방법에 대하여 제2 실시예로써 설명한다.
본 발명의 제2 실시예는 게이트 배선 및 데이터 배선을 형성하는 공정을 제외하고는 제1 실시예와 동일한 공정으로 진행된다.
도 7a 내지 도 7d는 본 발명의 제2 실시예에 따라 액정 표시 장치용 박막 트랜지스터 기판을 제조하는 중간 과정을 그 공정 순서에 따라 도시한 박막 트랜지스터 기판의 단면도로써, 도 3b의 게이트 배선 프로파일을 얻기 위한 게이트 배선 형성 과정을 나타내는 단면도이다.
도 7a에 나타낸 바와 같이, 기판(10) 위에 크롬, 몰리브덴 또는 몰리브덴 합금 등의 물리 화학적 특성이 우수한 도전 물질로 이루어진 제1 게이트 배선층(221, 241, 261)과 알루미늄 또는 알루미늄 합금 등의 저항이 작은 물질로 이루어진 제2 게이트 배선층(222, 242, 262)을 연속으로 적층하고, 그 위에 감광막(PR)을 도포하고 노광 및 현상하여 게이트 배선(22, 24, 26)이 형성될 부분을 덮는 감광막(PR) 패턴을 형성한 후, 제2 게이트 배선층(221, 241, 261)을 식각한다.
다음, 도 7b에 나타낸 바와 같이, 감광막(PR)을 애싱하여 일부를 제거함으로써 감광막(PR) 패턴의 폭이 제2 게이트 배선층(222, 242, 262)보다 좁게 되도록 만든다.
다음, 도 7c에 나타낸 바와 같이, 제2 게이트 배선층(222, 242, 262)를 식각 차단층으로 하여 제1 게이트 배선층(221, 241, 261)을 식각한다.
이어서, 도 7d에 나타낸 바와 같이, 남아있는 감광막(PR) 패턴을 식각 마스크로 하여 제2 게이트 배선층(222, 242, 262)을 다시 한번 식각한다.
마지막으로, 감광막(PR) 패턴을 애싱하여 모두 제거하면 도 3b에 나타낸 것과 같은 게이트 배선을 얻는다.
이후의 게이트 절연막(30)을 형성하는 공정, 섬모양의 반도체층(40) 및 저항성 접촉층(50)을 형성하는 공정은 제1 실시예와 동일하다.
도 8a 내지 도 8b는 본 발명의 제2 실시예에 따라 액정 표시 장치용 박막 트랜지스터 기판을 제조하는 중간 과정을 그 공정 순서에 따라 도시한 박막 트랜지스터 기판의 단면도로써, 도 5b의 데이터 배선 프로파일을 얻기 위한 데이터 배선 형성 과정을 나타내는 단면도이다.
먼저, 도 8a에 나타낸 바와 같이, 기판(10) 위에 크롬, 몰리브덴 또는 몰리브덴 합금 등의 물리 화학적 특성이 우수한 도전 물질로 이루어진 제1 데이터 배선층(621, 651, 661, 681)과 알루미늄 또는 알루미늄 합금 등의 저항이 작은 물질로 이루어진 제2 데이터 배선층(622, 652, 662, 682)을 연속으로 적층하고, 그 위에 감광막(PR)을 도포하고 노광 및 현상하여 데이터 배선(62, 65, 66, 68)이 형성될 부분을 덮는 감광막(PR) 패턴을 형성한 후, 제2 데이터 배선층(621, 651, 661, 681)을 식각한다.
다음, 도 8b에 나타낸 바와 같이, 감광막(PR)을 애싱하여 일부를 제거함으로써 감광막(PR) 패턴의 폭이 제2 데이터 배선층(622, 652, 662, 682)보다 좁게 되도록 만든다.
다음, 도 8c에 나타낸 바와 같이, 제2 데이터 배선층(622, 652, 662, 682)을 식각 차단층으로 하여 제1 데이터 배선층(621, 651, 661, 681)을 식각한다.
이어서, 도 8d에 나타낸 바와 같이, 남아있는 감광막(PR) 패턴을 식각 마스크로 하여 제2 데이터 배선층(622, 652, 662, 682)을 다시 한번 식각한다.
마지막으로, 감광막(PR) 패턴을 애싱하여 모두 제거하면 도 5b에 나타낸 것과 같은 데이터 배선을 얻는다.
본 발명에 의하면 배선 형성을 위하여 사용하는 감광막 패턴을 이용하여 물리 화학적으로 불안정한 배선 상부층의 일부를 제거하고 그 하부층을 노출시켜둠으로써 이후 투명 전극층과의 접촉시 접촉 특성을 향상시킬 수 있고, 접촉 특성을 향상시키기 위하여 진행하던 다수의 공정을 생략할 수 있게 되어 박막 트랜지스터 제조 공정을 단순화할 수 있다.
Claims (5)
- 절연 기판 위에 가로 방향으로 형성되어 있으며 상부층과 하부층의 이중층으로 이루어져 있는 게이트 배선,상기 게이트 배선 위에 형성되어 있는 게이트 절연막,상기 게이트 절연막 위에 형성되어 있으며 세로 방향으로 형성되어 있고, 상부층과 하부층의 이중층으로 이루어져 있는 데이터 배선,상기 게이트 배선과 상기 데이터 배선이 교차하여 이루는 화소 영역 내에 형성되어 있는 화소 전극,상기 게이트 배선, 상기 데이터 배선 및 상기 화소 전극과 연결되어 있는 박막 트랜지스터,상기 데이터 배선과 상기 박막 트랜지스터 위에 형성되어 있으며 상기 데이터 배선과 상기 게이트 배선의 일부를 노출시키는 접촉구를 가지는 보호막을 포함하고, 상기 게이트 배선과 상기 데이터 배선 중의 적어도 하나의 상기 상부층의 경계선은 상기 하부층의 경계선 내부에 포함되어 있으며, 상기 보호막에 형성되어 있는 접촉구를 통하여 상기 게이트 배선 또는 상기 데이터 배선의 상기 상부층과 상기 하부층이 동시에 노출되는 박막 트랜지스터 기판.
- 절연 기판 위에 게이트 패드, 게이트 전극 및 게이트선을 포함하는 게이트 배선을 형성하는 단계,상기 게이트 배선 위에 게이트 절연막을 형성하는 단계,상기 게이트 절연막 위에 반도체층을 형성하는 단계,상기 반도체층 위에 제1 데이터 배선층과 제2 데이터 배선층의 이중층으로 이루어져 있으며 소스 전극, 드레인 전극, 데이터 패드 및 데이터선을 포함하는 데이터 배선을 형성하는 단계,상기 데이터 배선 위에 보호막을 형성하는 단계,상기 보호막에 상기 드레인 전극을 노출시키는 접촉구를 형성하는 단계,상기 보호막 위에 상기 드레인 전극과 접촉하는 화소 전극을 형성하는 단계를 포함하고,상기 데이터 배선을 형성하는 단계는 상기 제1 데이터 배선층과 상기 제2 데이터 배선층을 연속으로 증착하는 단계, 제1 감광막 패턴을 형성하는 단계, 상기 제1 감광막 패턴을 식각 마스크로 하여 상기 제2 데이터 배선층을 습식 식각하여 상기 제1 감광막 패턴 하부로 일정한 깊이의 언더컷을 발생시키는 단계, 상기 제1 감광막 패턴을 식각 마스크로 하여 상기 제1 데이터 배선층을 건식 식각하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
- 제2항에서,상기 게이트 배선은 제1 게이트 배선층과 제2 게이트 배선층의 이중층으로 형성되고,상기 게이트 배선을 형성하는 단계는 상기 제1 게이트 배선층과 상기 제2 게이트 배선층을 연속으로 증착하는 단계, 제2 감광막 패턴을 형성하는 단계, 상기 제2 감광막 패턴을 식각 마스크로 하여 상기 제2 게이트 배선층을 습식 식각하여 상기 제2 감광막 패턴 하부로 일정한 깊이의 언더컷을 발생시키는 단계, 상기 제2 감광막 패턴을 식각 마스크로 하여 상기 제1 게이트 배선층을 건식 식각하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
- 절연 기판 위에 게이트 패드, 게이트 전극 및 게이트선을 포함하는 게이트 배선을 형성하는 단계,상기 게이트 배선 위에 게이트 절연막을 형성하는 단계,상기 게이트 절연막 위에 반도체층을 형성하는 단계,상기 반도체층 위에 제1 데이터 배선층과 제2 데이터 배선층의 이중층으로 이루어져 있으며 소스 전극, 드레인 전극, 데이터 패드 및 데이터선을 포함하는 데이터 배선을 형성하는 단계,상기 데이터 배선 위에 보호막을 형성하는 단계,상기 보호막에 상기 드레인 전극을 노출시키는 접촉구를 형성하는 단계,상기 보호막 위에 상기 드레인 전극과 접촉하는 화소 전극을 형성하는 단계를 포함하고,상기 데이터 배선을 형성하는 단계는 상기 제1 데이터 배선층과 상기 제2 데이터 배선층을 연속으로 증착하는 단계, 제1 감광막 패턴을 형성하는 단계, 상기 제1 감광막 패턴을 식각 마스크로 하여 상기 제2 데이터 배선층을 식각하는 단계,상기 제1 감광막 패턴을 애싱하여 일부를 제거하는 단계, 상기 제2 데이터 배선층을 식각 마스크로 하여 상기 제1 데이터 배선층을 식각하는 단계, 상기 애싱된 제1 감광막 패턴을 식각 마스크로 하여 상기 제2 데이터 배선층을 재차 식각하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
- 제4항에서,상기 게이트 배선은 제1 게이트 배선층과 제2 게이트 배선층의 이중층으로 형성되고,상기 게이트 배선을 형성하는 단계는 상기 제1 게이트 배선층과 상기 제2 게이트 배선층을 연속으로 증착하는 단계, 제2 감광막 패턴을 형성하는 단계, 상기 제2 감광막 패턴을 식각 마스크로 하여 상기 제2 게이트 배선층을 식각하는 단계, 상기 제2 감광막 패턴을 애싱하여 일부를 제거하는 단계, 상기 제2 게이트 배선층을 식각 마스크로 하여 상기 제1 게이트 배선층을 건식 식각하는 단계, 상기 애싱된 제2 감광막 패턴을 식각 마스크로 하여 제2 게이트 배선층을 재차 식각하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
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2001
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7709304B2 (en) | 2003-02-03 | 2010-05-04 | Samsung Electronics Co., Ltd. | Thin film transistor array panel, manufacturing method thereof, and mask therefor |
| KR100910563B1 (ko) * | 2003-02-06 | 2009-08-03 | 삼성전자주식회사 | 박막 트랜지스터 표시판 |
| KR100929668B1 (ko) * | 2003-02-19 | 2009-12-03 | 삼성전자주식회사 | 박막 트랜지스터 표시판 |
| KR100928488B1 (ko) * | 2003-06-26 | 2009-11-25 | 엘지디스플레이 주식회사 | 액정표시장치 및 그의 제조방법 |
| KR101146385B1 (ko) * | 2004-04-29 | 2012-05-17 | 엘지디스플레이 주식회사 | 식각용액, 이를 이용한 액정표시장치 및 그 제조방법 |
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