KR20190018555A - 반도체 장치의 제조 방법 - Google Patents

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료스케 와타나베
마사시 츠브쿠
?페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명의 목적은 트랜지스터의 미세화가 달성되고 전계의 집중이 완화되는, 산화물 반도체를 포함하는 반도체 장치를 제공하는 것이다. 게이트 전극의 폭이 감소되고 소스 전극층과 드레인 전극층 사이의 간격이 짧아진다. 게이트 전극을 마스크로서 사용하여 자기 정합적으로 희가스를 첨가함으로써, 채널 형성 영역과 접하는 저 저항 영역이 산화물 반도체층에 설치될 수 있다. 따라서, 게이트 전극의 폭, 즉, 게이트 배선의 선 폭이 작을 때에도, 저 저항 영역이 높은 위치 정밀도로 설치될 수 있으므로, 트랜지스터의 미세화가 실현될 수 있다.

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

본 발명은 트랜지스터를 사용하여 형성된 회로를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다. 예를 들어, 본 발명은 액정 표시 패널로 대표되는 전기 광학 장치, 유기 발광 소자를 포함하는 발광 표시 장치, 파워 디바이스, 또는 메모리가 그 부품으로서 탑재된 전자 기기에 관한 것이다.

본 명세서에서, 반도체 장치는 일반적으로 반도체 특성을 이용하여 기능할 수 있는 장치를 의미하고, 전기 광학 장치, 반도체 회로, 및 전자 기기는 모두 반도체 장치이다.

최근에, 절연면을 갖는 기판 위에 형성된 (수 나노미터 내지 수백 나노미터 두께의) 반도체 박막을 이용하여 트랜지스터를 형성하기 위한 기술이 주목을 받고 있다. 트랜지스터는 IC 또는 전기 광학 장치 등의 전자 기기용으로 광범위하게 사용된다.

또한, 산화물 반도체를 포함하는 트랜지스터가 제조되고 전자 기기 또는 광학 장치에 적용되는 기술이 주목을 받고 있다. 예를 들어, 산화 아연 또는 In-Ga-Zn-O계 산화물을 산화물 반도체로서 이용하여 트랜지스터를 제조하고, 표시 장치의 화소의 스위칭 소자 등을 위해 트랜지스터를 이용하는 기술이 특허 문헌 1 및 특허 문헌 2에 개시되어 있다.

일본 특개 2007-123861호 공보 일본 특개 2007-096055호 공보

트랜지스터의 고속 동작, 트랜지스터를 포함하는 반도체 장치의 저 전력 소비, 코스트 감소 등을 달성하기 위해, 트랜지스터를 미세화하는 것이 필요하다.

이 점에 비추어서, 개시된 본 발명의 일 실시형태에 따른 목적은 산화물 반도체를 포함하고 양호한 전기 특성을 갖고 크기가 감소된 반도체 장치를 제공하는 것이다.

트랜지스터가 미세화되는 경우에, 트랜지스터 자체의 기생 용량이 감소될 수 있으므로, 트랜지스터는 고속 동작을 할 수 있다.

회로 집적화 또는 고속 동작이 트랜지스터의 미세화로 이루어질 때, 트랜지스터에 인가된 전계가 또한 증가된다. 트랜지스터에서, 특히, 전계는 드레인 단자에 집중하기 쉽고, 트랜지스터는 바람직하게는 전계의 집중이 완화되는 구조를 갖는다.

이 점에 비추어서, 개시된 발명의 일 실시형태에 따른 또 하나의 목적은 미세화가 달성되고 전계의 집중이 완화되는, 산화물 반도체를 포함하는 반도체 장치를 제공하는 것이다.

트랜지스터를 포함하는 액티브 매트릭스 표시 장치에서, 단위 면적 당 화소의 수를 증가시킴으로써 얻어지는 고 품질 표시 화상이 요구되었지만, 화상 표시 영역의 면적에 대한 배선 또는 전극 등에 의해 점유된 면적의 비율이 더 높으므로, 개구율이 감소한다.

이 점에 비추어서, 개시된 발명의 일 실시형태에 따른 또 하나의 목적은 밝은 화상 표시를 달성하기 위해 트랜지스터를 미세화함으로써 단위 면적 당 개구율을 향상시키는 것이다.

또한, 파워 디바이스를 제조하는 데 있어서, 본 발명의 또 하나의 목적은 전계의 집중이 완화되는 장치 구조를 갖는 반도체 장치를 제공하는 것이다.

트랜지스터가 오프 상태에 있을 때 흐르는 전류를 "리크" 전류라고 하고, 이는 반도체 장치의 모든 회로에 영향을 주고 전력 소비의 증가를 야기한다. 이 점에 비추어서, 산화물 반도체층을 포함하는 트랜지스터가 제조되고, 반도체 장치의 저 전력 소비가 실현된다. 또한, 산화물 반도체층을 포함하는 트랜지스터의 리크 전류가 작기 때문에, 표시 장치의 경우에, 화소 내에 트랜지스터와 함께 설치된 화소 용량 소자가 작게 설계될 수 있으므로, 개구율이 증가되고 밝은 화상을 표시할 수 있는 표시 장치가 실현될 수 있다.

트랜지스터를 미세화하기 위해, 게이트 전극의 폭은 미세화되고 소스 전극층과 드레인 전극층 간의 간격(기판의 두께 방향으로의 단면의 소스 전극층과 드레인 전극층 사이의 거리)이 짧아져, 트랜지스터의 고속 구동이 이루어질 수 있다. 산화물 반도체층에서, 저 저항 영역(n- 영역이라고도 함)은 게이트 절연층을 사이에 두고 게이트 전극과 중첩하는 채널 형성 영역과 접하여 형성되어, 드레인 단자에 인가된 전계의 농도가 완화되는 구조가 얻어진다.

산화물 반도체층 내의 저 저항 영역은 산화물 반도체층에 희가스 원소(Ar, Xe, Kr, Ne, 또는 He)를 첨가함으로써 형성된다. 희가스 원소의 첨가는 이온 주입 장치, 이온 도핑 장치, 플라즈마 처리 장치, ICP(유도 결합 플라즈마)형 에칭 장치 등을 이용하여 수행된다. ICP형 에칭 장치는 유도 결합 플라즈마를 이용하는 에칭 장치라는 점에 유의한다. 코일의 인덕턴스를 낮추기 위해 코일이 분할되는 멀티 스파이럴 방식의 ICP 에칭 장치 또는 빗형 코일이 원형 평판에 배치되는 스포크형 ICP 에칭 장치가 사용될 수 있다. 또한, 에칭 장치는 ICP형 에칭 장치로 한정되지 않고, 평행 평판형 에칭 장치, ECR 에칭 장치, 또는 마그네트론형 에칭 장치 등의 RIE 에칭 장치가 사용될 수 있다.

본 명세서에 개시된 본 발명의 일 실시형태는 절연면 위의 산화물 반도체층; 산화물 반도체층 위의 게이트 절연층; 및 게이트 절연층 위의 게이트 전극을 포함하고, 산화물 반도체층이 게이트 절연층을 사이에 두고 게이트 전극과 중첩하는 채널 형성 영역, 및 채널 형성 영역과 접하고 채널 형성 영역의 농도보다 높은 농도로 희가스를 포함하는 저 저항 영역을 포함하는 반도체 장치이다.

상기 구성으로, 소스 전극층으로부터 드레인 전극층으로 흐르는 전류의 경로는 적어도 소스 전극층, 소스 전극층과 접하는 산화물 반도체층의 영역, 채널 형성 영역, 저 저항 영역, 드레인 전극층과 접하는 산화물 반도체층의 영역, 및 드레인 전극층을 포함하여, 드레인 단자에 인가된 전계의 집중이 완화되는 구조가 얻어진다.

상기 구성으로, 상기 문제들 중 적어도 하나가 해결될 수 있다.

예를 들어, 채널 형성 영역에 i형 또는 실질적으로 i형 반도체를 포함하는 트랜지스터를 갖는 파워 디바이스가 제조될 때, 게이트 전극이나 드레인 전극층과 중첩하지 않는 산화물 반도체의 영역에서, 흐르는 전류의 양은 극히 작다. 드레인 전극층에 인가된 전압이 높을 때, 터널링 효과 등으로 인해 게이트 리크의 문제가 있다. 여기서, 게이트 전극과 중첩하지 않는 영역에 희가스가 첨가되어, 드리프트층으로 되는 저 저항 영역(n- 영역)이 형성될 수 있다. 저 저항 영역(n- 영역)을 설치함으로써, 전계의 집중이 완화되는 장치 구조가 실현된다.

트랜지스터의 소스 및 드레인은 회로의 동작 조건 등에 의해 변화할 수 있다는 점에 유의한다. 예를 들어, 액정 표시 장치의 화소 전극에 접속된 트랜지스터에서, 액정 재료의 저하를 방지하기 위해서, 전압의 극성은 일정한 주기로 반전되고, 즉, 반전 구동이 수행되어, 소스 및 드레인이 변화된다.

이 점에 비추어서, 또한, 채널 형성 영역이 제2 저 저항 영역과 저 저항 영역 사이에 끼워지도록 제2 저 저항 영역이 저 저항 영역과 동일한 단계에서 형성될 수 있다. 트랜지스터는, 채널 형성 영역과 접하고 채널 형성 영역의 농도보다 높은 농도로 희가스를 포함하는 제2 저 저항 영역이 포함되고, 채널 형성 영역이 제2 저 저항 영역과 저 저항 영역 사이에 끼워진 구조를 갖는다. 이 경우에, 소스 전극층으로부터 드레인 전극층으로 흐르는 전류의 경로는 적어도 소스 전극층, 소스 전극층과 접하는 산화물 반도체층의 영역, 제2 저 저항 영역, 채널 형성 영역, 저 저항 영역, 드레인 전극층과 접하는 산화물 반도체층의 영역, 및 드레인 전극층을 포함하여, 소스와 드레인이 동작 조건 등에 의해 변화될 때에도, 드레인 단자에 인가된 전계의 집중이 완화되는 구조가 얻어질 수 있다.

또한, 상술한 구조를 얻기 위한 제조 방법이 또한 본 발명의 일 실시형태이다. 반도체 장치의 제조 방법은 절연면 위에 산화물 반도체층을 형성하는 단계, 산화물 반도체층 위에 산화물 반도체층과 부분적으로 접하여 소스 전극층 및 드레인 전극층을 형성하는 단계; 산화물 반도체층, 소스 전극층, 및 드레인 전극층 위에 산화물 반도체층, 소스 전극층, 및 드레인 전극층과 접하여 절연층을 형성하는 단계; 절연층 위에 산화물 반도체층과 중첩하는 게이트 전극을 형성하는 단계; 및 게이트 전극, 소스 전극층 및 드레인 전극층을 마스크로서 사용하여 자기 정합적으로 절연층을 통해 산화물 반도체층의 일부에 희가스를 첨가하는 단계를 포함한다.

산화물 반도체층이 형성되기 전에 소스 전극층 및 드레인 전극층이 형성되는 제조 방법이 이용될 수 있다. 반도체 장치의 제조 방법은 절연면 위에 소스 전극층 및 드레인 전극층을 형성하는 단계, 소스 전극층 및 드레인 전극층 위에 소스 전극층 및 드레인 전극층과 부분적으로 접하는 산화물 반도체층을 형성하는 단계; 산화물 반도체층, 소스 전극층, 및 드레인 전극층 위에 산화물 반도체층, 소스 전극층, 및 드레인 전극층과 접하는 절연층을 형성하는 단계; 절연층 위에 산화물 반도체층과 중첩하는 게이트 전극을 형성하는 단계; 및 게이트 전극을 마스크로서 사용하여 자기 정합적으로 절연층을 통해 산화물 반도체층의 일부에 희가스를 첨가하는 단계를 포함한다.

희가스가 첨가되기 전에 산화물 반도체층이 노출되는 제조 방법이 이용될 수 있다. 반도체 장치의 제조 방법은 절연면 위에 산화물 반도체층을 형성하는 단계, 산화물 반도체층 위에 산화물 반도체층과 부분적으로 접하여 소스 전극층 및 드레인 전극층을 형성하는 단계; 산화물 반도체층, 소스 전극층, 및 드레인 전극층 위에 산화물 반도체층, 소스 전극층, 및 드레인 전극층과 접하는 절연층을 형성하는 단계; 절연층 위에 산화물 반도체층과 중첩하는 게이트 전극을 형성하는 단계; 산화물 반도체층의 일부가 노출되도록 절연층을 선택적으로 에칭하는 단계; 및 산화물 반도체층의 노출된 부분에 희가스를 첨가하는 단계를 포함한다.

산화물 반도체층의 일부가 노출되고 희가스가 첨가될 때, 플라즈마 처리 장치, ICP형 에칭 장치 등을 이용하는 플라즈마 처리에 의해, 채널 형성 영역보다 높은 농도의 희가스가, 노출된 산화물 반도체층의 표면으로부터 5nm의 범위의 영역에 첨가될 수 있다.

게이트 전극과 산화물 반도체층 사이에 형성된 절연층은 게이트 절연층으로 되고 산화물 반도체층과 접한다. 또한, 산화물 반도체층은 하지 절연층과 접하므로, 산화물 반도체층은 게이트 절연층과 하지 절연층 사이에 끼워질 수 있다. 하지 절연층은 바람직하게는 스퍼터링 방법에 의해 형성된다. 스퍼터링 방법에 의해 하지 절연층을 형성함으로써, 산화물 반도체층 및 게이트 절연층이 또한 스퍼터링 방법에 의해 형성될 수 있다. 그러므로, 하지 절연층, 산화물 반도체층 및 게이트 절연층은 동일한 스퍼터링 장치를 이용하여 형성될 수 있다.

산화물 반도체층용으로 사용되는 산화물 반도체로서, 4 금속 원소의 산화물인 In-Sn-Ga-Zn-O계 산화물 반도체; 3 금속 원소의 산화물인 In-Ga-Zn-O계 산화물 반도체, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, 또는 Sn-Al-Zn-O계 산화물 반도체; 2 금속 원소의 산화물인 In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, Zn-Mg-O계 산화물 반도체, Sn-Mg-O계 산화물 반도체, 또는 In-Mg-O계 산화물 반도체; 또는 In-O계 산화물 반도체, Sn-O계 산화물 반도체, 또는 Zn-O계 산화물 반도체 등이 사용될 수 있다. 또한, SiO2가 상기 산화물 반도체에 포함될 수 있다. 여기서, 예를 들어, In-Ga-Zn-O계 산화물 반도체는 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함하는 산화물을 의미하고, 그 화학양론적 비율에는 특정한 제한이 없다는 점에 유의한다. 또한 In-Ga-Zn-O계 산화물 반도체는 In, Ga, 및 Zn 이외의 원소를 포함할 수 있다.

산화물 반도체층에서, In-Ga-Zn-O계 산화물 반도체가 사용될 때, 열 처리는 희가스가 첨가되기 전에 400℃ 이상의 온도에서 수행될 수 있다. 수소 농도가 400℃ 이상 기판의 왜곡점 미만의 열 처리에 의해 충분히 감소된 산화물 반도체층(즉, 순도화된 산화물 반도체층)을 사용하여, 트랜지스터의 오프 전류가 감소될 수 있다.

산화물 반도체층은 n형 불순물인 수소를 산화물 반도체의 주성분이 아닌 불순물이 가능한 한 적게 포함되도록 제거하여 고순도화된 진성(i형) 또는 실질적으로 진성으로 된 산화물 반도체이다. 바꾸어 말하면, 순도화된 i형(진성) 반도체, 또는 그에 가까운 반도체가 불순물을 첨가하는 것이 아니라 수소 또는 물 등의 불순물을 가능한 한 많이 제거함으로써 얻어진다. 이것은 페르미 준위(Ef)를 진성 페르미 준위(Ei)와 동일한 준위로 하게 한다.

예를 들어, 트랜지스터가 1×1014㎛의 채널 폭(W) 및 3㎛의 채널 길이를 가질 때에도, 오프 전류는 10-13A 이하일 수 있고 S 값은 실온에서 0.1V/decade(100-nm-두께 게이트 절연층)일 수 있다. 또한, 트랜지스터에서 채널 길이(W)의 마이크로미터 당 전류량은 100aA/㎛ 이하, 바람직하게는 10zA/㎛ 이하, 더 바람직하게는 1zA/㎛ 이하이다.

상술한 바와 같이, 산화물 반도체는 산화물 반도체의 주성분이 아닌 불순물이 가능한 한 적게 포함되도록 순도화되어, 트랜지스터의 양호한 동작이 얻어질 수 있다. 순도화된 산화물 반도체층을 포함하는 트랜지스터에서, 광 열화로 인한 트랜지스터의 특성의 변동은 작다.

상기 산화물 반도체는 다음과 같이 고순도화되고 전기적으로 i형(진성)으로 된 산화물 반도체이다: 전기 특성의 변동의 요인인, 수소, 수분, 수산기, 또는 수소화물(수소 화합물이라고도 함) 등의 불순물이 이 변동을 억제하기 위해 의도적으로 제거되고, 산화물 반도체의 주성분이고 불순물 제거 공정에 의해 감소된 산소가 공급된다.

희가스, 대표적으로, 아르곤은 게이트 전극을 마스크로 이용하여 자기 정합적으로 400℃ 이상 기판의 왜곡점 미만에서 열 처리를 수행함으로써 산화물 반도체층 내의 수소 농도를 감소시킴으로써 고순도화된 산화물 반도체층에 첨가된다. 스퍼터링에 의한 산화물 반도체층의 막 형성 시에, 아르곤이 사용되므로, 산화물 반도체층은 막 형성 바로 후에 소량의 아르곤을 포함한다. 막 형성 시에 첨가된 아르곤의 양은 매우 작고, 열 처리가 진공의 450℃에서 수행될 때에도, 아르곤은 거의 방출되지 않고 TDS에 의해 거의 검출되지 않는다. 게이트 전극이 형성된 후에 아르곤이 첨가될 때, 아르곤이 첨가되지 않은 게이트 전극과 중첩한 채널 형성 영역 및 아르곤이 첨가된 저 저항 영역은 아르곤 농도의 차를 갖는다.

게이트 전극을 마스크로서 사용하여 자기 정합적으로 희가스를 첨가함으로써, 채널 형성 영역과 접하는 저 저항 영역이 산화물 반도체층 내에 설치될 수 있다. 따라서, 게이트 전극의 폭, 즉, 게이트 배선의 선 폭이 작을 때에도, 저 저항 영역이 높은 위치 정밀도로 설치될 수 있으므로, 트랜지스터의 미세화가 실현될 수 있다.

본 발명에 따르면, 1㎛ 미만, 예를 들어, 0.25㎛ 내지 0.13㎛의 게이트 배선의 선 폭을 갖는 트랜지스터가 실현될 수 있다.

도 1a 내지 1c는 본 발명의 일 실시형태의 단면도.
도 2는 본 발명의 일 실시형태의 단면도.
도 3a 내지 3c는 본 발명의 일 실시형태의 단면도.
도 4는 본 발명의 일 실시형태의 단면도.
도 5는 본 발명의 일 실시형태의 단면도.
도 6a 내지 6d는 본 발명의 일 실시형태의 단면도.
도 7a 내지 7c는 본 발명의 일 실시형태의 상면도 및 단면도.
도 8aa, 8ab, 및 8b는 본 발명의 일 실시형태의 회로도.
도 9a 및 9b는 본 발명의 일 실시형태의 회로도.
도 10a 내지 10e는 전자 기기의 예를 도시한 도면.
도 11은 플라즈마의 조사 시간과 비저항 사이의 관계를 도시한 그래프.

이후, 본 발명의 실시형태들이 첨부 도면을 참조하여 설명될 것이다. 그러나, 본 발명은 이하의 설명으로 한정되지 않고, 당업자라면 여기에 개시된 모드 및 상세는 본 발명의 취지 및 범위를 벗어나지 않고서 변형될 수 있다는 것을 쉽게 이해할 것이다. 그러므로, 본 발명은 실시형태들의 설명으로 한정되는 것으로 해석되지 않는다.

(실시형태 1)

본 실시형태에서, 절연층을 통해 자기 정합적으로 희가스를 첨가함으로써 형성된 저 저항 영역을 포함하는 트랜지스터의 제조예가 아래에 설명된다.

기판(101) 위에 트랜지스터(110)를 제조하는 공정이 도 1a 내지 1c를 참조하여 아래에 설명될 것이다. 도 1c에 도시된 트랜지스터(110)는 탑 게이트 구조이다.

먼저, 하지 절연층(102)이 절연면을 갖는 기판(101) 위에 형성된다. 하지 절연층(102)은 불순물 원소가 기판(101)으로부터 확산하는 것을 방지하는 기능을 갖고, 질화 실리콘막, 산화 실리콘막, 질화 산화 실리콘막, 및 산화 질화 실리콘막 중 하나 이상을 이용하는 단층 구조 또는 적층 구조로 형성될 수 있다. 본 실시형태에서, 글래스 기판은 절연면을 갖는 기판(101)으로서 사용되고 글래스 기판과 접하는 하지 절연층(102)으로서, 100nm의 두께를 갖는 산화 실리콘막이, 산화 실리콘이 타겟 재료에 사용되는 스퍼터링 방법에 의해 형성된다.

또한, 메모리 등의 집적 회로가 형성될 때, 절연면을 갖는 기판(101)으로서, 실리콘, 탄화 실리콘 등의 단결정 반도체 기판 또는 다결정 반도체 기판; 실리콘 게르마늄 등의 화합물 반도체 기판; 또는 SOI 기판이 사용될 수 있다. 하지 절연층(102)이 형성되기 전에 미리 제조된 트랜지스터를 포함하는 SOI 기판이 바람직하게 사용된다.

다음에, 산화물 반도체막이 형성된 다음, 제1 포토리소그래피 단계가 수행되어, 산화물 반도체층(103)이 형성된다. 도 1a는 이 단계의 단면도이다. 본 실시형태에서, 산화물 반도체막으로서, 50nm의 두께를 갖는 In-Ga-Zn-O 막이 사용된다. 스퍼터링 방법에 의해 산화물 반도체막의 형성에 사용되는 타겟은, 예를 들어, 1:1:1[몰비]의 조성비로 In2O3, Ga2O3, 및 ZnO를 포함하는 산화물 타겟이 되어, In-Ga-Zn-O 막이 형성된다. 타겟의 재료 및 성분에는 제한 없이, 예를 들어, 1:1:2[몰비]의 조성비로 In2O3, Ga2O3, 및 ZnO를 포함하는 산화물 타겟이 사용될 수 있다.

다음에, 산화물 반도체층은 열 처리된다. 산화물 반도체층의 탈수화 또는 탈수소화가 열 처리를 통해 수행될 수 있다. 열 처리의 온도는 400℃ 이상 750℃ 이하, 또는 400℃ 이상 기판의 왜곡점 미만이다. 본 실시형태에서, RTA(급속 열적 어닐) 장치를 이용하여, 열 처리가 6분 동안 650℃에서 질소 분위기에서 수행되고, 기판이 대기에 노출하지 않고, 열 처리 장치의 일종인 전기로 내로 도입되고, 열 처리는 산화물 반도체층에 대해 1시간 동안 450℃에서 건조 에어 분위기에서 수행된 다음, 물 및 수소가 산화물 반도체층으로 들어오는 것이 방지되므로, 탈수화 또는 탈수소화된 산화물 반도체층이 얻어진다.

다음에, 도전막이 스퍼터링 방법에 의해 형성된 다음, 제2 포토리소그래피 단계가 수행되어, 소스 전극층(104b) 및 드레인 전극층(104a)이 형성된다. 도전막은 그 주성분으로서 Al, Cr, Cu, Ta, Ti, Mo, 및 W로부터 선택된 원소를 포함하는 금속막, 이들 원소 중 어느 것의 질화물을 그 주성분으로서 포함하는 합금막, 이들 원소 중 어느 것의 조합을 포함하는 합금막 등을 사용하여 형성될 수 있다. 본 실시형태에서, 150nm의 두께를 갖는 Ti 막이 도전막으로서 사용된다.

다음에, 소스 전극층(104b) 또는 드레인 전극층(104a)을 덮고 산화물 반도체층과 부분적으로 접하는 게이트 절연층(105)이 형성된다. 게이트 절연층(105)은 질화 실리콘막, 산화 하프늄막, 산화 실리콘막, 질화 산화 실리콘막, 및 산화 질화 실리콘막 중 하나 이상을 이용하는 단층 구조 또는 적층 구조로 형성될 수 있다. 본 실시형태에서, 게이트 절연층(105)으로서, 스퍼터링 방법에 의해 형성된 100nm의 두께를 갖는 산화 실리콘막이 사용된다.

다음에, 도전막이 게이트 절연층(105) 위에 형성된다. 도전막은 그 주성분으로서 Al, Cr, Cu, Ta, Ti, Mo, 및 W로부터 선택된 원소를 포함하는 금속막, 이들 원소 중 어느 것의 질화물을 주성분으로서 포함하는 합금막, 이들 원소 중 어느 것의 조합을 포함하는 합금막 등을 사용하여 형성될 수 있다. 도전막이 형성된 다음, 제3 포토리소그래피 단계가 수행되어, 게이트 전극(106)이 형성된다. 본 실시형태에서, 도전막으로서, 150nm의 두께를 갖는 W 막이 사용된다. 도 1b는 이 단계의 단면도이다.

제3 포토리소그래피 단계에서의 레지스트 마스크의 형성 시의 노광은 자외선광, KrF 레이저 광, 또는 ArF 레이저 광을 이용하여 수행된다. 나중에 형성되는 트랜지스터의 채널 길이는 게이트 전극(106)의 폭에 의해 결정된다. 채널 길이가 25nm 미만이도록 노광이 수행되는 경우에, 제3 포토리소그래피 단계에서 레지스트 마스크를 형성하기 위한 노광은 수 나노미터 내지 수십 나노미터의 극히 짧은 파장을 갖는 초자외선을 이용하여 수행된다는 점에 유의한다. 초자외선에 의한 노광시, 해상도는 높고 초점 심도는 크다. 따라서, 나중에 형성되는 트랜지스터의 채널 길이는 10nm 이상 1000nm 이하일 수 있고 회로의 동작 속도가 증가될 수 있고 나아가 전류의 값이 극히 작게 되어, 저 전력 소비가 달성될 수 있다.

다음에, 도 1c에 도시한 바와 같이, 희가스가 게이트 전극(106), 소스 전극층(104b) 및 드레인 전극층(104a)을 마스크로서 사용하여 첨가되어, 제1 저 저항 영역(107d) 및 제2 저 저항 영역(107e)이 자기 정합적으로 형성된다. 본 실시형태에서, 아르곤은 이온 도핑 장치를 이용하여 10keV의 가속 전압 및 2×1015/cm2의 도즈의 조건하에서 첨가된다. 아르곤 첨가 단계로 인한 게이트 전극(106)에서의 손상을 감소시키기 위해서, 아르곤은 게이트 전극을 형성하는 데 사용되는 레지스트 마스크가 게이트 전극 위에 남는 동안 첨가될 수 있다. 그 경우에, 아르곤이 첨가된 후에 게이트 전극 위의 레지스트 마스크가 제거된다.

상술한 단계들을 통해, 게이트 절연층(105)을 사이에 두고 게이트 전극(106)과 중첩하고 10nm 내지 1000nm의 채널 길이를 갖는 채널 형성 영역(107c)을 포함하는 트랜지스터(110)가 제조될 수 있다. 또한, 제1 저 저항 영역(107d) 및 제2 저 저항 영역(107e)은 10nm 내지 1000nm의 채널 길이를 갖는 채널 형성 영역(107c)과 접하여 설치되어, 드레인 단자에 인가된 전계의 집중이 완화되는 트랜지스터(110)가 제조될 수 있다.

트랜지스터(110)의 드레인 전극층(104a)과 접하고 중첩하는 산화물 반도체층의 제1 영역(107a)의 아르곤의 농도는 채널 형성 영역(107c)의 것과 거의 동일하다. 트랜지스터(110)의 소스 전극층(104b)과 접하고 중첩하는 산화물 반도체층의 제2 영역(107b)의 아르곤의 농도는 채널 형성 영역(107c)의 것과 거의 동일하다.

또한, 도 1c에서, 2개의 저 저항 영역, 즉, 제1 저 저항 영역(107d) 및 제2 저 저항 영역(107e)이 산화물 반도체층 내에 설치된 예가 특정한 제한 없이 도시된다. 도 2는 게이트 전극의 위치가 도 1c와 다르고 하나의 저 저항 영역(117d)이 설치된 트랜지스터(120)의 단면 구조의 예를 도시한다.

트랜지스터(120)는 위치가 다른 게이트 전극을 제외하고 도 1c에 도시된 트랜지스터(110)와 동일한 방법을 이용하여 제조될 수 있다. 그러므로, 그 제조 방법의 설명은 생략한다. 도 2에서, 도 1a 내지 1c의 것들과 동일한 부분은 동일한 참조 번호로 표시된다.

도 2의 트랜지스터(120)는 게이트 전극(116)이 게이트 절연층(105)을 사이에 두고 소스 전극층(104b)과 부분적으로 중첩하도록 형성된 예를 도시한다. 그러므로, 제3 포토리소그래피 단계에서 노광 마스크를 변경함으로써, 트랜지스터(110) 및 트랜지스터(120)가 단계의 수의 증가 없이 동일한 기판 위에 제조될 수 있다.

아르곤의 첨가에 의해, 저 저항 영역(117d)은 채널 형성 영역(117c)과 인접하여 설치되고 채널 형성 영역(117c)의 아르곤 농도보다 높은 농도로 아르곤을 포함한다. 트랜지스터(120)는 저 저항 영역(117d)이 채널 형성 영역(117c)과 접하여 형성되고 드레인 단자에 인가된 전계가 완화되는 구조를 갖는다. 채널 형성 영역(117c)은 게이트 절연층(105)을 사이에 두고 게이트 전극(116)과 중첩하는 산화물 반도체층의 일부이다. 채널 형성 영역(117c)의 아르곤의 농도는 드레인 전극층(104a)과 접하고 중첩하는 산화물 반도체층의 제1 영역(117a)의 것과 거의 동일하다.

트랜지스터(110)의 구조는 회로의 동작 조건 등에 의해 소스 및 드레인이 변경되는 트랜지스터용으로 사용되고 트랜지스터(120)의 구조는 회로의 동작 조건 등에 의해 소스 및 드레인이 변경되지 않는 트랜지스터용으로 사용된다. 트랜지스터는 회로에 따라 실무자에 의해 적절히 제조될 수 있다.

예를 들어, 소스 및 드레인이 회로의 동작 조건 등에 의해 변경되지 않는 파워 디바이스를 제조하는 경우에, 트랜지스터(120)의 구조가 사용된다.

트랜지스터(120)의 저 저항 영역(117d)은 드리프트층이라고 부르고 바람직하게는 희가스, 대표적으로, 아르곤을 첨가함으로써 원하는 도너 밀도를 갖는다.

드레인 내압과 활성층의 최대 허용가능한 전계 강도에 의해 드리프트층의 도너 밀도를 최적화하기 위한 절차가 이후 설명된다.

전력 MOS의 일반적인 사용시에, 고 전압이 오프 상태에서 드레인과 소스 사이에 인가된다. 즉, 요구된 사양 하에서 보장되어야 하는 드레인-소스 전압 Vmin이 주어진다. 또한, 최대 허용가능한 전계 강도 Ebreak는 재료에 따라 결정된다. 여기서, 드레인 전압 Vds는 도너 밀도 Nd를 갖는 드리프트층에 인가되는 것이 고려된다. 형성될 공핍층의 폭이 W일 때, 수학식 1 은 포아슨 방정식에 의해 만족된다. 채널 길이 방향으로의 드리프트층의 길이는 W 이상이라고 가정한다는 점에 유의한다.

Figure pat00001

그러므로, Emax = Ebreak가 만족될 때, Vds는 드레인-소스 항복 전압 Vbreak를 나타낼 수 있다. 물론, 관계식 Vmin < Vbreak가 만족되어야 한다. Vbreak와 Vmin의 크기 관계는 수학식 2에 나타난다는 점에 유의한다.

Figure pat00002

즉, 드리프트층의 도너 밀도는 다음의 수학식 3을 만족하여야 한다.

Figure pat00003

한편, 드리프트층의 도너 밀도는 또한 저항에 영향을 준다. 전력 MOS가 일반적으로 사용될 때 Vds는 온 상태에서 거의 0이기 때문에, 이 때의 드리프트층의 캐리어 밀도 n은 Nd와 거의 동일하다. 따라서, 온 상태에서 드리프트층의 저항 R은 다음의 수학식 4로 표현될 수 있다. 드리프트층의 길이는 W와 동일한 것으로 가정한다는 점에 유의한다.

Figure pat00004

수학식 1 및 수학식 4에 따르면, 도너 밀도가 높을수록, 저항은 낮아진다. 그러므로, 드리프트층의 도너 밀도는 수학식 3을 만족시키는 범위 내에서 가능한 한 높아야 한다. 그러므로, 도너 밀도가 결정될 때, 드리프트층의 길이는 다음의 절차에 따라 결정될 수 있다.

먼저, 드레인 전압 Vds이 오프 상태에서 d의 길이를 갖는 드리프트층에 인가될 때, 형성될 공핍층의 두께 W가 d보다 작은 경우(a)와 공핍층이 전체 드리프트층에 걸쳐 확산하는 경우(b)가 조사된다. 경우(a)와 경우(b)가 드리프트층의 동일한 드레인 전압 Vds 및 동일한 길이 d를 가질 때, 경우(b)의 활성층에 인가된 최대 전계 강도 Emax는 경우(a)의 것보다 큰 것으로 고려된다.

Emax가 상한선을 초과하는 것을 방지하도록 드레인 전압 Vds이 조정될 때, 경우(a)의 Vds의 적용값은 경우(b)의 것보다 큰 것으로 고려될 수 있다. 따라서, 드리프트층의 길이 d가 만족해야 하는 조건이 결정된다. 수학식 1이 경우(a)의 범위 내에서 만족되기 때문에, 다음의 수학식 5가 이전의 단계에서 결정된 드레인 내압 Vmin 및 도너 밀도 Nd를 이용하여 표현될 수 있다.

Figure pat00005

한편, 온 저항의 관점에서 보면, 드리프트층의 길이 d는 바람직하게는 짧다. 결국, 드리프트층의 길이 d는 수학식 5을 만족시키는 범위 내에서 가능한 한 짧아야 한다고 말할 수 있다(즉, 수학식 4는 d가 W와 거의 동일할 때 거의 만족될 수 있다).

드리프트층의 길이 d는 게이트 전극(116) 및 드레인 전극층(104a)이 형성되는 위치에 의해 결정된다. 그러므로, 드리프트층의 길이 d는 바람직하게는 산화물 반도체의 재료 및 첨가된 아르곤의 양에 따라 드리프트층의 도너 밀도를 조정한 다음, 도너 밀도에 기초하여 마스크를 설계함으로써 결정된다.

(실시형태 2)

본 실시형태에서, 공정이 실시형태 1의 것과 부분적으로 다른 트랜지스터(210)를 제조하는 예가 아래에 설명된다. 트랜지스터(210)를 기판(201) 위에 제조하는 공정이 도 3a 내지 3c를 참조하여 아래에 설명될 것이다.

먼저, 실시형태 1에서와 같이, 하지 절연층(202)이 절연면을 갖는 기판(201) 위에 형성된다.

다음에, 도전막이 스퍼터링 방법에 의해 형성된 다음, 제1 포토리소그래피 단계가 수행되어, 소스 전극층(204b) 또는 드레인 전극층(204a)이 형성된다. 도전막은 그 주성분으로서 Al, Cr, Cu, Ta, Ti, Mo, 및 W로부터 선택된 원소를 포함하는 금속막, 이들 원소 중 어느 것의 질화물을 그 주성분으로서 포함하는 합금막, 이들 원소 중 어느 것의 조합을 포함하는 합금막 등을 사용하여 형성될 수 있다. 본 실시형태에서, 150nm의 두께를 갖는 W 막이 도전막으로서 사용된다.

다음에, 산화물 반도체막이 소스 전극층(204b) 또는 드레인 전극층(204a) 위에 접하여 형성된 다음, 제2 포토리소그래피 단계가 수행되어, 산화물 반도체층(203)이 형성된다. 도 3a는 이 단계의 단면도이다. 본 실시형태에서, 산화물 반도체막으로서, 100nm의 두께를 갖는 In-Ga-Zn-O 막이 사용된다. 스퍼터링 방법에 의해 산화물 반도체막의 형성에 사용되는 타겟은, 예를 들어, 1:1:2[몰비]의 조성비로 In2O3, Ga2O3, 및 ZnO를 포함하는 산화물 타겟이 되어, In-Ga-Zn-O 막이 형성된다.

다음에, 산화물 반도체층은 열 처리된다. 산화물 반도체층의 탈수화 또는 탈수소화가 열 처리를 통해 수행될 수 있다. 열 처리의 온도는 400℃ 이상 750℃ 이하, 또는 400℃ 이상 기판의 왜곡점 미만이다. 소스 전극층(204b) 또는 드레인 전극층(204a)을 형성하는 데 사용되는 재료는 열 처리에 견딜 수 있다는 점에 유의한다. 본 실시형태에서, RTA 장치가 이용되고, 열 처리가 6분 동안 650℃에서 질소 분위기에서 수행되고, 기판이 대기에 노출하지 않고, 열 처리 장치의 일종인 전기로 내로 도입되고, 열 처리는 산화물 반도체층에 대해 1시간 동안 450℃에서 건조 에어 분위기에서 수행된 다음, 물 및 수소가 산화물 반도체층으로 들어오는 것이 방지되므로, 산화물 반도체층이 얻어진다. 본 실시형태에서, W 막은 소스 전극층(204b) 또는 드레인 전극층(204a)으로서 사용되기 때문에, 소스 전극층(204b) 또는 드레인 전극층(204a)은 상기 열 처리에 견딜 수 있다.

다음에, 산화물 반도체층을 덮고 소스 전극층(204b) 또는 드레인 전극층(204a)과 부분적으로 접하는 게이트 절연층(205)이 형성된다. 게이트 절연층(205)은 질화 실리콘막, 산화 실리콘막, 산화 하프늄막, 질화 산화 실리콘막, 및 산화 질화 실리콘막 중 하나 이상을 이용하는 단층 구조 또는 적층 구조로 형성될 수 있다. 본 실시형태에서, 게이트 절연층(205)으로서, 스퍼터링 방법에 의해 형성된 100nm의 두께를 갖는 산화 실리콘막이 사용된다.

다음에, 도전막이 게이트 절연층(205) 위에 형성된다. 도전막은 그 주성분으로서 Al, Cr, Cu, Ta, Ti, Mo, 및 W로부터 선택된 원소를 포함하는 금속막, 이들 원소 중 어느 것의 질화물을 주성분으로서 포함하는 합금막, 이들 원소 중 어느 것의 조합을 포함하는 합금막 등을 사용하여 형성될 수 있다. 도전막이 형성된 다음, 제3 포토리소그래피 단계가 수행되어, 게이트 전극(206)이 형성된다. 본 실시형태에서, 200nm의 두께를 갖는 Ti 막이 도전막으로서 사용된다. 도 3b는 이 단계의 단면도이다.

다음에, 도 3c에 도시된 바와 같이, 게이트 전극(206)을 마스크로하여 희가스가 첨가되어, 제1 저 저항 영역(207a) 및 제2 저 저항 영역(207b)이 자기 정합적으로 형성된다. 본 실시형태에서, 아르곤의 이온 주입이 이온 주입 장치를 이용하여 수행된다. 아르곤 이온 주입 단계로 인한 게이트 전극(206)에서의 손상을 감소시키기 위해서, 아르곤 이온 주입은 게이트 전극을 형성하기 위한 레지스트 마스크가 게이트 전극 위에 남는 동안 수행될 수 있다. 그 경우에, 아르곤 이온 주입이 수행된 후에 게이트 전극 위의 레지스트 마스크가 제거된다.

상술한 단계들을 통해, 게이트 절연층(205)을 사이에 두고 게이트 전극(206)과 중첩하는 채널 형성 영역(207c)을 포함하고 채널 형성 영역(207c)과 접하는 제1 저 저항 영역(207a) 및 제2 저 저항 영역(207b)을 포함하여, 드레인 단자에 인가된 전계의 집중이 완화되는 트랜지스터(210)가 제조될 수 있다.

또한, 구조는 도 3c에 도시된 트랜지스터(210)의 구조로 특정하게 한정되지 않고, 예를 들어, 도 4에 도시된 트랜지스터(220)의 단면 구조가 이용될 수 있다.

도 4에 도시된 트랜지스터(220)는 드레인 전극층(204a) 아래의 제1 도전층(214a) 및 소스 전극층(204b) 아래의 제2 도전층(214b)을 포함한다. 또한, 제1 도전층(214a)은 드레인 전극층(204a)의 단부 면으로부터 채널 길이 방향으로 연장하는 영역을 포함하고, 제2 도전층(214b)은 소스 전극층(204b)의 단부 면으로부터 채널 길이 방향으로 연장하는 영역을 포함한다.

도 4에 도시된 트랜지스터(220)는 도전층(제1 도전층(214a) 또는 제2 도전층(214b))이 소스 전극층(204b) 또는 드레인 전극층(204a) 아래에 형성된 것을 제외하고 도 3c에 도시된 트랜지스터(210)와 동일한 방법을 이용하여 제조될 수 있다. 그러므로, 그 제조 방법의 설명은 여기서 생략한다. 도 4에서, 도 3a 내지 3c의 것들과 동일한 부분은 동일한 참조 번호로 표시된다.

소스 전극층(204b) 및 드레인 전극층(204a)이 형성되기 전에 제1 도전층(214a) 및 제2 도전층(214b)이 바람직하게 형성된다. 제1 도전층(214a) 및 제2 도전층(214b)은 동일한 도전막을 패터닝함으로써 형성된다. 제1 도전층(214a) 및 제2 도전층(214b)의 두께는 3nm 이상 30nm 이하, 바람직하게는 5nm 이상 15nm 이하이다. 제1 도전층(214a) 및 제2 도전층(214b)용 재료로서, 소스 전극층(204b) 및 드레인 전극층(204a)에 대한 제1 도전층(214a) 및 제2 도전층(214b)의 에칭 선택성이 얻어질 수 있는 금속 재료가 사용된다. 이러한 금속 재료의 예는 질화 몰리브덴, 질화 티타늄, 또는 산화 인듐-산화 주석 합금 등을 포함한다.

또한, 드레인 전극층(204a)의 단부 면으로부터 채널 길이 방향으로 연장하는 제1 도전층(214a)의 영역 내의 전극의 두께는 다른 영역(드레인 전극층(204a) 및 제1 도전층(214a)의 적층 영역) 내의 것보다 작다. 즉, 전하의 흐름에 수직인 단면의 면적은 더 작다. 저항은 단면의 면적에 반비례하기 때문에, 드레인 전극층(204a)의 단부 면으로부터 채널 길이 방향으로 연장하는 제1 도전층(214a)의 영역은 다른 영역보다 높은 저항, 즉 고 저항 영역을 갖는다. 이것은 또한 제2 도전층(214b)에도 적용될 수 있다.

트랜지스터(220)는 금속으로부터 형성된 고 저항 영역을 포함하여, 소스 전극층(204b)과 드레인 전극층(204a) 사이의 전계의 집중이 완화될 수 있다.

또한, 도 5는 게이트 전극이 도 3c의 것과 다른 위치에 설치되고 저 저항 영역(217a 및 217b)이 설치된 트랜지스터(200)의 단면 구조의 예를 도시한다.

트랜지스터(200)는 게이트 전극이 형성되는 위치가 다른 것을 제외하고 도 3c에 도시된 트랜지스터(210)와 동일한 방법을 이용하여 제조될 수 있다. 그러므로, 그 제조 방법의 설명은 생략한다. 도 5에서, 도 3a 내지 3c의 것들과 동일한 부분은 동일한 참조 번호로 표시된다.

도 5의 트랜지스터(200)는 게이트 전극(216)이 게이트 절연층(205)을 사이에 두고 소스 전극층(204b)과 부분적으로 중첩하도록 형성된 예를 도시한다. 그러므로, 제3 포토리소그래피 단계에서 노광 마스크를 변경함으로써, 트랜지스터(210), 및 트랜지스터(200)는 단계의 수의 증가 없이 동일한 기판 위에 제조될 수 있다.

아르곤의 첨가에 의해, 저 저항 영역(217a)은 채널 형성 영역(217c)과 인접하여 설치되고 채널 형성 영역(217c)의 것보다 높은 농도로 아르곤을 포함한다. 트랜지스터(200)는 저 저항 영역(217a)이 채널 형성 영역(217c)과 접하여 형성되고 드레인 단자에 인가된 전계의 집중이 완화되는 구조를 갖는다. 채널 형성 영역(217c)은 게이트 절연층(205)을 사이에 두고 게이트 전극(216)과 중첩하는 산화물 반도체층의 일부이다. 또한, 소스 전극층(204b)과 중첩하는 저 저항 영역(217b)은 반드시 설치될 필요는 없다. 아르곤이 첨가되는 단계를 이용하는 경우에, 저 저항 영역(217b) 및 저 저항 영역(217a)은 자기 정합적으로 동시에 형성된다.

트랜지스터(210)의 구조는 회로의 동작 조건 등에 의해 소스 및 드레인이 변경되는 트랜지스터용으로 사용되고, 트랜지스터(200)의 구조는 회로의 동작 조건 등에 의해 소스 및 드레인이 변경되지 않는 트랜지스터용으로 사용된다. 트랜지스터는 회로에 따라 실무자에 의해 적절히 제조될 수 있다.

예를 들어, 소스 및 드레인이 회로의 동작 조건 등에 의해 변경되지 않는 파워 디바이스를 제조하는 경우에, 트랜지스터(200)의 구조가 사용된다.

트랜지스터(200)의 저 저항 영역(217a)은 드리프트층이라고 부르고 바람직하게는 희가스, 대표적으로, 아르곤을 첨가함으로써 원하는 도너 밀도를 갖는다. 또한, 채널 길이 방향으로의 드리프트층의 길이 d는 실시형태 1에 도시된 절차에 따라 결정될 수 있다.

본 실시형태는 실시형태 1과 자유롭게 조합될 수 있다는 점에 유의한다.

(실시형태 3)

본 실시형태에서, In-Zn-O계 산화물 반도체층이 부분적으로 노출된 다음, 플라즈마 처리가 ICP 에칭 장치에 의해 노출된 영역에 대해 아르곤 가스를 이용하여 수행되는 트랜지스터를 제조하는 예가 설명된다.

본 실시형태에서, 공정 및 재료가 실시형태 1의 것들과 부분적으로 다른 트랜지스터(130)를 제조하는 예가 아래에 설명된다. 기판(101) 위에 트랜지스터(130)를 제조하기 위한 공정이 도 6a 내지 6d를 참조하여 아래에 설명된다. 도 6a 내지 6d에서, 도 1a 내지 1c와 동일한 부분은 동일한 참조 번호로 표시되는 점에 유의한다.

먼저, 실시형태 1과 마찬가지로, 하지 절연층(102)이 절연면을 갖는 기판(101) 위에 형성된다.

다음에, 산화물 반도체막이 형성된 다음, 제1 포토리소그래피 단계가 수행되어, 산화물 반도체층(123)이 형성된다. 도 6a는 이 단계의 단면도이다. 본 실시형태에서, 산화물 반도체막으로서, 50nm의 두께를 갖는 In-Zn-O 막이 사용된다. 스퍼터링 방법에 의해 산화물 반도체의 형성을 위해 사용되는 타겟은, 예를 들어, 1:2[몰비]의 조성비로 In2O3 및 ZnO를 포함하는 산화물 타겟이 되어, In-Zn-O 막이 형성된다.

다음에, 산화물 반도체층이 열 처리된다. 열 처리의 온도는 200℃ 이상 600℃ 이하이다. 본 실시형태에서, 열 처리는 전기로를 이용하여 1시간 동안 200℃에서 건조 에어 분위기에서 수행된다.

다음에, 실시형태 1과 마찬가지로, 도전막이 스퍼터링 방법에 의해 형성된 다음, 제2 포토리소그래피 단계가 수행되어, 소스 전극층(104b) 또는 드레인 전극층(104a)이 형성된다. 본 실시형태에서, 150nm의 두께를 갖는 Ti 막이 도전막으로서 사용된다.

다음에, 필요한 경우, 소스 전극층(104b) 또는 드레인 전극층(104a)이 형성된 후, N2O 플라즈마 처리가 노출된 In-Zn-O 막에 수행될 수 있다.

다음에, 실시형태 1과 마찬가지로, 소스 전극층(104b) 또는 드레인 전극층(104a)을 덮고 산화물 반도체층과 부분적으로 접하는 게이트 절연층(105)이 형성된다. 본 실시형태에서, 게이트 절연층(105)으로서, 스퍼터링 방법에 의해 형성된 100nm의 두께를 갖는 산화 실리콘막이 사용된다.

다음에, 본 실시형태에서, 제2 열 처리는 200℃ 이상 350℃ 이하의 온도에서 질소 분위기에서 수행된다. 본 실시형태에서, 열 처리는 1시간 동안 200℃에서 수행된다.

다음에, 도전막이 게이트 절연층(105) 위에 형성된 다음, 제3 포토리소그래피 단계가 수행되어, 게이트 전극(106)이 형성된다. 본 실시형태에서, 150nm의 두께를 갖는 W 막이 도전막으로서 사용된다. 도 6b는 이 단계의 단면도이다.

다음에, 도 6c에 도시된 바와 같이, 게이트 전극(106)을 덮는 절연층(128)이 형성된다. 본 실시형태에서, 절연층(128)으로서, 스퍼터링 방법에 의해 형성된 100nm의 두께를 갖는 산화 실리콘막이 사용된다.

다음에, 제4 포토리소그래피 단계에 의해, 절연층(128) 및 게이트 절연층(105)이 선택적으로 에칭되어, 산화물 반도체층의 일부가 노출되는 개구가 형성된다.

다음에, 도 6d에 도시된 바와 같이, ICP 에칭 장치에 의해 게이트 전극(106), 소스 전극층(104b), 및 드레인 전극층(104a)을 마스크로서 사용하여 희가스를 사용하여 플라즈마 처리가 수행되어, 제1 저 저항 영역(127a) 및 제2 저 저항 영역(127b)이 자기 정합적으로 형성된다. 본 실시형태에서, 플라즈마 처리가 아르곤 가스를 사용하여 수행되기 때문에, 아르곤은 노출된 산화물 반도체층의 표면으로부터 5nm의 범위 내의 영역에 첨가된다. 그러므로, 제1 저 저항 영역(127a) 및 제2 저 저항 영역(127b)은 산화물 반도체층의 표면 근방에 형성된다.

상술한 단계들을 통해, 게이트 절연층(105)을 사이에 두고 게이트 전극(106)과 중첩하는 채널 형성 영역을 포함하고 채널 형성 영역과 접하는 제1 저 저항 영역(127a) 및 제2 저 저항 영역(127b)을 포함하여, 드레인 단자에 인가된 전계의 집중이 완화되는 트랜지스터(130)가 제조될 수 있다.

(실시형태 4)

반도체 장치의 일 실시형태인 액정 표시 패널의 외관 및 단면이 도 7a 내지 7c를 참조하여 설명될 것이다. 도 7a 및 7c는 각각이 박막 트랜지스터(4010 및 4011) 및 액정 소자(4013)가 시일재(4005)로 제1 기판(4001)과 제2 기판(4006) 사이에 밀봉되는 패널의 평면도이다. 도 7b는 도 7a 또는 7c의 선 M-N을 따라 취한 단면도이다.

시일재(4005)는 제1 기판(4001) 위에 설치된 화소부(4002) 및 주사선 구동 회로(4004)를 둘러싸도록 설치된다. 제2 기판(4006)은 화소부(4002) 및 주사선 구동 회로(4004) 위에 설치된다. 그러므로, 화소부(4002)와 주사선 구동 회로(4004)는 제1 기판(4001), 시일재(4005), 및 제2 기판(4006)에 의해, 액정층(4008)과 함께 밀봉된다. 별도로 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막을 이용하여 형성된 신호선 구동 회로(4003)는 제1 기판(4001) 위에 시일재(4005)에 의해 둘러싸인 영역과 다른 영역에 장착된다.

별도로 형성된 구동 회로의 접속 방법은 특정하게 한정되지 않고, COG 방법, 와이어 본딩 방법, TAB 방법 등이 이용될 수 있다는 점에 유의한다. 도 7a는 신호선 구동 회로(4003)가 COG 방법에 의해 장착된 예를 도시한다. 도 7c는 신호선 구동 회로(4003)가 TAB 방법에 의해 장착된 예를 도시한다.

기판(4001) 위에 설치된 화소부(4002) 및 주사선 구동 회로(4004)는 복수의 트랜지스터를 포함한다. 도 7b는 예로서 화소부(4002)에 포함된 트랜지스터(4010) 및 주사선 구동 회로(4004)에 포함된 트랜지스터(4011)를 도시한다. 트랜지스터(4011)는 하지 절연층(4041) 위에 설치되고, 산화물 반도체층, 산화물 반도체층을 덮는 게이트 절연층(4020), 및 게이트 절연층(4020) 위의 게이트 전극을 포함한다. 보호 절연층(4042) 및 절연층(4021)은 트랜지스터(4010 및 4011) 위에 설치된다.

구동 회로용 트랜지스터(4011) 및 화소용 트랜지스터(4010)로서, 게이트 전극을 마스크로서 사용하여 희가스가 산화물 반도체층에 첨가되어, 두 개의 저 저항 영역이 실시형태 1에서 설명된 자기 정합 방식으로 형성된 트랜지스터(110)가 또한 사용될 수 있다. 또한, 구동 회로용 트랜지스터(4011) 및 화소용 트랜지스터(4010)로서, 실시형태 2에서 설명된 트랜지스터(210 및 220)가 또한 사용될 수 있다. 또한, 구동 회로용 트랜지스터(4011)로서, 실시형태 1에서 설명된 트랜지스터(120)가 또한 사용될 수 있다. 본 실시형태에서, 트랜지스터(4010 및 4011)는 n 채널 트랜지스터이다.

액정 소자(4013)에 포함된 화소 전극층(4030)은 트랜지스터(4010)에 전기적으로 접속된다. 액정 소자(4013)의 대향 전극층(4031)은 제2 전극(4006)용으로 설치된다. 화소 전극층(4030), 대향 전극층(4031), 및 액정층(4008)이 서로 중첩하는 부분은 액정 소자(4013)에 대응한다. 화소 전극층(4030) 및 대향 전극층(4031)은 각각 배향막으로서 기능하는 절연층(4032) 및 절연층(4033)을 각각 구비하고, 액정층(4008)은 절연층(4032 및 4033)을 사이에 두고 화소 전극층(4030)과 대향 전극층(4031) 사이에 끼워진다는 점에 유의한다.

제1 기판(4001) 및 제2 기판(4006)으로서, 투광성 기판이 사용될 수 있고, 폴리에스테르막 또는 아크릴 수지막 등의 플라스틱 기판, 글래스 기판, 세라믹 기판 등이 사용될 수 있다.

참조 번호(4035)는 절연막을 선택적으로 에칭함으로써 얻어진 주상 스페이서를 표시하고 화소 전극층(4030)과 대향 전극층(4031) 사이의 간격(셀 갭)을 제어하기 위해 설치된다. 다르게는, 구형 스페이서가 또한 사용될 수 있다. 대향 전극층(4031)은 트랜지스터(4010)와 동일한 기판 위에 설치된 공통 전위선에 전기적으로 접속된다. 공통 접속부를 사용하여, 대향 전극층(4031) 및 공통 전위선은 한 쌍의 기판 사이에 배치된 도전 입자에 의해 서로 전기적으로 접속될 수 있다. 도전 입자는 시일재(4005)에 포함된다는 점에 유의한다.

다르게는, 배향막이 불필요한 블루 상을 나타내는 액정이 사용될 수 있다. 그 경우에, 수평 전계 모드가 사용되기 때문에, 전극층의 배치는 도 7b에 도시된 것과 다르다. 예를 들어, 화소 전극층 및 공통 전극층은 하나의 절연층 위에 배치되고 수평 전계는 액정층에 인가된다. 블루 상은 콜레스테릭 액정의 온도가 증가되는 동안 콜레스테릭 상이 등방 상으로 변화하기 직전에 발생되는 액정 상 중의 하나이다. 블루 상은 좁은 온도 범위에서만 발생되기 때문에, 온도 범위를 개선하도록 카이럴제를 5 중량% 이상 포함하는 액정 조성물이 액정층(4008)용으로 사용된다. 블루 상을 나타내는 액정 및 카이럴제를 포함하는 액정 조성물은 1msec 이하의 짧은 응답 시간을 갖고, 광학적 등방성을 가지어, 배향 처리가 불필요하게 되고, 작은 시야각 의존성을 갖는다.

본 실시형태는 또한 투과형 액정 표시 장치에 부가하여 반투과형 액정 장치에 적용될 수 있다는 점에 유의한다.

편광 판이 기판의 외측(관찰자측)에 설치되고 착색층 및 표시 소자용으로 사용된 전극층이 기판의 내측에 이 순서로 설치되지만, 편광 판은 기판의 내측에 설치될 수 있다. 편광 판 및 착색층의 적층 구조는 본 실시형태로 한정되지 않고 편광 판 및 착색층의 재료 또는 제조 공정의 조건에 따라 적절히 설정될 수 있다. 또한, 블랙 매트릭스로서 기능하는 차광막이 표시부 이외의 부분에 설치될 수 있다.

트랜지스터(4010 및 4011) 위에, 보호 절연층(4042)이 게이트 전극과 접하도록 형성된다. 보호 절연층(4042)은 실시형태 3에서 설명된 절연층(128)과 유사한 재료 및 방법을 이용하여 형성될 수 있다. 트랜지스터에 의해 발생된 표면 요철을 감소시키기 위해서, 평탄화 절연막으로서 기능하는 절연층(4021)이 보호 절연층(4042)을 덮도록 형성된다.

또한, 평탄화 절연막으로서 기능하는 절연층(4021)은 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 또는 에폭시 등의 내열성을 갖는 유기 재료를 이용하여 형성된다. 이러한 유기 재료 이외에, 저 유전 상수 재료(로우-k 재료), 실록산계 수지, PSG(포스포실리케이트 글래스), BPSG(보로포스포실리케이트 글래스) 등을 이용하는 것이 가능하다. 절연층(4021)은 이들 재료로 형성된 복수의 절연막을 적층함으로써 형성될 수 있다는 점에 유의한다.

절연층(4021)을 형성하는 방법에는 특정한 제한이 없다. 절연층(4021)은 스퍼터링 방법, SOG 방법, 스핀 코팅 방법, 디핑 방법, 스프레이 코팅 방법, 또는 액적 토출 방법(예를 들어, 잉크젯 방법, 스크린 프린팅 방법, 또는 오프셋 프린팅 방법) 등의 방법에 의해, 재료에 따라 형성될 수 있다. 절연층(4021)이 이들 코팅 방법들 중 어느 하나에 의해 형성될 때, 닥터 나이프, 롤 코터, 커튼 코터, 또는 나이프 코터가 사용될 수 있다.

화소 전극층(4030) 및 대향 전극층(4031)은 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이후 ITO라고 함), 인듐 아연 산화물, 또는 산화 실리콘이 첨가된 인듐 주석 산화물 등의 투광성 도전 재료를 이용하여 형성될 수 있다.

또한, 다양한 신호 및 전위가 FPC(4018)로부터, 별도로 형성된 신호선 구동 회로(4003), 주사선 구동 회로(4004), 또는 화소부(4002)에 공급된다.

접속 단자 전극(4015)은 액정 소자(4013)에 포함된 화소 전극층(4030)과 동일한 도전막을 이용하여 형성된다. 단자 전극(4016)은 트랜지스터(4010 및 4011)의 소스 전극 및 드레인 전극과 동일한 도전막을 이용하여 형성된다.

접속 단자 전극(4015)은 이방성 도전막(4019)을 통해 FPC(4018)에 포함된 단자에 전기적으로 접속된다.

도 7a 내지 7c는 신호선 구동 회로(4003)가 별도로 형성되고 제1 기판(4001) 위에 장착된 예를 도시하지만, 본 실시예는 이 구성으로 한정되지 않는다는 점에 유의한다. 주사선 구동 회로는 별도로 형성된 다음 장착될 수 있거나, 또는 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부 만이 별도로 형성된 다음 장착될 수 있다.

(실시형태 5)

본 실시형태에서, 개시된 발명의 한 실시예에 따른 반도체 장치의 응용예가 도 8aa, 8ab 및 8b를 참조하여 설명될 것이다. 여기서, 메모리 장치의 예가 설명될 것이다. 각 회로도에서, "OS"는 트랜지스터가 산화물 반도체를 포함한다는 것을 표시하기 위해 트랜지스터 뒤에 병기될 수 있는 점에 유의한다.

도 8aa에 도시된 반도체 장치에서, 제1 배선(1st Line)은 트랜지스터(300)의 소스 전극층에 전기적으로 접속되고, 제2 배선(2nd Line)은 트랜지스터(300)의 드레인 전극층에 전기적으로 접속된다. 제3 배선(3rd Line)은 트랜지스터(310)의 소스 전극층 및 드레인 전극층 중 하나에 전기적으로 접속되고, 제4 배선(4th Line)은 트랜지스터(310)의 게이트 전극에 전기적으로 접속된다. 트랜지스터(300)의 게이트 전극, 트랜지스터(310)의 소스 전극층 및 드레인 전극층 중 다른 하나, 및 용량 소자(320)의 한 전극은 서로 전기적으로 접속된다. 또한, 제5 배선(5th Line) 및 용량 소자(320)의 다른 전극은 서로 접속된다.

실시형태들 1 내지 3 중 어느 하나에서 설명된 산화물 반도체를 포함하는 트랜지스터는 트랜지스터(310)로서 사용된다. 산화물 반도체를 포함하는 트랜지스터는 상당히 작은 오프 전류의 특성을 갖는다. 그 이유로, 트랜지스터(300)의 게이트 전극의 전위는 트랜지스터(310)를 턴 오프시킴으로써 극히 오랜 시간 동안 유지될 수 있다. 용량 소자(320)를 설치함으로써 트랜지스터(300)의 게이트 전극에 주어진 전하의 유지 및 저장된 데이터의 판독을 용이하게 할 수 있다.

트랜지스터(300)에는 특정한 제한이 없다는 점에 유의한다. 데이터를 판독하는 속도를 증가시킨다는 점에서, 예를 들어, 단결정 실리콘 웨이퍼 또는 SOI 기판을 이용하여 형성된 트랜지스터 등의 고속 스위칭 속도를 갖는 트랜지스터를 사용하는 것이 바람직하다.

또한, 도 8b에 도시된 바와 같이, 용량 소자(320)가 설치되지 않은 구성이 또한 이용될 수 있다.

도 8aa의 반도체 장치는 트랜지스터(300)의 게이트 전극의 전위가 유지될 수 있으므로, 데이터의 기입, 유지, 및 판독이 아래에 설명되는 바와 같이 수행될 수 있다는 장점을 이용한다.

먼저 데이터의 기입 동작 및 유지 동작에 대해 설명한다. 제4 배선의 전위는 트랜지스터(310)가 턴 온되는 전위로 설정되어, 트랜지스터(310)가 턴 온된다. 따라서, 제3 배선의 전위는 트랜지스터(300)의 게이트 전극 및 용량 소자(320)에 공급된다. 즉, 소정의 전하가 트랜지스터(300)의 게이트 전극에 인가된다(기입 동작). 여기서, 2개의 다른 전위의 공급을 위한 전하(이후, 저 전위의 공급을 위한 전하를 전하 QL이라고 하고 고 전위의 공급을 위한 전하를 전하 QH라고 함) 중 하나가 트랜지스터(300)의 게이트 전극에 주어진다. 3개 이상의 다른 전위를 부여하는 전하가 저장 용량을 향상시키기 위해 적용될 수 있다는 점에 유의한다. 그 후, 제4 배선의 전위는 트랜지스터(310)가 턴 오프되는 전위로 설정되어, 트랜지스터(310)가 턴 오프된다. 그러므로, 트랜지스터(300)의 게이트 전극에 주어진 전하가 유지된다(저장 동작).

트랜지스터(310)의 오프 전류는 극히 낮으므로, 트랜지스터(300)의 게이트 전극 내의 전하가 오랜 시간 동안 저장된다.

후속하여, 정보의 판독을 수행하는 동작이 설명될 것이다. 소정의 전위(정전위)가 제1 배선에 공급되는 동안 제5 배선에 적절한 전위(판독 전위)를 공급함으로써, 제2 배선의 전위는 트랜지스터(300)의 게이트 전극에 유지된 전하의 양에 따라 변화한다. 왜냐하면, 일반적으로, 트랜지스터(300)가 n 채널 트랜지스터일 때, QH가 트랜지스터(300)의 게이트 전극에 주어지는 경우의 피상 임계 전압 Vth _H은 QL이 트랜지스터(300)의 게이트 전극에 주어지는 경우의 피상 임계 전압 Vth _L보다 낮기 때문이다. 여기서, 피상 임계 전압을 트랜지스터(300)를 턴 온시키는 데 필요한, 제5 배선의 전위라고 한다. 따라서, 제5 배선의 전위는 Vth _H와 Vth _L 사이의 중간에 있는 전위 V0으로 설정되어, 트랜지스터(300)의 게이트 전극에 주어지는 전하가 결정될 수 있다. 예를 들어, QH가 기입 시에 주어지는 경우에, 제5 배선의 전위가 V0(>Vth_H)으로 설정될 때, 트랜지스터(300)는 턴 온된다. QL이 기입 시에 주어지는 경우에, 제5 배선의 전위가 V0(>Vth -L)로 설정될 때에도, 트랜지스터(300)는 오프 상태로 남는다. 그러므로, 저장된 데이터는 제2 배선의 전위에 의해 판독될 수 있다.

메모리 셀이 어레이로 배치되어 사용되는 경우에, 원하는 메모리 셀의 데이터만이 판독될 필요가 있다는 점에 유의한다. 그러므로, 소정의 메모리 셀의 데이터가 판독되고 다른 메모리 셀의 데이터가 판독되지 않는 경우에, 트랜지스터(300)를 게이트 전극의 상태에 관계없이 턴 온되게 하는 전위, 즉, Vth _ H 보다 낮은 전위가 데이터가 판독되지 않을 메모리 셀의 제5 배선에 인가될 수 있다. 다르게는, 트랜지스터(300)가 턴 온되는 전위, 즉, Vth _ L 보다 높은 전위가 트랜지스터(300)의 게이트 전극의 상태에 관계없이 제5 배선에 주어질 수 있다.

다음에, 데이터의 재기입이 설명될 것이다. 데이터의 재기입은 데이터를 기입 및 유지하는 것과 유사한 방식으로 수행될 수 있다. 즉, 제4 배선의 전위는 트랜지스터(310)가 턴 온되는 전위로 설정되고, 트랜지스터(310)가 턴 온된다. 따라서, 제3 배선의 전위(새로운 데이터와 관련된 전위)는 트랜지스터(300)의 게이트 전극 및 용량 소자(320)에 공급된다. 그 후, 제4 배선의 전위는 트랜지스터(310)가 턴 오프되게 하는 전위로 설정되어, 트랜지스터(310)는 턴 오프된다. 따라서, 새로운 데이터와 관련된 전하는 트랜지스터(300)의 게이트 전극에 주어진다.

반도체 장치에서, 데이터는 상술한 바와 같이 데이터의 또 하나의 기입에 의해 직접 재기입될 수 있다. 그러므로, 플래시 메모리 등에서 필요한 고 전압을 사용하여 플로팅 게이트로부터 전하를 추출하는 것은 필요하지 않으므로 소거 동작에 기여하는 동작 속도의 감소가 억제될 수 있다. 바꾸어 말하면, 반도체 장치의 고속 동작이 실현될 수 있다.

트랜지스터(310)의 소스 전극층 또는 드레인 전극층이 트랜지스터(300)의 게이트 전극에 전기적으로 접속될 때, 불휘발성 메모리 소자에 사용되는 플로팅 게이트 트랜지스터의 플로팅 게이트의 효과와 유사한 효과가 달성될 수 있다. 그러므로, 트랜지스터(310)의 소스 전극층 또는 드레인 전극층이 트랜지스터(300)의 게이트 전극에 전기적으로 접속되는 도면의 부분은 어떤 경우에는 플로팅 게이트 부분 FG라고 한다. 트랜지스터(310)가 오프일 때, 플로팅 게이트 부분 FG은 절연체에 매립된 것으로 간주될 수 있고 전하는 플로팅 게이트 부분 FG에 저장된다. 산화물 반도체를 포함하는 트랜지스터(310)의 오프 전류의 양은 실리콘 트랜지스터 등을 포함하는 트랜지스터의 오프 전류의 양의 10만 분의 1 이하이므로, 트랜지스터(310)의 리크 전류로 인한 플로팅 게이트 부분 FG에 축적된 전하의 손실은 무시할 만하다. 즉, 산화물 반도체를 포함하는 트랜지스터(310)로, 전력을 공급하지 않아도 데이터를 유지할 수 있는 불휘발성 메모리가 실현될 수 있다.

예를 들어, 실온에서의 트랜지스터(310)의 오프 전류는 10zA(1zA(젭토암페어)는 1×10-21A) 이하이고 용량 소자(320)의 용량은 약 10fF일 때, 데이터는 104초 이상 동안 유지될 수 있다. 물론 저장 시간은 트랜지스터 특성 및 용량값에 의존한다.

또한, 그 경우에, 종래의 플로팅 게이트 트랜지스터에서 지적된, 게이트 전연막(터널 절연막)의 저하의 문제가 존재하지 않는다. 즉, 종래부터 문제로 간주되었던, 플로팅 게이트로의 전자의 주입으로 인한 게이트 절연막의 저하가 해결될 수 있다. 이것은 원칙적으로 기입 횟수에 제한이 없다는 것을 의미한다. 또한, 종래의 플로팅 게이트 트랜지스터에서 기입 또는 소거에 필요한 고 전압이 필요하지 않다.

도 8aa의 반도체 장치 내의 트랜지스터 등의 요소는 도 8ab에 도시된 것과 같은 저항 및 용량 소자를 포함하는 것으로 간주될 수 있다. 즉, 도 8ab에서, 트랜지스터(300) 및 용량 소자(320)는 각각 저항 및 용량 소자를 포함하는 것으로 간주될 수 있다. R1 및 C1은 각각 용량 소자(320)의 저항값 및 용량값을 나타낸다. 저항값 R1은 용량 소자(320)에 포함된 절연층에 의존하는 저항값에 대응한다. R2 및 C2는 각각 트랜지스터(300)의 저항값 및 용량값을 나타낸다. 저항값 R2는 트랜지스터(300)가 온일 때 게이트 절연층에 의존하는 저항값에 대응한다. 용량값 C2는, 소위 게이트 용량(게이트 전극과 소스 전극층 및 드레인 전극층의 각각 사이에 형성된 용량 및 게이트 전극과 채널 형성 영역 사이에 형성된 용량)의 용량값에 대응한다.

트랜지스터(310)가 오프일 때 소스 전극층과 드레인 전극층 사이의 저항값(실효 저항이라고도 함)은 ROS로 표시된다. R1 및 R2가 트랜지스터(310)의 게이트 리크가 충분히 작다는 조건 하에서 R1≥ROS(R1은 ROS 이상) 및 R2≥ROS(R2는 ROS 이상)의 관계식을 만족할 때, 전하를 유지하기 위한 기간(데이터 유지 기간이라고도 함)은 주로 트랜지스터(310)의 오프 전류에 의해 결정된다.

반면, 상기 조건들이 만족되지 않을 때, 트랜지스터(310)의 오프 전류가 충분히 작을 때에도 유지 기간을 충분히 보장하기란 어렵다. 왜냐하면, 트랜지스터(310)의 오프 전류 이외의 리크 전류(예를 들어, 소스 전극층과 게이트 전극 사이에 발생된 리크 전류)가 크기 때문이다. 그러므로, 본 실시형태에서 개시된 반도체 장치는 상기 관계식을 바람직하게 만족한다고 말할 수 있다.

C1은 C2보다 크거나 같은 것이 바람직하다. C1이 크면, 제5 배선의 전위의 변동이, 플로팅 게이트 부분 FG의 전위가 제5 배선에 의해 제어될 때(예를 들어, 판독시에) 억제될 수 있다.

상기 관계식이 만족될 때, 더 바람직한 반도체 장치가 실현될 수 있다. R1 및 R2는 트랜지스터(300)의 게이트 절연층 및 용량 소자(320)의 절연층에 의해 제어된다는 점에 유의한다. 동일한 관계가 C1 및 C2에 적용된다. 그러므로, 게이트 절연층의 재료, 두께 등은 바람직하게 상기 관계식을 만족하도록 적절히 설정된다.

상술한 바와 같이, 반도체 장치는 소스와 드레인 사이의 리크 전류(오프 전류)가 오프 상태에서 작은 기입 트랜지스터, 기입 트랜지스터와 다른 반도체 재료로 형성된 판독 트랜지스터, 및 용량 소자를 포함하는 불휘발성 메모리 셀을 갖는다.

기입 트랜지스터의 오프 전류는 메모리 셀이 사용되는 온도(예를 들어, 25℃)에서 100zA 이하, 바람직하게는 10zA 이하, 더 바람직하게는 1zA 이하이다. 이러한 작은 오프 전류는 일반적인 실리콘 반도체로는 얻기가 어렵지만, 적절한 조건 하에서 산화물 반도체를 가공함으로써 얻어진 트랜지스터에 의해 달성될 수 있다. 그러므로, 산화물 반도체층을 포함하는 트랜지스터는 바람직하게는 기입 트랜지스터로서 사용된다.

데이터는, 기입 트랜지스터의 소스 전극층 및 드레인 전극층 중 하나, 용량 소자의 전극들 중 하나, 및 판독 트랜지스터의 게이트 전극이 전기적으로 접속되는 플로팅 게이트 부분 FG에 전위가 공급되도록 기입 트랜지스터를 턴 온시킨 다음, 소정량의 전하가 플로팅 게이트 부분 FG에 유지되도록 기입 트랜지스터를 턴 오프시킴으로써 메모리 셀에 기입된다. 여기서, 기입 트랜지스터의 오프 전류는 매우 작으므로, 플로팅 게이트 부분 FG에 공급된 전하는 오랜 시간 동안 유지된다. 오프 전류가 예를 들어, 실질적으로 0일 때, 종래의 DRAM에 필요한 리프레시 동작이 불필요할 수 있거나 또는 리프레시 동작의 빈도가 상당히 낮을 수 있다(예를 들어, 1달 또는 1년에 약 한번). 따라서, 반도체 장치의 전력 소비가 충분히 감소될 수 있다.

또한, 데이터는 메모리 셀에 새로운 데이터를 중복기입함으로써 직접 재기입될 수 있다. 그 이유로, 플래시 메모리 등에서 필요한 소거 동작이 불필요하여, 소거 동작으로 인한 동작 속도의 감소가 방지될 수 있다. 바꾸어 말하면, 반도체 장치의 고속 동작이 실현될 수 있다. 더구나, 데이터를 기입 및 소거하는 데 종래의 플로팅 게이트 트랜지스터에서 필요한 고 전압이 불필요하므로, 반도체 장치의 전력 소비가 더욱 감소될 수 있다. 본 실시형태에 따른 메모리 셀에 인가된 최고 전압(메모리 셀의 각 단자에 동시에 인가된 최고 전위와 최저 전위 간의 차)은 2단의 데이터(1 비트)가 기입되는 경우에 각 메모리 셀에서, 5V 이하, 바람직하게는 3V 이하일 수 있다.

반도체 장치에 설치된 메모리 셀은 적어도 기입 트랜지스터, 판독 트랜지스터, 및 용량 소자를 포함한다. 또한, 메모리 셀은 용량 소자의 면적이 작을 때에도 동작할 수 있다.

메모리 셀에서, 데이터는 기입 트랜지스터의 스위칭 동작에 의해 기입되기 때문에, 기입 내구성이 매우 높다. 예를 들어, 메모리 셀에서, 데이터가 1×109 번 이상(10억 번 이상) 기입된 후에도 전류-전압 특성이 저하되지 않는다.

실시형태들 1 내지 3 중 어느 하나에서 설명된 산화물 반도체를 포함하는 트랜지스터는 미세화될 수 있다. 미세화된 트랜지스터를 사용함으로써, 상술한 것과 같은 우수한 메모리 셀이 고 집적화될 수 있다.

메모리 장치가 집적화된 예가 도 9a 및 9b에 도시된다. 도 9a 및 9b는 도 8aa에 도시된 복수의 반도체 장치(이후 메모리 셀(400)이라고도 함)를 각각 포함하는 반도체 장치의 회로도의 예이다. 도 9a는 메모리 셀(400)이 직렬로 접속된 소위 NAND 반도체 장치의 회로도이고, 도 9b는 메모리 셀(400)이 병렬로 접속된 소위 NOR 반도체 장치의 회로도이다.

도 9a의 반도체 장치는 소스선 SL, 비트선 BL, 제1 신호선 S1, 복수의 제2 신호선 S2, 복수의 워드선 WL, 및 복수의 메모리 셀(400)을 포함한다. 도 9a에서, 하나의 소스선 SL 및 하나의 비트선 BL이 설치되지만, 본 실시형태는 이로 한정되지 않는다. 복수의 소스선 SL 및 복수의 비트선 BL이 설치될 수 있다.

각 메모리 셀(400)에서, 트랜지스터(300)의 게이트 전극, 트랜지스터(310)의 소스 전극층 및 드레인 전극층 중 하나, 및 용량 소자(320)의 전극들 중 하나는 서로 전기적으로 접속된다. 또한, 제1 신호선 S1 및 트랜지스터(310)의 소스 전극층 및 드레인 전극층 중 다른 하나는 서로 전기적으로 접속되고, 제2 신호선 S2 및 트랜지스터(310)의 게이트 전극은 서로 전기적으로 접속된다. 워드선 WL 및 용량 소자(320)의 전극들 중 다른 하나는 서로 전기적으로 접속된다.

또한, 메모리 셀(400)에 포함된 트랜지스터(300)의 소스 전극층은 인접한 메모리 셀(400) 내의 트랜지스터(300)의 드레인 전극층에 전기적으로 접속된다. 메모리 셀(400)에 포함된 트랜지스터(300)의 드레인 전극층은 인접한 메모리 셀(400) 내의 트랜지스터(300)의 소스 전극층에 전기적으로 접속된다. 단부들 중 한 단부에 설치된, 직렬로 접속된 복수의 메모리 셀의 메모리 셀(400)에 포함된 트랜지스터(300)의 드레인 전극층은 비트선에 전기적으로 접속된다는 점에 유의한다. 또한, 다른 단부에 설치된, 직렬로 접속된 복수의 메모리 셀의 메모리 셀(400)에 포함된 트랜지스터(300)의 소스 전극층은 소스선에 전기적으로 접속된다.

도 9a의 반도체 장치에서, 기입 동작 및 판독 동작이 각 행에 대해 수행된다. 기입 동작은 다음과 같이 수행된다. 트랜지스터(310)가 턴 온되는 전위가 기입이 수행될 행의 제2 신호선 S2에 공급되어, 기입이 수행될 행의 트랜지스터(310)는 턴 온된다. 따라서, 제1 신호선 S1의 전위는 특정 행의 트랜지스터(300)의 게이트 전극에 공급되어, 소정의 전하가 게이트 전극에 주어진다. 그러므로, 데이터가 특정 행의 메모리 셀에 기입될 수 있다.

또한, 판독 동작은 다음과 같이 수행된다. 먼저, 트랜지스터(300)가 그 게이트 전극에 주어진 전하에 관계없이 턴 온되는 전위가 판독이 수행될 행 이외의 행의 워드선 WL에 공급되어, 판독이 수행될 행 이외의 행의 트랜지스터(300)가 턴 온된다. 다음에, 트랜지스터(300)의 온 상태 또는 오프 상태가 트랜지스터(300)의 게이트 전극의 전하에 따라 결정되는 전위(판독 전위)가 판독이 수행될 행의 워드선 WL에 공급된다. 그 후, 정전위가 소스선 SL에 공급되어 비트선 BL에 접속된 판독 회로(도시 안됨)가 동작된다. 여기서, 소스선 SL과 비트선 BL 사이의 복수의 트랜지스터(300)가 판독이 수행될 행의 트랜지스터(300)를 제외하고 온 상태에 있으므로, 소스선 SL과 비트선 BL 사이의 컨덕턴스는 판독이 수행될 행의 트랜지스터(300)의 상태(온 상태 또는 오프 상태)에 의해 결정된다. 트랜지스터의 컨덕턴스는 판독이 수행될 행의 트랜지스터(300)의 게이트 전극의 전하에 따라 변화하기 때문에, 비트선 BL의 전위는 그에 따라 변화한다. 판독 회로에 의해 비트선 BL의 전위를 판독함으로써, 데이터가 특정 행의 메모리 셀로부터 판독될 수 있다.

도 9b의 반도체 장치는 복수의 소스선 SL, 복수의 비트선 BL, 복수의 제1 신호선 S1, 복수의 제2 신호선 S2, 복수의 워드선 WL, 및 복수의 메모리 셀(400)을 포함한다. 트랜지스터(300)의 게이트 전극, 트랜지스터(310)의 소스 전극층 및 드레인 전극층 중 하나, 및 용량 소자(320)의 전극들 중 하나는 서로 전기적으로 접속된다. 소스선 SL 및 트랜지스터(300)의 소스 전극층은 서로 전기적으로 접속된다. 비트선 BL 및 트랜지스터(300)의 드레인 전극층은 서로 전기적으로 접속된다. 제1 신호선 S1 및 트랜지스터(310)의 소스 전극층 및 드레인 전극층 중 다른 하나는 서로 전기적으로 접속되고, 제2 신호선 S2 및 트랜지스터(310)의 게이트 전극은 서로 전기적으로 접속된다. 워드선 WL 및 용량 소자(320)의 전극들 중 다른 하나는 서로 전기적으로 접속된다.

도 9b의 반도체 장치에서, 기입 동작 및 판독 동작이 각 행에서 수행된다. 기입 동작은 도 9a에 도시된 반도체 장치와 유사한 방식으로 수행된다. 판독 동작은 다음과 같이 수행된다. 먼저, 트랜지스터(300)가 자신의 게이트 전극에 주어진 전하에 관계없이 턴 오프되는 전위가 판독이 수행될 행 이외의 행의 워드선 WL에 공급되어, 판독이 수행될 행 이외의 행의 트랜지스터(300)가 턴 오프된다. 다음에, 트랜지스터(300)의 게이트 전극의 전하에 따라 트랜지스터(300)의 온 상태 또는 오프 상태가 결정되는 전위(판독 전위)가 판독이 수행될 행의 워드선 WL에 공급된다. 그 다음에, 정전위가 소스선 SL에 인가되어 비트선 BL에 접속된 판독 회로(도시 안됨)가 동작된다. 여기서, 소스선 SL과 비트선 BL 사이의 컨덕턴스는 판독이 수행될 행의 트랜지스터(300)의 상태(온 상태 또는 오프 상태)에 의해 결정된다. 즉, 비트선 BL의 전위는 판독이 수행될 행의 트랜지스터(300)의 게이트 전극의 전하에 따라 변화한다. 판독 회로에 의해 비트선의 전위를 판독함으로써, 데이터가 특정 행의 메모리 셀로부터 판독될 수 있다.

각 메모리 셀(400)에 유지될 수 있는 데이터량은 상기 설명에서 1 비트이지만, 본 실시형태의 메모리 장치의 구성은 이로 한정되지 않는다. 각 메모리 셀(400)에 저장된 데이터량은 트랜지스터(300)의 게이트 전극에 공급될 전위를 3개 이상 준비함으로써 증가될 수 있다. 예를 들어, 트랜지스터(300)의 게이트 전극에 공급될 전위의 수가 4개인 경우에, 2 비트의 데이터가 각 메모리 셀에 저장될 수 있다.

다음에, 도 9a 및 9b의 반도체 장치용으로 사용될 수 있는 판독 회로의 예가 설명된다.

메모리 셀의 저항은 저장된 데이터에 따라 변화한다. 구체적으로, 선택된 메모리 셀(400)의 트랜지스터(300)가 온일 때, 메모리 셀(400)은 저 저항을 갖고, 선택된 메모리 셀(400)의 트랜지스터(300)가 오프일 때, 선택된 메모리 셀(400)은 고 저항을 갖는다.

트랜지스터 및 감지 증폭기 회로를 포함하는 판독 회로를 사용하여, 데이터가 메모리 셀로부터 판독될 수 있다. 판독 회로는 프리차지 회로를 더 포함할 수 있다.

본 실시형태에서 설명된 방법 및 구성은 다른 실시형태들에서 설명된 방법들 및 구성들 중 어느 것과 적절히 조합될 수 있다.

(실시형태 6)

본 명세서에서 개시된 반도체 장치는 다양한 전자 기기(게임기를 포함)에 적용될 수 있다. 전자 기기의 예는 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함), 컴퓨터 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 액자, 이동 전화기(이동 전화 또는 이동 전화 장치라고도 함), 휴대형 정보 단말, 오디오 재생 장치, 빠징코 등의 대형 게임기 등이다.

본 실시형태에서, 실시형태들 1 내지 3 중 어느 하나에서 설명되고 드레인 단자에 인가된 전계의 집중이 완화되는 구조를 갖는 트랜지스터를 구비한 전자 기기의 예가 도 10a 내지 10e를 참조하여 설명된다.

도 10a는 본체(3001), 하우징(3002), 표시부(3003), 키보드(3004) 등을 포함하는, 일 부품으로서 적어도 표시 장치를 탑재함으로써 제조된 랩탑 퍼스널 컴퓨터를 도시한다. 랩탑 퍼스널 컴퓨터는 실시형태 1에서 도시된 것과 같이 미세화될 수 있는 트랜지스터를 갖고 트랜지스터에 의해 점유된 면적을 감소시킴으로써 높은 개구율을 갖는 표시 장치를 포함한다. 또한, 랩탑 퍼스널 컴퓨터는 실시형태 5에서 설명된 메모리 장치를 포함할 수 있다.

도 10b는 표시부(3023), 외부 인터페이스(3025), 조작 버튼(3024) 등을 본체(3021)에 포함하는, 일 부품으로서 적어도 표시 장치를 탑재함으로써 제조된 휴대형 정보 단말(PDA)이다. 스타일러스(3022)가 조작용 부속품으로서 포함된다. 휴대형 정보 단말은 실시형태 1에서 도시된 것과 같이 미세화될 수 있는 트랜지스터를 갖고 트랜지스터에 의해 점유된 면적을 감소시킴으로써 높은 개구율을 갖는 표시 장치를 포함한다. 또한, 휴대형 정보 단말은 실시형태 5에서 설명된 메모리 장치를 포함할 수 있다.

도 10c는 드레인 단자에 인가된 전계의 집중이 실시형태 2에서 설명된 것과 같이 완화된 구조를 갖는 트랜지스터를 포함하고, 일 부품으로서 신뢰성이 높은 전자 페이퍼를 탑재함으로써 제조된 e-북 리더이다. 도 10c는 e-북 리더의 일례이다. 예를 들어, e-북 리더(2700)는 2개의 하우징인, 하우징(2701) 및 하우징(2703)을 포함한다. 하우징(2701) 및 하우징(2703)은 축부(2711)로 결합되어 e-북 리더(2700)가 축부(2711)를 축으로 하여 개폐될 수 있다. 이러한 구조로, e-북 리더(2700)가 종이 책과 같이 동작할 수 있다.

표시부(2705) 및 표시부(2707)는 각각 하우징(2701) 및 하우징(2703)에 조립된다. 표시부(2705) 및 표시부(2707)는 하나의 화상 또는 다른 화상들을 표시할 수 있다. 표시부(2705) 및 표시부(2707)가 예를 들어 다른 화상들을 표시하는 경우에, 텍스트가 우측의 표시부(도 10c에서 표시부(2705))에 표시될 수 있고 그래픽이 좌측의 표시부(도 10c에서 표시부(2707))에 표시될 수 있다.

도 10c는 하우징(2701)이 조작부 등을 구비한 예이다. 예를 들어, 하우징(2701)은 전원 스위치(2721), 조작 키(2723), 스피커(2725) 등을 구비한다. 조작 키(2723)로, 페이지가 넘겨질 수 있다. 키보드, 포인팅 장치 등이 또한 표시부가 설치된 하우징의 표면에 또한 설치될 수 있다는 점에 유의한다. 또한, 외부 접속 단자(이어폰 단자, USB 단자, AC 어댑터 및 USB 케이블 등의 다양한 케이블에 접속될 수 있는 단자 등), 기록 매체 삽입부 등이 하우징의 이면 또는 측면에 설치될 수 있다. 또한, e-북 리더(2700)는 전자 사전의 기능을 가질 수 있다.

e-북 리더(2700)는 데이터를 무선으로 송수신할 수 있는 구성을 가질 수 있다. 무선 통신을 통해, 원하는 북 데이터 등이 전자 북 서버로부터 구입되고 다운로드될 수 있다.

도 10d는 실시형태 1에 도시된 것과 같이 미세화될 수 있는 트랜지스터를 포함하고 트랜지스터에 의해 점유된 면적을 감소시킴으로써 높은 개구율을 갖는 표시 장치를 일 부품으로서 탑재함으로써 제조된 이동 전화이다. 이동 전화는 2개의 하우징인, 하우징(2800) 및 하우징(2801)을 포함한다. 하우징(2801)은 표시 패널(2802), 스피커(2803), 마이크로폰(2804), 포인팅 장치(2806), 카메라 렌즈(2807), 외부 접속 단자(2808) 등을 포함한다. 하우징(2801)은 이동 전화를 충전하기 위한 태양 전지(2810), 외부 메모리 슬롯(2811) 등을 구비한다. 또한, 안테나가 하우징(2801)에 내장되어 있다.

또한, 표시 패널(2802)은 터치 패널을 구비한다. 화상으로 표시되는 복수의 조작 키(2805)는 도 10d에서 점선으로 도시된다. 태양 전지(2810)로부터 출력된 전압을 각 회로용으로 충분히 높게 상승시키는 승압 회로가 또한 포함된다는 점에 유의한다. 드레인 단자에 인가된 전계의 집중이 실시형태 2에 도시된 것과 같이 완화되는 구조를 갖는 트랜지스터가 승압 회로에서 사용되어, 신뢰성이 향상될 수 있다.

표시 패널(2802)에서, 표시 방향은 사용 패턴에 따라 적절히 변경될 수 있다. 또한, 이동 전화는 표시 패널(2802)과 동일한 표면에 카메라 렌즈(2807)를 구비하므로, 화상 전화로 사용될 수 있다. 스피커(2803) 및 마이크로폰(2804)은 음성 호출 뿐만 아니라 화상 전화 호출, 음향 기록 및 재생 등을 위해 사용될 수 있다. 또한, 도 10d에 도시된 바와 같이 열린 상태에 있는 하우징(2800 및 2801)은 하나가 다른 것 위에 겹치도록 슬라이드될 수 있으므로, 이동 전화의 크기가 감소되어, 이동 전화를 휴대용에 적합하게 한다.

외부 접속 단자(2808)는 AC 어댑터 및 USB 케이블 등의 다양한 케이블에 접속될 수 있고, 퍼스널 컴퓨터와의 충전 및 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(2811)에 저장 매체를 삽입함으로써 대량의 데이터가 저장될 수 있고 이동될 수 있다. 기록 매체로서, 실시형태 5에서 설명된 반도체 장치가 사용될 수 있다. 실시형태 5에 따르면, 오프 전류가 충분히 감소될 수 있는 트랜지스터를 사용하여, 저장된 데이터를 극히 오랜 시간 동안 유지할 수 있는 반도체 장치가 얻어질 수 있다.

또한, 상기 기능 이외에, 적외선 통신 기능, 텔레비전 수신 기능 등이 제공될 수 있다.

도 10e는 실시형태 1에 도시된 것과 같이 미세화될 수 있는 트랜지스터를 포함하고 트랜지스터에 의해 점유된 면적을 감소시킴으로써 높은 개구율을 갖는 표시 장치를 일 부품으로서 탑재함으로써 제조된 디지털 카메라이다. 디지털 카메라는 본체(3051), 표시부(A)(3057), 접안부(3053), 조작 스위치(3054), 표시부(B)(3055), 배터리(3056) 등을 포함한다.

본 실시형태는 실시형태들 1 내지 5 중 어느 하나와 자유롭게 조합될 수 있다.

[예 1]

다음의 실험이 수행되었고, 산화물 반도체층의 저항이 아르곤 가스를 이용하는 플라즈마 처리에 의해 감소된다는 것이 확인되었다.

50nm의 두께를 갖는 In-Zn-O 막이 글래스 기판 위에 형성되었다. In-Zn-O 막이 다음의 조건 하에서 형성되었다: In2O3 및 ZnO를 1:2[몰비]로 포함하는 산화물 타겟(직경이 4인치)가 사용되었고, 아르곤 가스의 유량은 10.5sccm, 산소의 유량은 4.5sccm, 기판 온도는 300℃, 및 전력은 100W이었다.

In-Zn-O 막이 형성된 후에, 아르곤 가스를 이용하는 플라즈마 처리가 다음의 조건 하에서 In-Zn-O 막에 대해 수행되었다: 아르곤의 유량은 100sccm이었고, 플라즈마가 코일형 전극에 300W의 RF(13.56MHz) 전력을 인가함으로써 1.5Pa의 압력으로 발생되었다. 기판 온도는 70℃이었고 실질적으로 음의 바이어스 전압을 인가하기 위해 80W의 RF(13.56MHz) 전력이 또한 기판측(샘플 스테이지)에 인가되었다.

막 형성 직후의 In-Zn-O 막의 비저항은 약 2.96Ω·㎝이었지만, 비저항은 막에 20초 동안 아르곤 플라즈마를 조사함으로써 약 0.01Ω·㎝로 감소되었음이 확인되었다. 플라즈마 조사 시간이 더 긴 시간, 즉, 40초, 60초, 80초, 및 100초 동안 수행될 때에도, 비저항은 각 경우에 약 0.01Ω·㎝이었다.

도 11은 실험 결과를 도시한다. 도 11에서, 수직 축은 비저항을 나타내고 수평 축은 아르곤 플라즈마 조사 시간을 나타낸다. 막 형성 직후의 In-Zn-O 막의 비저항은 약 2.96Ω·㎝이었고, 이는 도 11의 그래프에 도시되어 있지 않다는 점에 유의한다.

본 출원은 그 전체 내용이 본 명세서에 원용되는, 2010년 2월 19일자 일본 특허청에 출원된 일본 특허 출원 번호 2010-035423호에 기초한 것이다.

101: 기판, 102: 하지 절연층, 103: 산화물 반도체층, 104a: 드레인 전극층, 104b: 소스 전극층, 105: 게이트 절연층, 106: 게이트 전극, 107a: 제1 영역, 107b: 제2 영역, 107c: 채널 형성 영역, 107d: 제1 저 저항 영역, 107e: 제2 저 저항 영역, 110: 트랜지스터, 116: 게이트 전극, 117d: 저 저항 영역, 120: 트랜지스터, 123: 산화물 반도체층, 127a: 제1 저 저항 영역, 127b: 제2 저 저항 영역, 128: 절연층, 130: 트랜지스터, 200: 트랜지스터, 201: 기판, 202: 하지 절연층, 203: 산화물 반도체층, 204a: 드레인 전극층, 204b: 소스 전극층, 205: 게이트 절연층, 206: 게이트 전극, 207a: 제1 저 저항 영역, 207b: 제2 저 저항 영역, 207c: 채널 형성 영역, 210: 트랜지스터, 214a: 제1 도전층, 214b: 제2 도전층, 217a: 저 저항 영역, 217b: 저 저항 영역, 217c: 채널 형성 영역, 220: 트랜지스터, 300: 트랜지스터, 310: 트랜지스터, 320: 용량 소자, 400: 메모리 셀, 2700: e-북 리더, 2701: 하우징, 2703: 하우징, 2705: 표시부, 2707: 표시부, 2711: 축부, 2721: 전원 스위치, 2723: 조작 키, 2725: 스피커, 2800: 하우징, 2801: 하우징, 2802: 표시 패널, 2803: 스피커, 2804: 마이크로폰, 2805: 조작 키, 2806: 포인팅 장치, 2807: 카메라 렌즈, 2808: 외부 접속 단자, 2810: 태양 전지, 2811: 외부 메모리 술롯, 3001: 본체, 3002: 하우징, 3003: 표시부, 3004: 키보드, 3021: 본체, 3022: 스타일러스, 3023: 표시부, 3024: 조작 버튼, 3025: 외부 인터페이스, 3051: 본체, 3053: 접안부, 3054: 조작 스위치, 3055: 표시부(B), 3056: 배터리, 3057: 표시부 (A), 4001: 기판, 4002: 화소부, 4003: 신호선 구동 회로, 4004: 주사선 구동 회로, 4005: 시일재, 4006: 기판, 4008: 액정층, 4010: 트랜지스터, 4011: 트랜지스터, 4013: 액정 소자, 4015: 접속 단자 전극, 4016: 단자 전극, 4018: FPC, 4019: 이방성 도전막, 4020: 게이트 절연층, 4021: 절연층, 4030: 화소 전극층, 4031: 대향 전극층, 4032: 절연층, 4041: 하지 절연층, 및 4042: 보호 절연층.

Claims (2)

  1. 트랜지스터를 포함하는 반도체 장치로서,
    상기 트랜지스터는,
    불순물을 포함하는 제1 영역;
    상기 불순물을 포함하는 제2 영역;
    상기 제1 영역과 상기 제2 영역의 사이의 채널 형성 영역;
    상기 채널 형성 영역 위의 게이트 절연막;
    상기 게이트 절연막 위의 게이트 전극층;
    상기 제1 영역과 전기적으로 접속된 소스 전극층;
    상기 제2 영역과 전기적으로 접속된 드레인 전극층;
    상기 소스 전극층 아래에 형성되고, 상기 제1 영역과 접하는 영역을 포함하는 제3 영역;
    상기 드레인 전극층 아래에 형성되고, 상기 제2 영역과 접하는 영역을 포함하는 제4 영역을 포함하고,
    상기 불순물은, Ar, Xe, Kr, Ne 또는 He이고,
    상기 채널 형성 영역은, 산화물 반도체를 포함하고,
    상기 제3 영역 및 상기 제4 영역 각각은, 질화 몰리브덴, 질화 티타늄, 또는 산화 인듐-산화 주석 합금을 포함하고,
    상기 반도체 장치의 단면에 있어서, 상기 제3 영역은, 상기 소스 전극층의 단부 면으로부터 채널 길이 방향으로 연장되어 있고,
    상기 반도체 장치의 단면에 있어서, 상기 제4 영역은, 상기 드레인 전극층의 단부 면으로부터 채널 길이 방향으로 연장되어 있는, 반도체 장치.
  2. 트랜지스터를 포함하는 반도체 장치로서,
    상기 트랜지스터는,
    불순물을 포함하는 제1 영역;
    상기 불순물을 포함하는 제2 영역;
    상기 제1 영역과 상기 제2 영역의 사이의 채널 형성 영역;
    상기 채널 형성 영역 위의 게이트 절연막;
    상기 게이트 절연막 위의 게이트 전극층;
    상기 제1 영역과 전기적으로 접속된 소스 전극층;
    상기 제2 영역과 전기적으로 접속된 드레인 전극층;
    상기 소스 전극층 아래에 형성되고, 상기 제1 영역과 접하는 영역을 포함하는 제3 영역;
    상기 드레인 전극층 아래에 형성되고, 상기 제2 영역과 접하는 영역을 포함하는 제4 영역을 포함하고,
    상기 불순물은, Ar이고,
    상기 채널 형성 영역은, In, Ga, Zn을 포함하는 산화물 반도체를 포함하고,
    상기 제3 영역 및 상기 제4 영역 각각은, 질소와 티타늄을 포함하고,
    상기 반도체 장치의 단면에 있어서, 상기 제3 영역은, 상기 소스 전극층의 단부 면으로부터 채널 길이 방향으로 연장되어 있고,
    상기 반도체 장치의 단면에 있어서, 상기 제4 영역은, 상기 드레인 전극층의 단부 면으로부터 채널 길이 방향으로 연장되어 있는, 반도체 장치.
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