KR20120138074A - 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법 - Google Patents

박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법 Download PDF

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KR20120138074A
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조성행
박재우
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Abstract

본 발명은 박막 트랜지스터 및 박막 트랜지스터 표시판과 이를 제조하는 방법들에 관한 것이다.
상기 박막 트랜지스터는 게이트 전극 및 게이트 절연막, 상기 게이트 절연막 위에 형성된 산화물 반도체, 및 상기 산화물 반도체 위에 서로 이격하여 형성된 드레인 전극 및 소스 전극을 포함하고, 상기 드레인 전극은 상기 산화물 반도체 위에 형성된 제1 드레인 부전극과 상기 제1 드레인 부전극 위에 형성된 제2 드레인 부전극을 포함하고, 상기 소스 전극은 상기 산화물 반도체 위에 형성된 제1 소스 부전극과 상기 제1 소스 부전극 위에 형성된 형성된 제2 소스 부전극을 포함하며, 상기 제1 드레인 부전극과 상기 제1 소스 부전극은 갈륨아연계 산화물(GaZnO)로 형성되고, 상기 제2 드레인 부전극과 상기 제2 소스 부전극은 금속을 포함한다.

Description

박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법{THIN FILM TRANSISTOR, THIN FILM TRANSISTOR DISPLAY PANEL AND METHOD OF MANUFACTURING THE SAME}
본 발명은 산화물 반도체를 포함한 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법에 관한 것으로, 특히 구리의 확산을 방지하는 층을 포함한 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법에 관한 것이다.
일반적으로, 반도체 장치나 액정표시장치에서 크롬(Cr), 알루미늄(Al), 몰리브덴(Mo) 또는 이들의 합금으로 이루어진 배선 또는 전극이 주로 사용된다. 그러나, 최근 반도체 장치에서 고집적도에 의한 미세화와 고속 동작을 위해 알루미늄보다 전기저항이 낮고, 전자이동(electromigration)과 스트레스 마이그레이션(stress migration)에 대해 높은 내성의 특성을 갖는 구리(Cu)가 배선 또는 전극으로 사용되고 있다.
또한, 액정표시장치 등으로 대표되는 표시장치 분야에서도 해상도와표시면적의 증가와 상기 표시장치내에 집적될 수 있는 센서, 드라이버 회로등과 같은 소자들의 고집적에 의해 저저항 배선이 요구된다. 따라서, 구리로 형성된 게이트 또는 데이터 배선들 또는 박막 트랜지스터(Thin Film Transistor, TFT)의 게이트, 드레인 및 소스 전극들이 표시장치에 적용되고 있다.
그러나, 구리(Cu)의 배선들 또는 전극들을 사용함으로써, 인접한 회로 소자나 박막 트랜지스터의 반도체층내로 구리의 확산은 화소 소자나 박막 트랜지스터의 특성을 열화시킬 수 있다. 그러나, 구리(Cu)의 확산을 방지하기 위해 형성된 확산방지층(barrier layer)은 반도체의 특성을 열화시킬 수 있다. 예를 들면, 산화물 반도체는 그것의 저온 공정에서 형성과, 그것의 높은 이동도 때문에 박막 트랜지스터의 반도체층으로 이용되어 왔지만, 인듐(In) 또는 티타늄(Ti)을 포함한 확산방지층(barrier layer)은 산화물 반도체에 포함된 양이온을 환원하여, 양이온을 석출되게 함으로써 반도체층의 특성을 불량하게 할 수 있다.
따라서 이를 개선하기 위한 새로운 금속 확산방지층 (barrier layer)이 요구된다. 또한, 산화물 반도체 및 구리 배선 또는 구리 전극를 포함한 박막 트랜지스터의 제조방법에서 공정 단순화가 요구된다.
상기와 같은 종래의 문제점을 해결하기 위하여 본 발명의 목적은 금속 확산방지층으로써 갈륨아연계 산화물(GaZnO)을 포함한 박막 트랜지스터 및 박막 트랜지스터 표시판 그리고 이들을 제조하는 방법들을 제공하는데 있다.
본 발명의 다른 목적은 산화물 반도체 및 구리 배선 또는 구리 전극를 포함한 박막 트랜지스터 및 박막 트랜지스터 표시판을 단순하게 제조하는 방법들을 제공하는 것이다.
전술한 본 발명의 기술적 과제를 해결하기 위하여, 본 발명의 박막 트랜지스터는 게이트 전극 및 게이트 절연막, 상기 게이트 절연막 위에 형성된 산화물 반도체 및 상기 산화물 반도체 위에 서로 이격하여 형성된 드레인 전극 및 소스 전극을 포함하고, 상기 드레인 전극은 상기 산화물 반도체 위에 형성된 제1 드레인 부전극과 상기 제1 드레인 부전극 위에 형성된 제2 드레인 부전극을 포함하고, 상기 소스 전극은 상기 산화물 반도체 위에 형성된 제1 소스 부전극과 상기 제1 소스 부전극 위에 형성된 형성된 제2 소스 부전극을 포함하며, 상기 제1 드레인 부전극과 상기 제1 소스 부전극은 갈륨아연계 산화물(GaZnO)로 형성되고, 상기 제2 드레인 부전극과 상기 제2 소스 부전극은 금속을 포함한다.
본 발명의 상기 제1 소스 부전극 또는 상기 제1 드레인 부전극은 실질적으로 투명할 수 있다.
본 발명의 상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 캐리어 농도는 상기 산화물 반도체의 캐리어 농도보다 클 수 있다.
본 발명의 상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 캐리어 농도는 약 1017/cm3 내지 1021/cm3 범위 내의 한 값일 수 있다.
본 발명에 따른 상기 갈륨아연계 산화물(GaZnO)에 포함된 갈륨(Ga) 대 아연(Zn)의 함량비는 약 2원자%(atomic %) 내지 20 원자%(atomic %) 대 약 80원자%(atomic %) 내지 98 원자%(atomic %)일 수 있다.
본 발명의 상기 박막트랜지스터는 상기 드레인 전극에 포함되고, 상기 제2 드레인 부전극 위에 형성된 제 3 드레인 부전극을 더 포함하고, 및 상기 소스 전극에 포함되고, 상기 제2 소스 부전극 위에 형성된 제3 소스 부전극을 더 포함하고, 및 상기 제3 드레인 부전극과 상기 제3 소스 부전극은 구리망간 질화물(CuMnN)을 포함할 수 있다.
본 발명에 따라 구리의 확산이 방지되기 때문에 박막 트랜지스터 및 박막 트랜지스터 표시판은 좋은 신뢰성을 갖는다.
또한 본 발명에 따라 박막 트랜지스터 및 박막 트랜지스터 표시판을 제조하는 방법은 단순화되기 때문에, 이들을 제조하는 제조원가는 감소될 수 있다. 이하, 본 명세서에 기재된 여러 이점들이 있다는 것이 통상의 지식을 가진 자에게 이해될 것이다.
도 1은 본 발명에 따른 박막 트랜지스터의 단면도이고,
도 2a 내지 도 2g는 도 1에 도시된 박막 트랜지스터의 제조 방법을 도시한 단면도들이고,
도 3a 내지 도 3b는 박막 트랜지스터의 특성을 나타낸 그래프들이고,
도 4은 다른 본 발명에 따른 박막 트랜지스터의 단면도이고,
도 5a 내지 도 5i는 도 4에 도시된 박막 트랜지스터의 제조 방법을 도시한 단면도들이고,
도 6는 본 발명에 따른 박막 트랜지스터의 표시판(100)의 배치도이고, 및
도 7a 내지 도 7b는 도 6의 박막 트랜지스터 표시판(100)을 7-7’선을 따라 취해진 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명을 제조하고 사용하는 방법이 상세히 설명된다. 본 발명의 명세서에서, 동일한 참조번호들은 동일한 부품들 또는 구성요소들을 나타낸다는 것을 유의하여야 한다.
도 1 및 도 2a 내지 도 2g을 참조하여, 본 발명의 한 실시예에 따른 박막트랜지스터와 이의 제조방법이 상세히 설명된다. 도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터의 단면도이다. 도 2a 내지 도 2g는 도 1에 도시된 박막 트랜지스터의 제조방법을 도시한 단면도이다. 이하, 도 1을 참조하여 박막 트랜지스터의 구조가 상세히 설명된다. 도 1에 도시된 박막 트랜지스터는 본 발명의 특징에 따라 산화물 반도체층과 접촉한 한 표면과, 구리(Cu) 또는 구리합금과 접촉한 타의 표면을 갖는갈륨아연 산화물(GaZnO)계 층을 포함한다.
단결정, 다결정, 유리 또는 플라스틱 재질의 투명한 기판(110) 위에 게이트 전극(gate electrode) (124)이 있다. 본 발명에 따라 게이트 전극(124)은 티타늄(Ti) 또는 티타늄 합금(Ti)으로 형성된 제1 게이트 부전극(124a)와 구리(Cu) 또는 구리(Cu) 합금으로 형성된 제2 부게이트 부전극(124b)으로 구성된 2중층 구조를 갖는다. 제1 게이트 부전극(124a)의 두께는 약 50Å~1,000Å 범위 내의 한 값일 수 있다. 제2 게이트 부전극(124b)의 두께는 약 1,000Å 내지 약 10,000Å 범위 내의 한 값일 수 있다. 게이트 전극(124)은 거기에 인가되는 전압에 의해 소스 전극(173)과 드레인 전극(175) 사이에 형성된 채널을 통해 흐르는 전류를 제어한다. 본 발명에 따라, 게이트 전극(124)은 또한 Cr, Mo, Ti, Ta, Al, Cu, Ag 및 이들의 혼합물에서 선택된 물질로 형성될 수 있다. 본 발명에 따라 게이트 전극(124)은 아래와 같은 2중층 또는 3중층 구조를 가질 수 있다. 예를 들면, 이중막 구조는 Al/Mo, Al/Ti, Al/Ta, Al/Ni, Al/TiNx, Al/Co, Cu/CuMn, Cu/Ti, Cu/TiN, 또는 Cu/TiOx가 될 수 있다. 삼중막 구조는 Mo/Al/Mo, Ti/Al/Ti, Co/Al/Co, Ti/Al/Ti, TiNx/Al/Ti, Ti/Cu/CuMn, TiMn/Cu/CuMn, CuMn/Cu/CuMn, Ti/Cu/Ti, TiNx/Cu/TiNx, 또는 TiOx/Cu/TiOx가 될 수 있다. 본 발명에 따라, 질화물, 예를 들면 구리합금 질화물(Cu-alloy Nitride) 또는 구리망간 합금(CuMn alloy)을 포함한 게이트 전극(124)은 감광막과 좋은 접착력을 가질 수 있다.
게이트 전극(124) 위에 게이트 절연막(gate insulating layer)(140)이 형성되어 있다. 본 발명에 따라 게이트 절연막(140)은 게이트 전극(124)과 접촉한 제1 게이트 부절연막(140a) 및 선형 반도체막(154)과 접촉한 제2 게이트 부절연막(140b)으로 구성된 2중층 구조를 포함한다. 제1 게이트 부절연막(140a)은 질화규소(SiNx)로 형성될 수 있고, 제2 게이트 부절연막(140b)은 산화규소(SiOx)로 형성될 수 있다. 제1 게이트 부절연막(140a)의 두께는 약 1,000Å 내지 약 5,000Å 범위 내의 한 값일 수 있다. 제2 게이트 부절연막(140b)의 두께는 약 300Å 내지 약 2,000Å 범위 내의 한 값일 수 있다. 본 발명에 따라 게이트 절연막(140)은 질화규소(SiNx), 산화규소(SiOx), 산화티탄(TiO2), 알루미나(Al2O3) 또는 지르코니아(ZrO2)와 같은 무기 절연물 또는 폴리실록산(Poly Siloxane), 페닐실록산(Phenyl Siloxane), 폴리이미드(Polyimide), 실세스퀴옥산(Silsesquioxane) 또는 실란(Silane)과 같은 유기 절연물에 의해 형성될 수 있다.
제2 게이트 부절연막(140b) 위에 선형 반도체막(154)가 형성되어 있다. 본 발명에 따른 선형 반도체막(154)는 인듐갈륨아연계 산화물(InGaZnO)로 형성될 수 있다. 선형 반도체막(154)의 캐리어 농도는 약 1016/cm3 일 수 있다. 선형 반도체(154)의 두께는 약 200Å 내지 약 1,000Å 범위 내의 한 값일 수 있다. 산화물 반도체는 AXBXOX 또는 AXBXCXOX로 표현되는 화학식을 갖는 화합물일 수 있다. A는 아연(Zn) 또는 카드뮴(Cd), B는 갈륨(Ga), 주석(Sn) 또는 인듐(In), C는 아연(Zn), 카드뮴(Cd), 갈륨(Ga), 인듐(In), 또는 하프늄(Hf) 일 수 있다. X는 O이 아니며, A, B, 및 C는 서로 다르다. 본 발명에 따라 산화물 반도체는 InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, GaZnSnO, GaInZnO, HfInZnO, HfZnSnO 및 ZnO를 포함한 군으로부터 선택된 물질일 수 있다. 이러한 산화물 반도체는 수소화 비정질 규소 보다 약 2 내지 약 100배 빠른 유효 이동도(effective mobility)를 갖고 있다. 선형 반도체(154)는 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)과 중첩할 수 있고, 박막 트랜지스터의 채널을 형성한다. 박막 트랜지스터가 동작시 전하가 이동하는 박막 트랜지스터의 채널은 소스 전극(173)과 드레인 전극(175) 사이의 선형 반도체(154)층 내에 형성된다.
선형 반도체막(154) 위에 서로 이격되어 소스 전극(173) 및 드레인 전극(175)이 형성되어 있다. 소스 전극(173)은 제1 소스 부전극(165s), 제2 소스 부전극(177s) 및 제3 소스 부전극(174s)를 포함하고, 드레인 전극(175)은 제1 드레인 부전극(165d), 제2 드레인 부전극(177d) 및 제3 드레인 부전극(174d)를 포함한다. 제1 소스 부전극(165s)과 제1 드레인 부전극(165d)의 한 표면은 선형 반도체막(154)과 접촉하고, 타의 표면들은 제2 소스 부전극(177s) 또는 제2 드레인 부전극(177d)과 접촉한다. 제1 소스 부전극(165s)과 제1 드레인 부전극(165d)은 같은 물질로 형성될 수 있다. 제1 소스 부전극(165s)과 제1 드레인 부전극(165d)은 약 100Å 내지 약 600Å 범위 내의 한 값의 두께로 형성될 수 있다. 제1 소스 부전극(165s)과 제1 드레인 부전극(165d)은 실질적으로 투명하게 형성될 수 있다. 본 발명에 따라 제1 소스 부전극(165s) 또는 제1 드레인 부전극(165d)에서 가시광선의 투과율은 약 50%이상 일 수 있다. 본 발명에 따라 제1 소스 부전극(165s)과 제1 드레인 부전극(165d)은 갈륨아연계 산화물(GaZnO)을 포함할 수 있다. 갈륨아연계 산화물(GaZnO)에 포함된 갈륨(Ga) 대 아연(Zn)의 함량비는 약 2원자%(atomic %) 내지 20 원자%(atomic %) 대 약 80원자%(atomic %) 내지 98 원자%(atomic %)일 수 있다.
제1 소스 부전극(165s)과 제1 드레인 부전극(165d)은 각각 선형 반도체막(154)과 제2 소스 부전극(177s) 사이의 그리고 선형 반도체막(154)와 제2 드레인 부전극(177d) 사이의 접촉 저항을 낮추는 오믹 콘택층들의 역할을 한다. 제1 소스 부전극(165s)또는 제1 드레인 부전극(165d)의 캐리어 농도는 약 1017/cm3 내지 약 1021/cm3 범위 내의 한 값일 수 있다. 본 발명에 따라 제1 소스전극(165s)과 제1 드레인 부전극(165d)의 캐리어 농도는 제1 소스 부전극(165s)과 제1 드레인 부전극(165d)에 포함된 원소의 종류 또는 성분비에 따라 조절될 수 있다. 본 발명에 따라 제1 소스 부전극(165s)과 제1 드레인 부전극(165d)의 캐리어 농도을 조절하기 위해 알루미늄(Al), 갈륨(Ga), 붕소(B), 인듐(In), 이트륨(Y), 스칸듐(Sc), 불소(F), 바나듐(V), 규소(Si), 게르마늄(Ge), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 안티몬(Sb), 비소(As), 나이오븀(Nb) 및 탄탈륨(Ta) 이들의 혼합물 들 중 선택된 적어도 하나의 물질이 도펀트(dopant)로 사용될 수 있다. 본 발명에 따라 제1 소스 부전극(165s)과 제1 드레인 부전극(165d)의 캐리어 농도가 약 1017/cm3 이상일 경우, 채널(channel) 위에 제1 소스 부전극(165s)과 제1 드레인 부전극(165d)이 실질적으로 형성되지 않을 수 있다.
제1 소스 부전극(165s)과 제1 드레인 부전극(165d)은 제2 소스부전극(177s) 또는 제2 드레인 부전극(177d)에 포함된 금속이 산화하는 것을 또는 선형 반도체막(154)에 포함된 이온, 예를 들면 인듐 이온(In)의 환원에 의해 석출되는 것을 억제한다. 제2 소스 부전극(177s) 또는 제2 드레인 부전극(177d)에 포함된 금속이 산화하게 되면 제2 소스 부전극(177s) 또는 제2 드레인 부전극(177d)의 비저항이 증가할 수 있다. 선형 반도체막(154)에 포함된 이온이 석출되면 선형 반도체막(154)을 구성하는 원소들의 성분비가 변화되기 때문에, 선형 반도체막(154)의 특성, 예를 들면 시간에 따른 전하의 이동도 또는 문턱전압이 변하게 된다. 이에 따라, 박막 트랜지스터의 전기적 특성이 저하될 수 있다. 본 발명에 따라, 갈륨아연계 산화물(GaZnO)를 포함한 제1 소스 부전극(165s)과 제1 드레인 부전극(165d)은 제2 소스 부전극(177s) 또는 제2 드레인 부전극(177d)을 형성하는 원자들이 선형 반도체막(154)으로 확산(diffusion)되는 것을 방지할 수 있다. 본 발명에 따라, 갈륨아연계 산화물(GaZnO)를 포함한 제1 소스 부전극(165s)과 제1 드레인 부전극(165d)은 제2 소스 부전극(177s) 또는 제2 드레인 부전극(177d)을 형성하는 금속 원자들이 선형 반도체막(154)으로 일렉트로마이그레이션(electromigration)을 하는 것을 억제할 수 있다. 본 발명에 따라, 갈륨아연계 산화물(GaZnO)를 포함한 제1 소스 부전극(165s)과 제1 드레인 부전극(165d)은 실질적으로 결정입계(grain boundary)들 포함하지 않은 비정질로 형성될 수 있다.
제2 소스 부전극(177s)은 제1 소스 부전극(165s) 위에 배치되고, 제2 드레인 부전극(177d)은 제1 드레인 부전극(165d) 위에 배치된다. 제2 소스 부전극(177s)의 한 표면은 제1 소스 부전극(165s)과 접촉하고, 타의 표면은 제3 소스 부전극(174s)과 접촉한다. 제2 드레인 부전극(177d)의 한 표면은 제1 드레인 부전극(165d)과 접촉하고, 타의 표면은 제3 드레인 부전극(174d)과 접촉한다. 본 발명에 따라 제2 소스 부전극(177s)과 제2 드레인 부전극(177d)은 구리(Cu)를 포함할 수 있다. 제2 소스 부전극(177s)과 제2 드레인 부전극(177d)은 약 1,000Å 내지 약 5,000Å 범위 내의 한 값의 두께로 형성될 수 있다. 제2 부소 부스전극(177s)과 제2 드레인 부전극(177d)은 순수 구리(Cu)로 형성될 수 있거나, 또는 구리(Cu)와 약 0.1 원자%(atomic %) 내지 약 30 원자%(atomic %)의 망간(Mn), 마그네슘(Mg), 알루미늄(Al), 아연(Zn), 또는 주석(Sn)을 포함할 수 있다. 제2 소스 부전극(177s)과 제2 드레인 부전극(177d) 사이의 영역은 박막트랜지스터의 채널로 정의된다. 본 발명에 따라, 제2 소스 부전극(177s)과 제2 드레인 부전극(177d)은 전술된 게이트 전극(124)의 재료로 형성될 수 있다.
제3 소스 부전극(174s)은 제2 소스 부전극(177s) 위에 배치되고, 제3 드레인 부전극(174d)은 제2 드레인 부전극(177d) 위에 배치된다. 제3 소스 부전극(174s)과 제3 드레인 부전극(174d)은 구리 합금(Cu alloy)으로 형성될 수 있다. 제3 소스 부전극(174s)과 제3 드레인 부전극(174d)은 제2 소스 부전극(177s)과 제2 드레인 부전극(177d)을 형성하는 물질이 후술되는 제1 부보호막(181) 또는 제2 부보호막(183)에 포함된 산소와 반응하여 산화되는 것을 방지하는 작용을 할 수 있다. 본 발명에 따라 제3 소스 부전극(174s)과 제3 드레인 부전극(174d)은 약 100Å 내지 약 1,000Å 범위 내의 한 값의 두께로 형성될 수 있다. 본 발명에 따라 제3 소스 부전극(174s)과 제3 드레인 부전극(174d)은 구리합금 질화물(Cu-alloy Nitride), 구리망간 합금(CuMn alloy), 구리망간알루미늄 합금(CuMnAl alloy), 구리망간 질화물(CuMnN) 또는 갈륨아연계 산화물(GaZnO)으로 형성될 수 있다. 구리합금 질화물(Cu-alloy Nitride)을 형성하는 구리합금(Cu-alloy)은 바나듐(V), 티타늄(Ti), 지르코늄(Zr), 탄탈륨(Ta), 망간(Mn), 마그네슘(Mg), 크롬(Cr), 몰리브덴(Mo), 코발트(Co), 니오븀(Nb), 또는 니켈(Ni)을 포함할 수 있다. 본 발명에 따라 제3 소스 부전극(174s)과 제3 드레인 부전극(174d)은 제2 소스 부전극(177s)과 제2 드레인 부전극(177d)을 형성하는 물질로 형성될 수 있다.
제3 소스 부전극(174s)과 제3 드레인 부전극(174d) 또는 선형 반도체막(154) 위에 보호막(180)이 배치된다(disposed). 본 발명에 따라 보호막(180)은 제3 소스 부전극(174s), 제3 드레인 부전극(174d) 또는 선형 반도체막(154)과 접촉하고, 산화물로 형성된 제1 부보호막(181)와 제1 부보호막(181) 위에 형성된 제2 부보호막(183)를 포함할 수 있다. 본 발명에 따라 제1 부보호막(181)은 산화규소(SiOx)로 형성되고, 제2 부보호막(183)은 질화규소(SiNx)로 형성될 수 있다. 산화규소(SiOx)을 포함한 제1 부보호막(181)은 소스 전극(173)과 드레인 전극(175) 사이의 이격 영역에 의해 노출된 선형 반도체막(154)의 산화물이 환원되어 석출되는 것을 방지할 수 있다. 제1 부보호막(181)은 선형 반도체막(154)의 조성변화를 억제할 수 있고, 제2 부보호막(183)은 하부막을 평탄화할 수 있다. 제1 부보호막(181)과 제2 부보호막(183)의 두께는 각각 약 300Å 내지 약 10,000Å 범위 내의 한 값일 수 있다. 본 발명에 따라 제1 부보호막(181)과 제2 부보호막(183)은 산화티탄(TiO2), 알루미나(Al2O3) 또는 지르코니아(ZrO2)와 같은 무기 절연물 또는 폴리실록산(Poly Siloxane), 페닐실록산(Phenyl Siloxane), 폴리이미드(Polyimide), 실세스퀴옥산(Silsesquioxane) 또는 실란(Silane)과 같은 유기 절연물에 의해 형성될 수 있다. 이와 같은 구조를 갖는 박막트랜지스터는 장시간 동작후에도 좋은 특성을 갖는다. 본 발명에 따라 제1 부보호막(181)과 제2 부보호막(183) 중의 어느 하나는 생략될 수 있다.
이하, 도 1에 도시된 박막 트랜지스터의 제조 방법들이 도 2a 내지 도 2g를 참조하여 상세히 설명된다. 이하, 설명의 중복을 피하기 위해 도 1를 참조하여 설명된 박막 트랜지스터의 재료 또는 구조 등의 설명들이 생략된다. 도 2a 내지 도 2g은 본 발명의 한 실시예에 따른 도 1에 도시된 박막 트랜지스터의 제조 방법을 도시한 단면도들이다.
도 2a 참조 하면, 기판(110) 위에 제1 게이트 부전극(124a)을 형성하는 제1 게이트층(미도시)과 제2 게이트 부전극(124b)을 형성하는 제 2 게이트층(미도시)이 적층되고, 패터닝(patterning)된 후 게이트 전극(124)을 형성한된다. 이하, 본 발명에 따라 티타늄(Ti) 또는 티타늄(Ti) 합금을 갖는 제1 게이트 부전극(124a)과 구리(Cu) 또는 구리(Cu) 합금을 갖는 제2 게이트 부전극(124b)으로 형성된 이중층 구조를 갖는 게이트 전극(124)의 형성방법이 상세히 설명된다. 제1 게이트층의 두께는 약 50Å 내지 약 1,000Å 범위 내의 한 값일 수 있고, 제2 게이트층의 두께는 약 1,000Å 내지 약 10,000Å 범위 내의 한 값일 수 있다. 제1 게이트층은 티타늄(Ti) 또는 티타늄 합금(Ti)을 포함할 수 있다. 제1 게이트층 위에 형성된 제 2 게이트층은 구리(Cu) 또는 구리(Cu) 합금을 포함할 수 있다. 제 2 게이트층 위에 감광막(미도시)(photoresist film)이 형성된다. 감광막은 게이트 전극(124)의 패턴을 갖는 투광 영역과 차광 영역의 마스크에 의해 노광, 현상된다. 패터닝된 감광막을 마스크로 하여 감광막으로 덮이지 않은 제1 게이트 전극층과 제2 게이트 전극층의 재료들은 건식 식각 및 습식 식각과 같은 식각공정에 의해 식각되고, 게이트 전극(124)이 형성된다. 본 발명에 따라 습식 식각 공정에서 제1 게이트층과 제2 게이트층은 후술하는 제1 식각액(etchant)에 의해 함께 식각된다. 본 발명에 따라 티타늄(Ti)을 포함한 제1 게이트층과 구리(Cu)을 포함한 제2 게이트층을 함께 식각하는 제1 식각액(etchant)은 퍼설페이트(persulfate), 아졸계 화합물(azole-containg compounds), 산화조절제, 조성안정제 및 산화보조제을 포함할 수 있다. 퍼설페이트(persulfate)는 구리(Cu) 막을 식각하는 산화제의 주성분이다. 퍼설페이트(persulfate)는 암모늄퍼설페이트(Ammonium persulfate), 포타슘퍼설페이트(Potassium persulfate), 소듐퍼설페이트(Sodium persulfate), 옥손(Oxone) 및 이들의 혼합물 중 선택된 적어도 하나의 물질을 포함할 수 있다. 아졸계 화합물(azole-containg compounds)은 구리(Cu) 막의 식각을 억제한다. 아졸계 화합물(azole-containg compounds)은 벤조트리아졸(Benzotriazole), 아미노테트라졸(Aminoterazole), 이미다졸(Imidazole), 피라졸(Pyrazole) 및 이들의 혼합물 중 선택된 적어도 하나의 물질을 포함할 수 있다. 산화조절제는 구리(Cu)막의 산화와 식각을 조절한다. 산화조절제는 무기산인 질산(HNO3)과 유기산인 아세트산(Acetic Acid, AA)을 포함할 수 있다. 조성안정제는 퍼설페이트(persulfate)의 분해 속도를 감소한다. 조성안정제는 메탄구연산(Methane Sulfonic Acid), 질산(nitric acid), 인산(phosphoric acid), 황산(sulfuric acid), 염산(hydrochloric acid) 및 이들의 혼합물 중 선택된 적어도 하나의 물질을 포함할 수 있다. 산화보조제는 구리(Cu)막을 빠르게 식각하고, 티타늄(Ti)막 또는 티타늄(Ti) 합금막을 식각한다. 산화보조제는 불소(F)를 포함하는 불화물계 화합물, 예를 들면 무기산으로 불산(Hydrofluoric acid, HF), 암모늄플로라이드(Ammonium fluoride, NH4F), 암모늄바이플로라이드 (Ammonium Bifluoride, NH4hF2), 포타슘플로라이드(Potassium fluoride, KF), 소듐플로라이드(Sodium fluoride, NaF), 불화수소칼륨(CaHF), 불화수소나트륨(NaHF2), 불화암모늄(NH4F), 불화수소암모늄(NH4HF2), 붕불화암모늄(NH4BF4), 불화칼륨(KF), 불화수소칼륨(KHF2), 불화알루미늄 (AlF3), 불화붕소산(HBF4), 불화리튬(LiF), 붕불화칼륨(KBF4), 불화칼슘 (CaF2), 불화규산 및 및 이들의 혼합물 중 선택된 적어도 하나의 물질을 포함할 수 있다. 본 발명의 한 실시에에 따라 구리(Cu)막과 티타늄(Ti)막을 함께 식각하는 식각액(etchant)은 용매를 제외하고 약 12중량%(wt%)인 암모늄퍼설페이트(Ammonium persulfate), 약 1중량%(wt%)인 아미노테트라졸(Aminoterazole), 약 3중량%(wt%)인 질산(HNO3)과 약 3.2중량%(wt%)인 아세트산(Acetic Acid, AA), 약 0.1중량%(wt%)인 메탄구연산(Methane Sulfonic Acid) 및 약 0.5중량%(wt%)인 불산(Hydrofluoric acid, HF)을 포함한다. 용매는 초순수물(DeIonize water)일 수 있다. 본 발명에 따라 제1 게이트층과 제2 게이트층은 각각 식각액(etchant)에 의해 순서대로 식각될 수 있다.
도 2b을 참조 하면, 게이트 전극(124) 위에 제1 게이트 부절연막(140a)이 형성되고, 제1 게이트 부절연막(140a) 위에 제2 게이트 부절연막(140b)이 형성된다. 제1 게이트 부절연막(140a)과 제2 게이트 부절연막(140b)은 게이트 절연막(140)를 구성한다. 제1 게이트 부절연막(140a)은 질화규소(SiNx)를 포함할 수 있고, 제2 게이트 부절연막(140b)은 산화규소(SiOx)를 포함할 수 있다. 이후, 제2 게이트 부절연막(140b) 위에 제1 산화물층(154m)이 형성된다. 제1 산화물층(154m) 위에 제2 산화물층(165m)이 형성되고, 제2 산화물층(165m) 위에 제1 금속층(177m)이 형성되고, 제1 금속층(177m) 위에 제2 금속층(174m)이 형성된다. 제1 산화물층(154m)은 인듐갈륨아연계 산화물(InGaZnO)를 포함할 수 있고, 제2 산화물층(165m)은 갈륨아연계 산화물(GaZnO)를 포함할 수 있고, 제1 금속층(177m)은 구리(Cu)를 포함할 수 있고, 및 제2 금속층(174m)은 구리 합금(Cu alloy)를 포함할 수 있다. 제1 산화물층(154m), 제2 산화물층(165m), 제1 금속층(177m) 및 제2 금속층(174m)은 각각 패턴되어 도 1를 참조하여 설명한 선형 반도체막(154), 제1 소스 부전극(165s)과 제1 드레인 부전극(165d), 제2 소스 부전극(177s) 및 제2 드레인 부전극(177d) 및 제3 소스 부전극(174s)과 제3 드레인 부전극(174d)을 형성한다. 게이트 절연막(140)을 형성할 수 있는 질화규소(SiNx)와 산화규소(SiOx)는 도 1를 참조하여 전술된 두께로 화학 기상 증착(Chemical Vapor Deposition, CVD) 방법에 의해 형성될 수 있다.
제1 산화물층(154m), 제2 산화물층(165m), 제1 금속층(177m) 및 제2 금속층(174m)은 각각 약 200Å 내지 약 1,000Å, 약 100Å 내지 약 600Å, 약 1,000Å 내지 약 5,000Å 및 약 100Å 내지 약 1,000Å의 두께로 스퍼터링(Sputtering) 방법에 의해 형성될 수 있다. 본 발명에 따라 제1 산화물층(154m)은 AXBXOX 또는 AXBXCXOX로 표현되는 화학식을 갖는 화합물일 수 있다. A는 Zn 또는 Cd, B는 Ga, Sn 또는 In, C는 Zn, Cd, Ga, In, 또는 Hf 일 수 있다. X는 O이 아니며, A, B, 및 C는 서로 다르다. 본 발명에 따라 제1 산화물층(154m)은 InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, GaZnSnO, GaInZnO, HfInZnO, HfZnSnO 및 ZnO로 이루어진 군으로부터 선택된 물질일 수 있다. 본 발명에 따라 제2 산화물층(165m)은 실질적으로 투명하게 형성될 수 있다. 본 발명에 따라 제2 산화물층(165m)을 형성할 수 있는 갈륨아연계 산화물(GaZnO)의 캐리어 농도와 갈륨아연계 산화물(GaZnO)에 포함된 갈륨과 아연의 함량은 도 1를 참조하여 전술된 바와 같다. 본 발명에 따라 제2 산화물층(165m)은 도 1를 참조하여 전술된 제1 소스 부전극(165s)과 제1 드레인 부전극(165d)을 형성하는 물질로 형성될 수 있다. 본 발명에 따라, 제1 금속층(177m) 또는 제2 금속층(174m)을 형성할수 있는 구리(Cu) 및 구리 합금(Cu alloy)은 구리(Cu) 타겟과 아르곤(Ar) 기체 분위기를 갖는 진공 챔버(chamber)에서 스퍼터링 기술에 의해 형성될 수 있다. 본 발명에 따라, 제2 금속층(174m)은 구리망간계 합금(CuMn-alloy), 예를 들면 구리망간 질화물(CuMnN)로 형성될 수 있다. 본 발명에 따라, 구리망간계 합금(CuMn-alloy) 위에 보호막, 예를 들면 산화규소(SiOx)의 증착시 구리망간계 합금(CuMn-alloy)과 보호막의 계면에서 망간산화물(MnOx)이 형성될 수 있다. 망간산화물(MnOx)은 제1 금속층(177m)을 형성하는 금속, 예를 들면 구리가 산화하는 것을 억제할 수 있기 때문에, 구리망간계 합금(CuMn-alloy)은 감광막과 접착성이 좋을 수 있다. 따라서, 구리망간계 합금(CuMn-alloy)을 형성된 전극 또는 배선은 내부식성을 가질 수 있다. 본 발명에 따라, 구리망간 질화물(CuMnN)은 구리망간(CuMn) 보다 감광막과 좋은 접착성(adhesion)을 갖을 수 있다. 또한, 에치공정에서 구리망간 질화물(CuMnN)은 큰 테이퍼 각(taper angle)을 포함하도록 식각될 수 있다. 본 발명에 따라, 구리망간 질화물(CuMnN)은 구리망간(CuMn)을 증착하는 스퍼터링 기술에서 아르곤(Ar) 가스와 질(N2) 가스의 비를 조절하여 증착될 수 있다. 본 발명에 따라, 제2 금속층(174m)은 구리합금 질화물(Cu-alloy nitride)로 형성될 수 있다. 본 발명에 따라, 구리합금(Cu alloy)의 표면을 질소(N2) 가스로 프라즈마(plasma) 처리하거나, 구리합금(Cu alloy)을 질소(N2) 가스 분위기에서 어닐링(annealing)하여 구리합금 질화물(Cu-alloy nitride)이 형성될 수 있다. 본 발명에 따라, 제2 금속층(174m)을 형성하는 물질은 도 1를 참조하여 전술된 제3 소스 부전극(174s)과 제3 드레인 부전극(174d)를 형성하는 물질일 수 있다.
이하, 도 2c 내지 도 2e를 참조하여, 선형 반도체막(154), 소스 전극(173) 및 드레인 전극(175)의 패턴들을 형성하는 방법이 상세히 설명된다. 제2 금속층(174m) 위에 감광막(photoresist film)이 형성되고, 소스 전극(173) 및 드레인 전극(175)을 형성하기 위해 감광막(photoresist film)(50)이 패턴된다. 패턴된 감광막(50)은 슬릿 패턴들, 격자패턴들 또는 반투명층을 포함하는 마스크(미도시)에 의해 형성될 수 있고, 제1 두꺼운 부분(50a)와 상대적으로 제2 얇은 부분(50b)을 가질 수 있다. 제2 부분(50b)은 박막 트랜지스터의 채널 영역에 대응된다. 본 발명에 따라, 부분적으로 180도 위상 지연(phase delay) 패턴들을 갖는 슬릿 패턴들에 의해 투과되는 빛의 간섭현상을 이용하여 감광막(50)이 패턴될 수 있다.
도 2d를 참조하면, 엑티브 에칭(active etching) 공정이 상세히 설명된다. 엑티브 에칭(active etching) 공정에 의해 감광막(50)으로 덮여있지 않은 제1 산화물층(154m), 제2 산화물층(165m), 제1 금속층(177m) 및 제2 금속층(174m)이 식각된다. 본 발명에 따라 인듐갈륨아연계 산화물(InGaZnO)으로 형성된 제1 산화물층(154m), 갈륨아연계 산화물(GaZnO)으로 형성된 제2 산화물층(165m), 구리(Cu)로 형성된 제1 금속층(177m) 및 구리망간 합금(CuMn alloy)으로 형성된 제2 금속층(174m)은 2a를 참조하여 설명한 제1 식각액(etchant)에 의해 식각될 수 있다. 엑티브 에칭(active etching) 공정에 의해 식각된 제1 산화물층(154m)은 선형 반도체막(154)을 형성한다. 본 발명에 따라, 엑티브 에칭(active etching) 공정은 약 0 내지 약20%의 암모늄퍼술페이트(ammonium persulfate, APS)를 포함한 산화제, 약 0 내지 약 3%의 황산(sulfuric acid), 약 0 내지 약 30%의 시트르산(citric acid), 약 0 내지 약0.4%의 글루탐산(Glutamic acid), 약 0 내지 약 10%의 아세트산(Acetic acid), 약 0 내지 약 0.4%의 초산칼륨(Potassium Acetate), 및 약 0 내지 약 2%의 질산칼륨(Potassium Nitrate)을 포함한 산화보조제, 약 0 내지 약 1%의 아미노테트라졸(aminotetrazole), 및 약 0 내지 약 10%의 에틸렌글리콜(ethylene glycol)을 포함한 부식 방지제, 약 0 내지 약 3%의 이미노디아세틱산(IminoDiacetic acid)을 포함한 첨가제, 약 0 내지 약 5%의 술폰산(Sulfonic acid), 약 0 내지 약 2%의 파라톨루엔 설폰산(para-toluene sulfonic acid)을 포함한 식각 조절제, 및 약 2% 미만의 불화계 첨가물을 갖는 식각액(etchant)에 의해 진행될 수 있다.
도 2e를 참조하여, 에치 백(etch back) 공정이 상세히 설명된다. 에치 백(etch back) 공정은 주지된 애싱(ashing) 방법에 의해 감광막(50, 50a, 50b)을 미리결정된 두께만큼 제거하는 것이다. 미리결정된 두께는 채널부와 중첩하는 감광막(50b)의 두께일 수 있다. 에치 백(etch back) 공정에 의해 제3 소스 부전극(174s) 및 제3 드레인 부전극(174d)이 형성되고 및 채널부와 중첩하는 제2 금속층(174m)이 노출된다.
도 2f를 참조하여, 채널부 에칭(channel part etching) 공정이 상세히 설명된다. 채널부 에칭(channel part etching) 공정에 의해 감광막(50)에 의해 덮혀있지 않는 박막트랜지스터의 채널부와 중첩하는 제2 금속층(174m), 제1 금속층(177m) 및 제2 산화물층(165m)이 제거된다. 채널부 에칭(channel part etching) 공정에 의해 소스 전극(173), 드레인 전극(175) 및 박막트랜지스터의 채널부가 형성된다. 제2 금속층(174m)은 제3 소스 부전극(174s)과 제3 드레인 부전극(174d)을 형성하고, 제1 금속층(177m)은 제2 소스 부전극(177s)과 제2 드레인 부전극(177d)을 형성하고, 제2 산화물층(165m)은 제1 소스 부전극(165s)과 제1 드레인 부전극(165d)을 형성한다. 채널부 에칭(channel part etching) 공정은 도 2a를 참조하여 설명한 제1 식각액(etchant)에서 산화보조제를 제외한 식각액에 의해 진행될 수 있다. 본 발명에 따라, 채널부 에칭(channel part etching) 공정은 약 0 내지 약20%의 암모늄퍼술페이트(ammonium persulfate, APS)를 포함한 산화제, 약 0 내지 약 3%의 황산(sulfuric acid), 약 0 내지 약 30%의 시트르산(citric acid), 약 0 내지 약0.4%의 글루탐산(Glutamic acid), 약 0 내지 약 10%의 아세트산(Acetic acid), 약 0 내지 약 0.4%의 초산칼륨(Potassium Acetate), 및 약 0 내지 약 2%의 질산칼륨(Potassium Nitrate)을 포함한 산화보조제, 약 0 내지 약 1%의 아미노테트라졸(aminotetrazole), 및 약 0 내지 약 10%의 에틸렌글리콜(ethylene glycol)을 포함한 부식 방지제, 약 0 내지 약 3%의 이미노디아세틱산(IminoDiacetic acid)을 포함한 첨가제, 약 0 내지 약 5%의 술폰산(Sulfonic acid), 및 약 0 내지 약 2%의 파라톨루엔 설폰산(para-toluene sulfonic acid)을 포함한 식각 조절제을 갖는 식각액(etchant)에 의해 진행될 수 있다.
도 2g를 참조하면, 제3 소스 부전극(174s)과 제3 드레인 부전극(174d) 위에 남아있는 감광막(50)의 제1 부분(50a)은 제거된다. 도 2b 내지 도 2g를 참조하여 전술된 방법에 의해, 선형 반도체막(154), 제1 소스전극(165s), 제1 드레인 부전극(165d), 제2 소스 부전극(177s), 제2 드레인 부전극(177d), 제3 소스 부전극(174s)과 제3 드레인 부전극(174d)이 형성된다.
이후, 소스 전극(173)과 드레인 전극(175) 위에 보호막(180)을 형성하는 것에 의해, 도 1에서 도시한 바와 같은 박막트랜지스터가 형성된다. 보호막(180)은 제1 부보호막(181)과 제2 부보호막(183)을 포함할 수 있다. 제1 부보호막(181)과 제2 부보호막(183)은 도 1를 참조하여 전술된 바와 동일하다. 본 발명에 따라 제1 부보호막(181)은 산화규소(SiOx)로, 제2 부보호막(183)은 질화규소(SiNx)로 형성될 수 있다. 본 발명에 따라, 제1 부보호막(181)과 제2 부보호막(183)은 전술된 게이트 절연막(140)의 재료들 또는 유기절연물질로 형성될 수 있다. 본 발명에 따라 따라 제1 부보호막(181)과 제2 부보호막(183) 중 어느 하나는 생략될 수 있다.
전술된 방법들에 의해 박막트랜지스터의 제조공정은 단순화될 수 있다. 또한, 본 발명의 특징에 따른 박막트랜지스터는 선형 반도체막(154)을 구성하는 물질들이 산화되어 석출되는 것을 방지하기 때문에, 박막트랜지스터의 신뢰성은 크게 향상될 수 있다.
이하, 도 3a 내지 도 3b를 참조하여 박막트랜지스터의 특성이 상세히 설명된다. 박막트랜지스터는 도 2a 내지 도 2g를 참조하여 전술된 방법에 의해 제조되었다. 도 3a는 박막트랜지스터의 초기 특성을 나타내고, 도 3b는 시간경과에 따른 박막트랜지스터의 특성을 나타낸다. 박막트랜지스터는 보다 구체적으로 후술되는 바와 같이 제조되었다. 게이트 전극(124)를 형성하는 제1 게이트 부전극(124a)은 티타늄(Ti)으로, 제2 게이트 부전극(124b)은 구리(Cu)으로 형성되었다. 제1 게이트 부전극(124a) 및 제2 게이트 부전극(124b)은 도 2a를 참조하여 전술된 제1 식각액(etchant)에 의해 형성되었다. 게이트 절연막(140)을 구성하는 제1 게이트 절연막(140a)은 질화규소(SiNx)을, 제2 게이트 절연막(140b)은 산화규소(SiOx)으로 형성되었다. 선형 반도체막(154)은 인듐갈륨아연계 산화물(InGaZnO)로 형성되었다. 제1 소스 부전극(165s)과 제1 드레인 부전극(165d)은 갈륨아연계 산화물(GaZnO)로, 제2 소스 부전극(177s) 및 제2 드레인 부전극(177d)은 구리(Cu)로, 및 제3 소스 부전극(174s)과 제3 드레인 부전극(174d)은 구리망간 질화물(CuMnN)로 형성되었다. 엑티브 에칭(active etching) 공정은 도 2a를 참조하여 설명한 제1 식각액(etchant)에 의해, 에치 백(etch back) 공정은 도 2a를 참조하여 설명한 제1 식각액(etchant)에서 산화보조제를 제외한 식각액에 의해 진행되었다. 제1 부보호막(181)은 산화규소(SiOx)으로, 제2 부보호막(183)은 질화규소(SiNx)로 형성되었다. 제1 게이트 부전극(124a), 제2 게이트 부전극(124b), 제1 게이트 부절연막(140a), 제2 게이트 부절연막(140b), 선형 반도체막(154), 제1 소스 부전극(165s)과 제1 부레인 부전극(165d), 제2 소스 부전극(177s) 및 제2 드레인 부전극(177d), 제3 소스 부전극(174s)과 제3 드레인 부전극(174d), 제1 부보호막(181) 및 제2 부보호막(183)의 두께들은 각각 약 100Å, 약 5,000Å, 약 4,000Å, 약 500Å, 약 500Å, 약 300Å, 약 2,000Å, 약 300Å, 약 1,000Å 및 약 1,000Å이었다.
이와 같이 제조된 박막트랜지스터는 제조시에 도 3a에 도시된 그래프와 같이 양호한 특성을 나타냈다. 도 3a에 도시된 그래프의 X축은 게이트 전극과 소스 전극 사이의 전압(Vgs)이고, Y축은 소스 전극과 드레인 전극 사이에 흐르는 전류(Ids)와 이동도(mobility)이다. 소스 전극과 드레인 전극 사이에 약 10V 전압이 인가되었다. 도 3b에 도시된 그래프는 박막트랜지스터를 시간의 경과에 따라 박막트랜지스터의 특성을 측정한 값이다. 즉, 도 3b에 도시된 그래프는 약 0초(0s), 즉 기준시점과 기준 시점부터 약 30초(30s) 후, 약 100초(100s) 후, 약 300초(300s) 후, 약 1000초(1000s) 후, 약 1시간(1H) 후, 약 2시간(2H) 후, 및 약 3시간(3H) 후에 박막트랜지스터의 특성을 측정한 값들이다. 도 3b에 도시된 바와 같이 장시간 구동후에도 박막트랜지스터의 특성은 변하지 않았고, 박막트랜지스터의 신뢰성은 뛰어났다.
이하, 도 4 내지 도 5h을 참조하여 본 발명에 따른 박막트랜지스터와 이의 제조방법이 상세히 설명된다. 도 4은 본 발명에 따른 박막 트랜지스터의 단면도이다. 이하, 도 4을 참조하여 박막 트랜지스터의 구조가 상세히 설명된다. 이하 설명에서 중복된 설명을 피하기 위해 도 1를 참조한 설명과 중복된 것은 생략될 것이다. 도 4에 도시된 박막 트랜지스터는 본 발명의 특징에 따라 갈륨아연계 산화물(GaZnO) 층의 한 표면은 산화물 반도체층과 접촉하고, 타의 표면은 구리(Cu) 금속과 접촉한다.
투명한 기판(110) 위에 게이트 전극(gate electrode) (124)이 형성된다. 게이트 전극(124)은 제1 게이트 부전극(124a)와 제2 게이트 부전극(124b)을 포함할 수 있다. 게이트 전극(124)은 도 1를 참조하여 전술된 재료들과 두께로 형성될 수 있다.
게이트 전극(124) 위에 게이트 절연막(gate insulating layer)(140)이 형성된다. 본 발명에 따라 게이트 절연막(140)은 게이트 전극(124)과 접촉한 제1 게이트 절연막(140a), 및 선형 반도체막(154), 제1 부소스 부전극(165s) 및 제1 드레인 부전극(165d)과 접촉한 제2 게이트 부절연막(140b)을 포함할 수 있다. 게이트 절연막(140)은 도 1를 참조하여 전술된 재료들과 두께로 형성될 수 있다. 제2 게이트 부절연막(140b)은 제2 게이트 부절연막(140b) 위에 선형 반도체막(154)과 실질적으로 동일한 크기일 수 있다.
제2 게이트 부절연막(140b) 위에 선형 반도체막(154)가 형성된다. 선형 반도체막(154)은 게이트 전극(124)과 중첩한다. 선형 반도체막(154)는 도 1를 참조하여 전술된 재료와 두께로 형성될 수 있다. 선형 반도체막(154)의 폭은 게이트 전극(124)의 폭 보다 작을 수 있다.
선형 반도체막(154) 위에 에치백막(etch-back layer)(157)이 형성된다. 에치백막(etch-back layer)(157)은 도 5i를 참조하여 후술되는 채널부 에칭(channel part etching) 공정에서 선형 반도체막(154)을 보호하는 작용을 한다. 에치백막(etch-back layer)(157)의 폭은 선형 반도체막(154)의 폭보다 작을 수 있다. 에치백막(etch-back layer)(157)은 도 1를 참조하여 전술된 제1 게이트 절연막(140a) 또는 제2 게이트 부절연막(140b)의 재료들로 형성될 수 있고, 보다 바람직하게는 산화규소(SiOx)로 형성될 수 있다. 에치백막(157)의 두께는 약 100Å 내지 약 2,000Å 범위 내의 한 값일 수 있다.
에치백막(157) 또는 제1 게이트 부절연막(140a) 위에 서로 이격되어 소스 전극(173) 및 드레인 전극(175)이 형성된다. 소스 전극(173)은 제1 소스 부전극(165s), 제2 소스 부전극(177s) 및 제3 소스 부전극(174s)를 포함할 수 있고, 드레인 전극(175)은 제1 드레인 부전극(165d), 제2 드레인 부전극(177d) 및 제3 드레인 부전극(174d)를 포함할 수 있다. 소스 전극(173) 및 드레인 전극(175)은 도 1를 참조하여 전술된 상세한 설명과 동일하다. 본 발명에 따라 제1 소스 부전극(165s)과 제1 드레인 부전극(165d)은 제1 게이트 부절연막(140a)과 에치백막(etch-back layer)(157)과 접촉할 수 있다. 본 발명에 따라 제3 소스 부전극(174s)과 제3 드레인 부전극(174d)은 생략될 수 있다.
제3 소스 부전극(174s)과 제3 드레인 부전극(174d), 제1 게이트 절연막(140a) 또는 에치백막(etch-back layer)(157) 위에 보호막(180)이 형성된다. 보호막(180)은 제3 소스 부전극(174s), 제3 드레인 부전극(174d), 제1 게이트 부절연막(140a) 또는 에치백막(etch-back layer)(157)과 접촉한 제1 부보호막(181)와 제1 부보호막(181) 위에 형성된 제2 부보호막(183)를 포함할 수 있다. 보호막(180)의 재료와 두께는 도 1를 참조하여 전술된 상세한 설명과 동일하다. 본 발명에 따라, 제1 부보호막(181)은 생략될 수 있다. 본 발명에 따라 에치백막(etch-back layer)(157)이 형성되어 있기 때문에 제3 소스 부전극(174s), 제3 드레인 부전극(174d) 및 제1 부보호막(181)이 생략되면, 제2 부보호막(183)을 갖는 보호막(180)은 제2 소스 부전극(177s), 제2 드레인 부전극(177d), 제1 게이트 부절연막(140a) 또는 에치백막(etch-back layer)(157)과 접촉할 수 있다.
이와 같은 구조를 갖는 박막트랜지스터는 장시간 동작후에도 우수한 특성을 갖는다.
이하, 도 4에 도시된 박막 트랜지스터의 제조 방법들이 도 5a 내지 도 5h를 참조하여 상세히 설명된다. 이하, 설명의 중복을 피하기 위해 도 1 내지 도 4를 참조하여 전술된 박막 트랜지스터의 재료 또는 구조 등의 설명들이 생략된다. 도 5a 내지 도 5h은 본 발명에 따른 도 4에 도시된 박막 트랜지스터의 제조 방법을 도시한 단면도들이다.
도 5a를 참조 하면, 기판(110) 위에 제1 게이트 부전극(124a)과 제2 게이트 부전극(124b)을 포함한 게이트 전극(124)이 형성된다. 게이트 전극(124)의 재료, 두께 및 패턴을 형성하는 방법들은 도 2a를 참조하여 전술된 설명과 동일하다.
도 5b를 참조 하면, 게이트 전극(124) 위에 제1 게이트 부절연막(140a)이 형성되고, 제1 게이트 부절연막(140a) 위에 제2 게이트 절연물(140bm)이 형성되고, 제2 게이트 절연물(140bm) 위에 제1 산화물층(154m)이 형성되고, 제1 산화물층(154m) 위에 에치백재료(157m)가 형성된다. 본 발명에 따라 제1 게이트 절연막(140a), 제2 게이트 절연물(140bm), 제1 산화물층(154m), 및 에치백재료(157m)는 각각 도 1을 참조하여 전술된 제1 게이트 부절연막(140a), 제2 게이트 부절연막(140b), 선형 반도체막(154), 및 제2 게이트 부절연막(140b)의 재료들로 형성될 수 있다. 본 발명에 따라 제1 게이트 부절연막(140a)는 질화규소(SiNx)로 형성되고, 제2 게이트 절연물(140bm)은 산화규소(SiOx)로 형성되고, 제1 산화물층(154m)은 인듐갈륨아연계 산화물(InGaZnO)로 형성되고, 에치백재료(157m)는 산화규소(SiOx)로 형성될 수 있다. 질화규소(SiNx), 산화규소(SiOx), 및 인듐갈륨아연계 산화물(InGaZnO)는 도 2b를 참조하여 전술된 방법으로 형성될 수 있다.
도 5c를 참조 하면, 에치백재료(157m) 위에 형성된 감광막 패턴(photo resist pattern)(52)을 마스크로 사용하여 에치백재료(157m)는 식각공정에 의해 패턴되고, 그것에 의해 에치백막(etch back layer)(157)를 형성한다. 에치백재료(157m)는 건식식각(dry etch)에 의해 식각될 수 있다. 에치백막(etch back layer)(157)은 선형 반도체막(154)과 중첩한다.
도 5d를 참조 하면, 감광막 패턴(photo resist pattern)(52)과 에치백막(etch back layer)(157)을 마스크로 사용하여 제1 산화물층(154m)은 식각되고, 그결과 선형 반도체막(154)이 형성된다. 제1 산화물층(154m)은 도 2a를 참조하여 설명한 제1 식각액(etchant)에서 산화보조제를 제외한 식각액에 의해 식각될 수 있다. 선형 반도체막(154)은 게이트 전극(124)과 중첩한다.
도 5e를 참조 하면, 감광막 패턴(photo resist pattern)(52)은 주지된애싱(ashing) 공정에 의해 미리 결정된 두께만큼 제거된다. 애싱(ashing) 공정에 의해 감광막 패턴(photo resist pattern)(52)의 폭은 에치백막(etch back layer)(157)의 폭보다 약 0.2㎛내지 약 6㎛작게 형성될 수 있다.
도 5f를 참조 하면, 감광막 패턴(photo resist pattern)(52)을 마스크로하여 에치백막(etch back layer)(157)의 일부분과 제2 게이트 절연물(140bm)의 일부분이 동시에 식각된다. 식각 공정은 도 5c를 참조하여 전술된 방법으로 행해질 수 있다. 제2 게이트 절연물(140bm)은 식각되어, 게이트 전극(124)과 선형 반도체막(154)을 중첩하는 제2 게이트 부절연막(140b)을 형성한다. 에치백막(etch back layer)(157)의 폭은 선형 반도체막(154)의 폭보다 작을 수 있다.
도 5g를 참조 하면, 에치백막(etch backlayer)(157) 위에 남아있는 감광막 패턴(photo resist pattern)(52)이 제거된다.
도 5h를 참조 하면, 제1 게이트 부절연막(140a), 선형 반도체막(154), 또는 에치백막(etch back layer)(157) 위에 제2 산화물층(165m), 제1 금속층(177m), 및 제2 금속층(174m)이 형성된다. 제2 산화물층(165m) 위에 제1 금속층(177m)이 형성된다. 제1 금속층(177m) 위에 제2 금속층(174m)이 형성된다. 제2 산화물층(165m)은 갈륨아연계 산화물(GaZnO)을, 제1 금속층(177m)은 구리(Cu)를, 및 제2 금속층(174m)은 구리망간 합금(CuMn alloy)을 포함할 수 있다. 제2 산화물층(165m), 제1 금속층(177m), 및 제2 금속층(174m)을 형성하는 방법은 도 2b를 참조하여 전술된 방법과 동일하다. 본 발명에 따라, 제2 금속층(174m)은 형성되지 않을 수 있다.
도 5i를 참조 하여, 소스 전극(173) 및 드레인 전극(175)의 형성방법이 설명된다. 제2 산화물층(165m), 제1 금속층(177m), 및 제2 금속층(174m)은 소스 전극(173) 및 드레인 전극(175)의 형성과 관련된 감광막(photoresist film)을 마스크로 사용하여 도 2f를 참조하여 전술된 채널부 에칭(channel part etching)의 식각액에 의해 식각되고, 그 결과 소스 전극(173) 및 드레인 전극(175)이 형성된다. 소스 전극(173)은 제1 소스 부전극(165s), 제2 소스 부전극(177s) 및 제3 소스 부전극(174s)를 포함하고, 드레인 전극(175)은 제1 드레인 부전극(165d), 제2 드레인 부전극(177d) 및 제3 드레인 부전극(174d)를 포함한 드레인 전극(175)을 포함한다. 제2 산화물층(165m)은 제1 소스 부전극(165s)과 제1 드레인 부전극(165d)을 형성하고, 제1 금속층(177m)은 제2 소스 부전극(177s) 및 제2 드레인 부전극(177d)을 형성하고, 및 제2 금속층(174m)은 제3 소스 부전극(174s) 및 제3 드레인 부전극(174d)를 형성한다.
이후, 소스 전극(173)과 드레인 전극(175) 위에 보호막(180)이 형성되어, 도 4에서 도시한 바와 같은 박막트랜지스터가 형성된다. 보호막(180)은 제1 부보호막(181)과 제2 부보호막(183)을 포함할 수 있다. 보호막(180)의 재료와 두께는 도 1를 참조하여 전술된 상세한 설명과 동일하다. 본 발명에 따라 제1 부보호막(181)은 생략되고 제2 부보호막(183)이 소스 전극(173)과 드레인 전극(175) 위에 형성될 수 있다.
전술된 방법들에 의해 제조된 박막트랜지스터는 선형 반도체막(154)을 구성하는 물질들이 산화되어 석출되는 것을 방지할 수 있기 때문에, 박막트랜지스터의 신뢰성은 크게 향상될 수 있다.
이하, 박막트랜지스터의 표시판(100)이 상세히 설명된다. 도 6는 본 발명에 따른 박막 트랜지스터의 표시판(100)의 배치도이다. 도 7a 내지 도 7b는 도 6의 박막 트랜지스터의 표시판(100)을 7-7’선을 따라 잘라 도시한 단면도들이다. 도 1 내지 도 2g 및 도 4 내지 도 5i를 참조하여 전술된 박막 트랜지스터 및 이의 제조 방법들이 박막트랜지스터의 표시판을 제조하는데 적용될 수 있다. 따라서, 이하 박막트랜지스터의 표시판 및 이의 제조방법을 설명하는데 있어서 전술된 설명과 중복된 것은 생략된다.
도 6와 도 7a를 참조하여, 본 발명에 따른 박막트랜지스터의 표시판(100)이 상세히 설명된다. 유리 또는 플라스틱 재질의 기판(110) 위에 복수의 게이트선(gate line)(121), 복수의 게이트 전극(124) 및 복수의 유지 전극선(125)을 형성하는 게이트층 도전체가 형성된다. 본 발명에 따라 게이트층 도전체는 게이트 전극(124)의 제1 게이트 부전극(124a)을 형성하는 제1 게이트층(미도시)과 게이트 전극(124)의 제2 게이트 부전극(124b)을 형성하는 제2 게이트층(미도시)을 포함할 수 있다. 제1 게이트 부전극(124a)과 제2 게이트 부전극(124b)은 도 1 및 도 2a를 참조하여 전술된 바와 같이 형성될 수 있다. 기판(110)의 두께는 약 0.2mm 내지 약 0.7mm이다. 복수의 게이트선(121)은 가로 방향으로 신장하고 있으며 게이트 신호를 전달한다. 복수의 게이트선(121)의 각각은 게이트선(121)으로부터 돌출한 복수의 게이트 전극(124)을 포함한다. 유지 전극선(125)은 공통 전압(Vcom), 예를 들면 직류(direct current) 또는 2가지 이상의 크기를 갖는 미리 결정된 스윙 전압들을 전달한다. 본 발명에 따라 게이트선(gate line)(121) 및 유지 전극선(125)은 게이트 전극(124)과 함께 형성될 수 있다.
게이트층 도전체 위에 게이트 절연막(gate insulating layer)(140)이 형성된다. 게이트 절연막(140)은 제1 게이트 부절연막(140a)과 제2 부이트 부절연막(140b)을 포함한다. 게이트 절연막(140)은 도 1 및 도 2b을 참조하여 전술된 바와 같이 형성될 수 있다.
게이트 절연막(140) 위에 선형 반도체막(154)이 형성되고, 선형 반도체막(154) 위에 데이터선(171), 소스 전극(173) 및 드레인 전극(175)이 형성된다. 데이터선(171)은 제1 부데이터선(165t), 제2 부데이터선(177t) 및 제3 부데이터선(174t)를 포함하고, 소스 전극(173)은 제1 소스 부전극(165s), 제2 소스 부전극(177s) 및 제3 소스 부전극(174s)를 포함하고, 드레인 전극(175)은 제1 드레인 부전극(165d), 제2 드레인 부전극(177d) 및 제3 드레인 부전극(174d)를 포함할 수 있다. 선형 반도체막(154), 소스 전극(173) 및 드레인 전극(175)은 도 1 및 도 2b 내지 도 2g를 참조하여 전술된 방법들로 형성될 수 있다. 데이터선(171)에 포함된 제1 데이터선(165t)은 도 2b를 참조하여 전술된 제2 산화물층(165m)을 포함하고, 제2 데이터선(177t)은 제1 금속층(177m)을 포함하고, 및 제3 부데이터선(174t)은 제2 금속층(174m)을 포함한다. 제1 부데이터선(165t), 제2 부데이터선(177t) 및 제3 부데이터선(174t)은 도 2b 내지 도 2g를 참조하여 전술된 소스 전극(173) 및 드레인 전극(175)을 형성하는 방법에 의해 형성될 수 있다. 본 발명에 따라, 제1 부데이터선(165t), 제1 소스 부전극(165s) 및 제1 드레인 부전극(165d)은 동일한 재료로 형성될 수 있고, 제2 데이터선(177t), 제2 소스 부전극(177s) 및 제2 드레인 부전극(177d)은 동일한 재료로 형성될 수 있고, 제3 부데이터선(174t), 제3 소스 부전극(174s)과 제3 드레인 부전극(174d)은 동일한 재료로 형성될 수 있다.
갈륨아연계 산화물(GaZnO)을 포함한 제1 소스 부전극(165s) 및 제1 드레인 부전극(165d)은 선형 반도체막(154)과 제2 소스 부전극(177s) 및 제2 드레인 부전극(177d) 사이의 접촉 저항을 낮추는 오믹 콘택층의 역할을 할 수 있다. 갈륨아연계 산화물(GaZnO)을 포함한 제1 소스 부전극(165s) 및 제1 드레인 부전극(165d)은 제2 소스 부전극(177s) 또는 제2 드레인 부전극(177d)에 포함된 금속이 산화하는 것을 또는 선형 반도체막(154)에 포함된 이온, 예를 들면 인듐 이온(In)이 환원되어 석출되는 것을 억제할 수 있다. 제3 부데이터선(174t), 제3 소스 부전극(174s)과 제3 드레인 부전극(174d)은 제2 부데이터선(177t), 제2 소스 부전극(177s)과 제2 드레인 부전극(177d)을 형성하는 물질이 리프팅(lifting) 또는 부식하는 것을 방지할 수 있다. 제3 부데이터선(174t), 제3 소스 부전극(174s)과 제3 드레인 부전극(174d)을 형성하는 물질은 박막트랜지스터의 표시판을 제조하는 과정에서 감광막(photo resist)과 양호한 접착력을 가질 수 있다. 제1 부데이터선(165t)은 선형 반도체막(154)을 형성하는 물질과 접촉할 수 있다.
게이트 절연막(140), 제3 소스 부전극(174s)과 제3 드레인 부전극(174d) 또는 선형 반도체막(154) 위에 보호막(180)이 배치된다(disposed). 보호막(180)은 제1 부보호막(181)와 제2 부보호막(183)를 포함할 수 있다. 보호막(180)은 도 1을 참조하여 전술된 재료들로 형성될 수 있다. 보호막(180)에는 드레인 전극(175)들의 일단을 드러내는 복수의 접촉 구멍(contact hole)(185)이 형성되어 있다.
보호막(180) 위에 복수의 화소 전극(pixel electrode)(191)이 형성된다. 화소 전극(191)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 전기적으로 연결되어 있고, 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 화소 전극(191)은 공통 전압(common voltage)을 인가 받는 공통 전극(common electrode)(미도시)과 함께 전기장을 생성함으로써 두 전극 사이에 형성된 액정층(미도시)의 액정 분자들의 방향들을 결정한다. 화소 전극(191)과 공통 전극 사이에 형성된 액정층은 액정 축전기(liquid crystal capacitor)을 형성하여, 박막 트랜지스터가 턴 오프(turn-off)된 후에도 데이터 전압을 유지한다. 화소 전극(191)은 유지 전극선(125)과 중첩하여 유지 축전기(storage capacitor)를 이룰 수 있고, 이를 통해 액정 축전기의 전압 유지 능력을 강화할 수 있다. 화소 전극(191)은 ITO 또는 IZO와 같은 투명 도전체로 형성될 수 있다. 이와 같이 제조된 박막트랜지스터의 표시판은 장시간 동작후에도 좋은 특성을 유지한다.
이하, 도 6와 도 7b를 참조하여, 본 발명에 따른 박막트랜지스터의 표시판(100)이 상세히 설명된다. 도 6 및 도 7a를 참조하여 전술된 바와 같이 기판(110) 위에 복수의 게이트선(gate line)(121), 복수의 게이트 전극(124) 및 복수의 유지 전극선(125)을 형성하는 게이트층 도전체가 형성된다. 본 발명에 따라 게이트층 도전체는 도 7a를 참조하여 전술된 제1 게이트층과 제2 게이트층을 포함할 수 있다.
게이트 전극(124) 위에 제1 게이트 부절연막(140a)이 형성된다. 제1 게이트 부절연막(140a) 위에 게이트 전극(124)과 중첩하여 제2 게이트 부절연막(140b)이 형성된다. 제2 게이트 부절연막(140b) 위에 선형 반도체막(154)이 형성되고, 선형 반도체막(154) 위에 에치백막(etch back layer)(157)이 형성된다. 제1 게이트 부절연막(140a), 제2 게이트 부절연막(140b), 선형 반도체막(154), 및 에치백막(etch back layer)(157)은 도 4 및 도 5b 내지 도 5g를 참조하여 전술된 방법으로 형성될 수 있다.
제1 게이트 부절연막(140a), 선형 반도체막(154), 또는 에치백막(etch back layer)(157) 위에 데이터선(171), 소스 전극(173) 및 드레인 전극(175)이 형성된다. 데이터선(171)은 제1 부데이터선(165t), 제2 부데이터선(177t) 및 제3 부데이터선(174t)를 포함하고, 소스 전극(173)은 제1 소스 부전극(165s), 제2 소스 부전극(177s) 및 제3 소스 부전극(174s)를 포함하고, 드레인 전극(175)은 제1 드레인 부전극(165d), 제2 드레인 부전극(177d) 및 제3 드레인 부전극(174d)를 포함한다.
소스 전극(173) 및 드레인 전극(175)은 도 4 및 도 5h 내지 도 5i를 참조하여 전술된 방법들로 형성될 수 있다. 데이터선(171)에 포함된 제1 부데이터선(165t)은 도 2b를 참조하여 전술된 제2 산화물층(165m)을 포함하고, 제2 부데이터선(177t)은 제1 금속층(177m)을 포함하고, 및 제3 부데이터선(174t)은 제2 금속층(174m)을 포함한다. 제1 부데이터선(165t), 제2 부데이터선(177t) 및 제3 부데이터선(174t)은 도 4 및 도 5h 내지 도 5i를 참조하여 전술된 소스 전극(173) 및 드레인 전극(175)을 형성하는 방법에 의해 형성될 수 있다. 제1 부데이터선(165t)은 제1 게이트 부절연막(140a)과 접촉할 수있다. 제1 소스 부전극(165s), 제1 드레인 부전극(165d), 제3 데이터선(174t), 제3 소스 부전극(174s)과 제3 드레인 부전극(174d)은 도 6 및 도 7a를 참조하여 전술된 효과를 가질 수 있다.
게이트 절연막(140), 제3 소스 부전극(174s)과 제3 드레인 부전극(174d) 또는 에치백막(157) 위에 보호막(180)이 형성된다. 본 발명에 따라 보호막(180)은 제1 부보호막(181)와 제2 부보호막(183)를 포함할 수 있다. 보호막(180)은 도 1을 참조하여 전술된 재료들로 형성될 수 있다. 보호막(180)에는 드레인 전극(175)들의 일단을 드러내는 복수의 접촉 구멍(contact hole)(185)들이 형성된다.
보호막(180) 위에 복수의 화소 전극(pixel electrode)(191)이 형성된다. 화소 전극(191)은 도 6 및 도 7a를 참조하여 전술된 바와 같다. 이와 같이 제조된 박막트랜지스터의 표시판은 장시간 동작후에도 좋은 신뢰성을 가질 수 있다.
본 발명에 의하면, 갈륨아연계 산화물(GaZnO)은 구리의 확산을 방지하기 때문에 박막 트랜지스터 및 박막 트랜지스터 표시판은 좋은 신뢰성을 갖는다.
100: 박막트랜지스터 표시판
110: 기판 121: 게이트선
125: 유지 전극선 140: 게이트 절연막
154: 선형 반도체 157: 에치백막
171: 데이터선 173: 소스 전극
175: 드레인 전극 180: 보호막
185: 접촉 구멍 191: 화소전극

Claims (48)

  1. 게이트 전극 및 게이트 절연막;
    상기 게이트 절연막 위에 형성된 산화물 반도체; 및
    상기 산화물 반도체 위에 서로 이격하여 형성된 드레인 전극 및 소스 전극을 포함하고,
    상기 드레인 전극은 상기 산화물 반도체 위에 형성된 제1 드레인 부전극과 상기 제1 드레인 부전극 위에 형성된 제2 드레인 부전극을 포함하고,
    상기 소스 전극은 상기 산화물 반도체 위에 형성된 제1 소스 부전극과 상기 제1 소스 부전극 위에 형성된 형성된 제2 소스 부전극을 포함하며,
    상기 제1 드레인 부전극과 상기 제1 소스 부전극은 갈륨아연계 산화물(GaZnO)로 형성되고, 상기 제2 드레인 부전극과 상기 제2 소스 부전극은 금속을 포함함을 특징으로 하는 박막 트랜지스터.
  2. 제1 항에서,
    상기 제1 소스 부전극 또는 상기 제1 드레인 부전극은 실질적으로 투명한 것을 특징으로 하는 박막 트랜지스터.
  3. 제2 항에서,
    상기 갈륨아연계 산화물(GaZnO)에 포함된 갈륨(Ga) 대 아연(Zn)의 함량비는 약 2원자%(atomic %) 내지 20 원자%(atomic %) 대 약 80원자%(atomic %) 내지 98 원자%(atomic %)인 것을 특징으로 하는 박막 트랜지스터.
  4. 제3 항에서,
    상기 드레인 전극에 포함되고, 상기 제2 드레인 부전극 위에 형성된 제 3 드레인 부전극; 및
    상기 소스 전극에 포함되고, 상기 제2 소스 부전극 위에 형성된 제3 소스 부전극을 더 포함하고, 및
    상기 제3 드레인 부전극과 상기 제3 소스 부전극은 구리망간 질화물(CuMnN)을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  5. 제4 항에서,
    상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 두께는 약 50Å 내지 약1,000Å 범위 내의 한 값인 것을 특징으로 하는 박막 트랜지스터.
  6. 제5 항에서,
    상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 캐리어 농도는 상기 산화물 반도체의 캐리어 농도보다 큰 것을 특징으로 하는 박막 트랜지스터.
  7. 제6 항에서,
    상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 캐리어 농도는 약 1017/cm3 내지 약 1021/cm3 범위 내의 한 값인 것을 특징으로 하는 박막 트랜지스터.
  8. 제4 항에서,
    상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 캐리어 농도는 상기 산화물 반도체의 캐리어 농도보다 큰 것을 특징으로 하는 박막 트랜지스터.
  9. 제8 항에서,
    상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 캐리어 농도는 약 1017/cm3 내지 약 1021/cm3 범위 내의 한 값인 것을 특징으로 하는 박막 트랜지스터.
  10. 제3 항에서,
    상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 두께는 약 50Å 내지 약1,000Å 범위 내의 한 값인 것을 특징으로 하는 박막 트랜지스터.
  11. 제10 항에서,
    상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 캐리어 농도는 상기 산화물 반도체의 캐리어 농도보다 큰 것을 특징으로 하는 박막 트랜지스터.
  12. 제11 항에서,
    상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 캐리어 농도는 약 1017/cm3 내지 약 1021/cm3 범위 내의 한 값인 것을 특징으로 하는 박막 트랜지스터.
  13. 제3 항에서,
    상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 캐리어 농도는 상기 산화물 반도체의 캐리어 농도보다 큰 것을 특징으로 하는 박막 트랜지스터.
  14. 제13 항에서,
    상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 캐리어 농도는 약 1017/cm3 내지 약 1021/cm3 범위 내의 한 값인 것을 특징으로 하는 박막 트랜지스터.
  15. 제2 항에서,
    상기 드레인 전극에 포함되고, 상기 제2 드레인 부전극 위에 형성된 제 3 드레인 부전극; 및
    상기 소스 전극에 포함되고, 상기 제2 소스 부전극 위에 형성된 제3 소스 부전극을 더 포함하고, 및
    상기 제3 드레인 부전극과 상기 제3 소스 부전극은 구리망간 질화물(CuMnN)을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  16. 제15 항에서,
    상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 두께는 약 50Å 내지 약1,000Å 범위 내의 한 값인 것을 특징으로 하는 박막 트랜지스터.
  17. 제16 항에서,
    상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 캐리어 농도는 상기 산화물 반도체의 캐리어 농도보다 큰 것을 특징으로 하는 박막 트랜지스터.
  18. 제17 항에서,
    상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 캐리어 농도는 약 1017/cm3 내지 약 1021/cm3 범위 내의 한 값인 것을 특징으로 하는 박막 트랜지스터.
  19. 제15 항에서,
    상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 캐리어 농도는 상기 산화물 반도체의 캐리어 농도보다 큰 것을 특징으로 하는 박막 트랜지스터.
  20. 제19 항에서,
    상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 캐리어 농도는 약 1017/cm3 내지 약 1021/cm3 범위 내의 한 값인 것을 특징으로 하는 박막 트랜지스터.
  21. 제2 항에서,
    상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 두께는 약 50Å 내지 약1,000Å 범위 내의 한 값인 것을 특징으로 하는 박막 트랜지스터.
  22. 제21 항에서,
    상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 캐리어 농도는 상기 산화물 반도체의 캐리어 농도보다 큰 것을 특징으로 하는 박막 트랜지스터.
  23. 제22 항에서,
    상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 캐리어 농도는 약 1017/cm3 내지 약 1021/cm3 범위 내의 한 값인 것을 특징으로 하는 박막 트랜지스터.
  24. 제2 항에서,
    상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 캐리어 농도는 상기 산화물 반도체의 캐리어 농도보다 큰 것을 특징으로 하는 박막 트랜지스터.
  25. 제24 항에서,
    상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 캐리어 농도는 약 1017/cm3 내지 약 1021/cm3 범위 내의 한 값인 것을 특징으로 하는 박막 트랜지스터.
  26. 제1 항에서,
    상기 갈륨아연계 산화물(GaZnO)에 포함된 갈륨(Ga) 대 아연(Zn)의 함량비는 약 2원자%(atomic %) 내지 20 원자%(atomic %) 대 약 80원자%(atomic %) 내지 98 원자%(atomic %)인 것을 특징으로 하는 박막 트랜지스터.
  27. 제26 항에서,
    상기 드레인 전극에 포함되고, 상기 제2 드레인 부전극 위에 형성된 제 3 드레인 부전극; 및
    상기 소스 전극에 포함되고, 상기 제2 소스 부전극 위에 형성된 제3 소스 부전극을 더 포함하고, 및
    상기 제3 드레인 부전극과 상기 제3 소스 부전극은 구리망간 질화물(CuMnN)을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  28. 제27 항에서,
    상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 두께는 약 50Å 내지 약1,000Å 범위 내의 한 값인 것을 특징으로 하는 박막 트랜지스터.
  29. 제28 항에서,
    상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 캐리어 농도는 상기 산화물 반도체의 캐리어 농도보다 큰 것을 특징으로 하는 박막 트랜지스터.
  30. 제29 항에서,
    상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 캐리어 농도는 약 1017/cm3 내지 약 1021/cm3 범위 내의 한 값인 것을 특징으로 하는 박막 트랜지스터.
  31. 제27 항에서,
    상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 캐리어 농도는 상기 산화물 반도체의 캐리어 농도보다 큰 것을 특징으로 하는 박막 트랜지스터.
  32. 제31 항에서,
    상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 캐리어 농도는 약 1017/cm3 내지 약 1021/cm3 범위 내의 한 값인 것을 특징으로 하는 박막 트랜지스터.
  33. 제26 항에서,
    상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 두께는 약 50Å 내지 약1,000Å 범위 내의 한 값인 것을 특징으로 하는 박막 트랜지스터.
  34. 제33 항에서,
    상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 캐리어 농도는 상기 산화물 반도체의 캐리어 농도보다 큰 것을 특징으로 하는 박막 트랜지스터.
  35. 제34 항에서,
    상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 캐리어 농도는 약 1017/cm3 내지 약 1021/cm3 범위 내의 한 값인 것을 특징으로 하는 박막 트랜지스터.
  36. 제26 항에서,
    상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 캐리어 농도는 상기 산화물 반도체의 캐리어 농도보다 큰 것을 특징으로 하는 박막 트랜지스터.
  37. 제36 항에서,
    상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 캐리어 농도는 약 1017/cm3 내지 약 1021/cm3 범위 내의 한 값인 것을 특징으로 하는 박막 트랜지스터.
  38. 제1 항에서,
    상기 드레인 전극에 포함되고, 상기 제2 드레인 부전극 위에 형성된 제 3 드레인 부전극; 및
    상기 소스 전극에 포함되고, 상기 제2 소스 부전극 위에 형성된 제3 소스 부전극을 더 포함하고, 및
    상기 제3 드레인 부전극과 상기 제3 소스 부전극은 구리망간 질화물(CuMnN)을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  39. 제38 항에서,
    상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 두께는 약 50Å 내지 약1,000Å 범위 내의 한 값인 것을 특징으로 하는 박막 트랜지스터.
  40. 제39 항에서,
    상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 캐리어 농도는 상기 산화물 반도체의 캐리어 농도보다 큰 것을 특징으로 하는 박막 트랜지스터.
  41. 제40 항에서,
    상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 캐리어 농도는 약 1017/cm3 내지 약 1021/cm3 범위 내의 한 값인 것을 특징으로 하는 박막 트랜지스터.
  42. 제38 항에서,
    상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 캐리어 농도는 상기 산화물 반도체의 캐리어 농도보다 큰 것을 특징으로 하는 박막 트랜지스터.
  43. 제42 항에서,
    상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 캐리어 농도는 약 1017/cm3 내지 약 1021/cm3 범위 내의 한 값인 것을 특징으로 하는 박막 트랜지스터.
  44. 제1 항에서,
    상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 두께는 약 50Å 내지 약1,000Å 범위 내의 한 값인 것을 특징으로 하는 박막 트랜지스터.
  45. 제44 항에서,
    상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 캐리어 농도는 상기 산화물 반도체의 캐리어 농도보다 큰 것을 특징으로 하는 박막 트랜지스터.
  46. 제45 항에서,
    상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 캐리어 농도는 약 1017/cm3 내지 약 1021/cm3 범위 내의 한 값인 것을 특징으로 하는 박막 트랜지스터.
  47. 제1 항에서,
    상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 캐리어 농도는 상기 산화물 반도체의 캐리어 농도보다 큰 것을 특징으로 하는 박막 트랜지스터.
  48. 제47 항에서,
    상기 제1 소스 부전극 또는 상기 제1 드레인 부전극의 캐리어 농도는 약 1017/cm3 내지 약 1021/cm3 범위 내의 한 값인 것을 특징으로 하는 박막 트랜지스터.
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