KR102304103B1 - 박막 트랜지스터 표시판, 액정 표시 장치 및 그 제조 방법 - Google Patents

박막 트랜지스터 표시판, 액정 표시 장치 및 그 제조 방법 Download PDF

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Abstract

본 발명의 일실시예에 따른 박막 트랜지스터 표시판은 제1 기판 위에 위치하고, 게이트 전극을 포함하는 게이트선, 상기 제1 기판 위에 위치하는 산화물 반도체로 형성된 반도체층, 상기 제1 기판 위에 위치하고, 상기 게이트선과 교차하는 데이터선, 상기 데이터선에 연결되어 있는 소스 전극 및 상기 소스 전극과 마주보는 드레인 전극을 포함하는 데이터 배선층, 상기 데이터 배선층 위에 위치하는 캐핑층, 상기 캐핑층 위에 위치하는 경사막 및 상기 경사막 위에 위치하는 보호막을 포함하고, 상기 경사막은 실세스퀴옥산(silsesquioxane)계 공중합체를 포함한다.

Description

박막 트랜지스터 표시판, 액정 표시 장치 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL, LIQUID CRYSTAL DISPLAY AND MANUFACTURING METHOD THEREOF}
본 발명은 박막 트랜지스터 표시판, 액정 표시 장치 및 그 제조 방법 에 관한 것이다.
일반적으로 액정 표시 장치나 유기 발광 표시 장치 등의 평판 표시 장치는 복수 쌍의 전기장 생성 전극과 그 사이에 들어 있는 전기광학(electro-optical) 활성층을 포함한다. 액정 표시 장치의 경우 전기 광학 활성층으로 액정층을 포함하고, 유기 발광 표시 장치의 경우 전기 광학 활성층으로 유기 발광층을 포함한다.
한 쌍을 이루는 전기장 생성 전극 중 하나는 통상 스위칭 소자에 연결되어 전기 신호를 인가 받고, 전기 광학 활성층은 이 전기 신호를 광학 신호를 변환함으로써 영상이 표시된다.
평판 표시 장치에서는 스위칭 소자로서 삼단자 소자인 박막 트랜지스터(thin film transistor, TFT)를 사용하며, 이 박막 트랜지스터를 제어하기 위한 주사 신호를 전달하는 게이트선(gate line)과 화소 전극에 인가될 신호를 전달하는 데이터선(data line) 등의 신호선이 평판 표시 장치에 구비된다.
한편, 표시 장치의 면적이 커짐에 따라, 고속 구동을 실현하기 위해 산화물 반도체 기술이 연구되고 있고, 신호선의 저항을 감소시키기 방법이 연구되고 있다. 특히, 신호선의 저항을 감소시키기 위해 데이터 배선층을 구리, 구리 합금, 몰리브덴 또는 몰리브덴 합금 등으로 형성할 수 있는데, 금속으로 형성된 데이터 배선층과 공정 상 다른 막들과의 반응 등으로 인해 박막 트랜지스터 특성이 떨어지는 문제가 있다. 가령, 데이터 배선층 형성 이후에 산화 규소를 포함하는 보호막을 형성할 때 데이터 배선층 물질의 산화로 인해 전하 이동도가 떨어질 수 있다.
본 발명이 해결하고자 하는 과제는 박막 트랜지스터의 특성이 향상되고 공정 중에 제품 불량을 최소화하는 박막 트랜지스터 표시판, 액정 표시 장치 및 그 제조 방법을 제공하는 것이다.
이러한 과제를 해결하기 위하여 본 발명의 일실시예에 따른 박막 트랜지스터 표시판은 제1 기판 위에 위치하고, 게이트 전극을 포함하는 게이트선, 상기 제1 기판 위에 위치하는 산화물 반도체로 형성된 반도체층, 상기 제1 기판 위에 위치하고, 상기 게이트선과 교차하는 데이터선, 상기 데이터선에 연결되어 있는 소스 전극 및 상기 소스 전극과 마주보는 드레인 전극을 포함하는 데이터 배선층, 상기 데이터 배선층 위에 위치하는 캐핑층, 상기 캐핑층 위에 위치하는 경사막 및 상기 경사막 위에 위치하는 보호막을 포함하고, 상기 경사막은 실세스퀴옥산(silsesquioxane)계 공중합체를 포함한다.
상기 캐핑층의 가장자리는 상기 데이터 배선층의 가장자리 대비하여 외측으로 돌출된 돌출부를 포함할 수 있다.
상기 경사막은 상기 돌출부를 덮으며 상기 돌출부 밑의 공간을 채울 수 있다.
상기 캐핑층은 인듐-아연 산화물(IZO), 갈륨-아연 산화물(GZO) 및, 알루미늄-아연 산화물(AZO) 중에 하나를 포함할 수 있다.
상기 보호막은 산화 규소(SiOx)로 이루어진 막과 질화 규소(SiNx)로 이루어진 막의 이중막으로 형성되어 있을 수 있다.
상기 캐핑층의 두께는 2000Å이상일 수 있으며, 상기 보호막은 질화 규소(SiNx)로 이루어진 단일막으로 형성되어 있을 수 있다.
상기 데이터 배선층은 구리 또는 구리 합금으로 이루어질 수 있으며, 상기 데이터 배선층의 하부에 배리어층을 더 포함할 수 있다.
상기 배리어층은 인듐-아연 산화물(IZO), 갈륨-아연 산화물(GZO) 및, 알루미늄-아연 산화물(AZO) 중에 하나를 포함할 수 있다.
상기 실세스퀴옥산(silsesquioxane)계 공중합체의 함량을 15wt%이상으로 할 수 있다.
상기 실세스퀴옥산(silsesquioxane)계 공중합체의 함량을 15wt%이상으로 할 수 있다.
상기 캐핑층의 가장자리는 상기 데이터 배선층의 가장자리에 대비하여 외측으로 돌출된 돌출부를 포함할 수 있다.
이러한 과제를 해결하기 위하여 본 발명의 일실시예에 따른 박막 트랜지스터 표시판은 제1 기판 위에 위치하고, 게이트 전극을 포함하는 게이트선, 상기 제1 기판 위에 위치하는 산화물 반도체로 형성된 반도체층, 상기 제1 기판 위에 위치하고 상기 게이트선과 교차하는 데이터선, 상기 데이터선에 연결되어 있는 소스 전극 및 상기 소스 전극과 마주보는 드레인 전극을 포함하는 데이터 배선층, 상기 데이터 배선층 위에 위치하는 캐핑층, 상기 캐핑층 상에 형성된 경사막, 상기 경사막 상에 형성된 보호막, 상기 제1 기판에 대응하는 제2 기판, 상기 제1 기판과 상기 제2 기판 사이에 위치하는 액정층 및 상기 제1 기판 및 상기 제2 기판 중 어느 하나의 내측에 형성되는 공통 전극을 포함하고, 상기 경사막은 실세스퀴옥산(silsesquioxane)계 공중합체를 포함한다.
상기 캐핑층의 가장자리는 상기 데이터 배선층의 가장자리에 대비하여 외측으로 돌출된 돌출부를 포함할 수 있다.
상기 실세스퀴옥산(silsesquioxane)계 공중합체의 함량을 15wt%이상으로 할 수 있다.
이러한 과제를 해결하기 위하여 본 발명의 일실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 제1 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계, 상기 게이트선을 덮는 게이트 절연막을 형성하는 단계, 상기 제1 기판 위에 반도체 물질층을 형성하는 단계, 상기 반도체 물질층 위에 데이터 배선 물질층을 형성하는 단계, 상기 데이터 배선 물질층 위에 캐핑 물질층을 형성하는 단계, 상기 캐핑 물질층 위에 제1 영역과 상기 제1 영역보다 두께가 두꺼운 제2 영역을 갖는 제1 감광막 패턴을 형성하는 단계, 상기 제1 감광막 패턴을 마스크로 하여 상기 캐핑 물질층, 상기 데이터 배선 물질층 및 상기 반도체 물질층을 식각하는 단계, 상기 제1 감광막 패턴을 에치백하여 제2 감광막 패턴을 형성하는 단계, 상기 제2 감광막 패턴을 마스크로 하여 상기 캐핑 물질층 및 상기 데이터 배선 물질층을 식각함으로써 캐핑층, 데이터 배선층을 형성하는 단계, 상기 제2 감광막 패턴을 제거하는 단계 및 상기 캐핑층 상에 용액 공정(Solution Process)을 통하여 경사막을 형성하는 단계를 포함하고, 상기 제2 감광막 패턴을 마스크로 하여 상기 캐핑 물질층 및 상기 데이터 배선 물질층을 식각하는 단계에서 상기 캐핑층의 가장자리는 상기 데이터 배선층의 가장자리에 대비하여 외측으로 돌출된 돌출부를 포함한다.
상기 경사막은 실세스퀴옥산(silsesquioxane)계 공중합체 고형분과 프로필렌 글리콜 모노에틸 에테르 아세테이트(propylene glycol monomethyl ether acetate; PGMEA) 용매로 형성할 수 있다.
상기 캐핑층은 인듐-아연 산화물(IZO), 갈륨-아연 산화물(GZO) 및, 알루미늄-아연 산화물(AZO) 중에 하나로 형성할 수 있다.
상기 캐핑층 및 상기 데이터 배선층 위에 화학기상증착(Chemical Vapor Depositon)공정으로 보호막을 형성할 수 있다.
상기 반도체 물질층과 상기 데이터 배선 물질층 사이에 배리어 물질층을 형성하는 단계를 더 포함할 수 있고, 상기 배리어 물질층은 인듐-아연 산화물(IZO), 갈륨-아연 산화물(GZO) 및, 알루미늄-아연 산화물(AZO) 중에 하나를 포함할 수 있다.
상기 실세스퀴옥산(silsesquioxane)계 공중합체 고형분의 함량을 15wt%이상으로 할 수 있다.
본 발명의 일실시예에 따른 박막 트랜지스터 표시판 및 박막 트랜지스터 표시판의 제조방법에 따르면 박막 트랜지스터의 특성이 향상되고 공정 중에 제품 불량이 발생하지 않도록 할 수 있다.
도 1은 본 발명의 일실시예에 따른 박막 트랜지스터 표시판을 나타내는 평면도이다.
도 2는 도 1의 절단선 II-II를 따라 자른 단면도이다.
도 3은 도 2의 박막 트랜지스터 표시판을 적용한 액정표시장치의 단면도를 나타낸 도면이다.
도 4 내지 도 11은 본 발명의 일실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 나타내는 단면도들이다.
도 12는 본 발명의 일실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여기에서 설명되는 실시예에 한정되지 않으며, 다른 형태로 구현될 수도 있다
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 여러 실시예들에 있어서, 대표적으로 제1 실시예에서 설명하고, 그 외의 실시예에서는 제1 실시예와 다른 구성에 대해서만 설명하기로 한다.
또한, 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내는 등 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
층, 막, 영역, 판 등의 부분이 다른 부분 "상에", "위에", "아래에" 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수도 있고 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 도 1 및 도 2를 참조하여 본 발명의 일실시예에 따른 박막 트랜지스터 표시판을 설명한다.
도 1은 본 발명의 일실시예에 따른 박막 트랜지스터 표시판을 나타내는 평면도이다. 도 2는 도 1의 절단선 II-II를 따라 자른 단면도이다.
도 1 및 도 2를 참조하면, 투명한 유리 또는 플라스틱 따위로 만들어진 제1 기판(110) 위에 복수의 게이트선(121)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 게이트선(121)으로부터 돌출한 복수의 게이트 전극(124)을 포함한다.
게이트선(121) 및 게이트 전극(124)은 하부막(121p, 124p) 및 상부막(121r, 124r)으로 이루어진 이중막 구조를 가질 수 있다. 하부막(121p, 124p)은 티타늄, 탄탈늄, 몰리브덴 및 이들의 합금 중에서 하나로 형성할 수 있고, 상부막(121r, 124r)은 구리(Cu) 또는 구리 합금으로 형성할 수 있다. 본 실시예에서는 게이트선(121) 및 게이트 전극(124)이 이중막 구조를 갖는 것으로 설명하였으나 단일막 구조 또는 삼중막 이상의 구조로 형성하는 것도 가능하다.
게이트선(121) 및 게이트 전극(124) 위에 산화 규소 또는 질화 규소 따위의 절연 물질로 게이트 절연막(140)을 형성한다. 본 실시예에서 단일막 형태로 게이트 절연막(140)을 형성하는 것으로 설명하였으나, 질화 규소(SiNx) 또는 산질화 규소(SiON)로 이루어진 하부막과 산화 규소(SiOx)로 이루어진 상부막의 구조로 게이트 절연막(140)을 형성할 수 있다.
게이트 절연막(140) 위에는 산화물 반도체로 형성된 복수의 반도체층(151)이 형성되어 있다. 반도체층(151)은 데이터선(171)과 중첩하는 부분에서 세로 방향으로 뻗으며, 게이트 전극(124)을 향하여 뻗어 나온 복수의 돌출부(154)를 포함한다.
반도체층(151)은 아연(Zn), 인듐(In), 주석(Sn), 갈륨(Ga), 및 하프늄(Hf) 중에서 적어도 하나를 포함한다. 특히, 본 실시예에서 반도체층(151)은 인듐-갈륨-아연 산화물(IGZO)일 수 있다.
반도체층(151) 위에 배리어층(170)이 위치한다. 배리어층(170)은 금속 산화물을 포함하고, 인듐-아연 산화물(IZO), 갈륨-아연 산화물(GZO) 및, 알루미늄-아연 산화물(AZO) 등으로 형성할 수 있다. 배리어층(170)은 생략 가능하다.
배리어층(170) 위에 세로 방향으로 뻗은 데이터선(171), 데이터선(171)과 연결된 소스 전극(173) 및 소스 전극(173)과 마주보는 드레인 전극(175)이 위치한다.
데이터선(171), 소스 전극(173) 및 드레인 전극(175)을 포함하는 데이터 배선층은 알루미늄이나 알루미늄 합금 등 알루미늄 계열 금속, 은이나 은 합금 등 은 계열 금속, 구리나 구리망간과 같은 구리 합금 등 구리 계열 금속, 몰리브덴이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬, 탄탈륨 및 티타늄 따위로 만들어질 수 있다. 또는 소스 전극(173) 및 드레인 전극(175)을 포함하는 데이터 배선층은 ITO, IZO, AZO 등의 투명성 도전 물질로 만들어질 수도 있다. 특히, 본 실시예에서 데이터 배선층은 구리나 구리망간과 같은 구리 합금 등 구리 계열 금속일 수 있다.
데이터선(171), 소스 전극(173) 및 드레인 전극(175)은 두 개 이상의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수도 있다.
소스 전극(173)은 게이트 전극(124)과 중첩하고 대체적으로 U자 형상을 가지도록 형성할 수 있다. 드레인 전극(175)은 게이트 전극(124)을 중심으로 소스 전극(173)과 마주보며 소스 전극(173)의 U자 형상의 가운데에서 상부를 향하여 연장되는 모양으로 형성할 수 있다. 이러한 소스 전극(173) 및 드레인 전극(175)의 구조는 하나의 예시이며, 다양한 모양으로 변형 가능하다.
데이터선(171), 소스 전극(173) 및 드레인 전극(175) 위에 캐핑층(177)이 위치한다. 본 실시예에서 캐핑층(177)은 금속 산화물을 포함하고, 인듐-아연 산화물(IZO), 갈륨-아연 산화물(GZO) 및, 알루미늄-아연 산화물(AZO) 등으로 형성할 수 있다. 캐핑층(177)은 구리 망간 물질 대비하여 금속 산화물로 형성되어 박막 트랜지스터 특성을 나타내는 전압-전류 그래프에서 문턱 전압 이후의 기울기(Threshold Slope; S.S)값이 감소한다. 따라서, 박막 트랜지스터의 특성이 개선될 수 있다.
본 실시예에서 캐핑층(177)의 가장자리는 데이터선(171), 소스 전극(173) 및 드레인 전극(175)을 포함하는 데이터 배선층의 가장자리 대비하여 외측으로 돌출된 돌출부(T)를 포함한다. 이와 관련하여 도 2를 참고하면 캐핑층(177)의 가장자리는 데이터선(171), 소스 전극(173), 드레인 전극(175)의 수평 방향으로의 가장자리 끝부분에서 돌출되어 있다. 이러한 돌출부(T)는 소스 전극(173)과 드레인 전극(175)의 측벽부에 발생되는 구리 산화물(CuxO)이 소스 전극(173)과 드레인 전극(175)의 상단부에 까지 생성되는 것을 방지한다.
캐핑층(177)의 돌출부(T)는 소스 전극(173) 및 드레인 전극(175)의 폭 길이의 대략 0.01% 내지 5.00%일 수 있다.
본 실시예와 달리 캐핑층(177)은 돌출부(T)를 형성하지 않고, 데이터 배선층(171, 173, 175)의 수평 가장자리 끝부분과 캐핑막(177)의 수평 가장자리 끝부분이 일치할 수 있다.
하나의 게이트 전극(124), 하나의 소스 전극(173) 및 하나의 드레인 전극(175)은 반도체층의 돌출부(154)과 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널 영역은 소스 전극(173)과 드레인 전극(175) 사이에 형성된다.
반도체층(151)의 돌출부(154)에는 소스 전극(173)과 드레인 전극(175) 사이에 소스 전극(173) 및 드레인 전극(175)에 의해 가리지 않고 노출된 부분이 있는데, 본 실시예에서 채널 영역은 상기 노출된 부분에 대응할 수 있다.
게이트 절연막(140) 위에 캐핑층(177), 소스 전극(173), 드레인 전극(175) 및 반도체층(151)의 노출된 부분을 덮도록 경사막(179)이 위치한다. 경사막(179)은 실세스퀴옥산(silsesquioxane)계 공중합체를 포함한다. 이 때, 경사막(179)이 벗겨지는 불량이 발생하는 것을 방지하기 위해 실세스퀴옥산(silsesquioxane)계 공중합체의 함량을 15wt%이상으로 하여 경사막(179)의 강도를 향상시킬 수 있다.
경사막(179)은 캐핑층(177)의 돌출부(T)를 덮으며 상기 돌출부(T) 밑의 공간을 채우도록 형성된다. 또한 경사막(179)은 소스 전극(173) 및 드레인 전극(175)의 측벽부를 제외한 소스 전극(173) 및 드레인 전극(175)의 상부와 반도체층(151)의 상부 기준으로 100Å~ 3000Å 두께를 가질 수 있다.
경사막(179)상부에는 보호막(180a, 180b)이 위치한다. 보호막(180a, 180b)은 질화 규소(SiNx)나 산화 규소(SiOx) 따위의 무기 절연물, 유기 절연물, 저유전율 절연물 따위로 만들어진다. 본 실시예에서 보호막(180a, 180b)은 이중막이며, 제1 보호막(180a)은 산화 규소(SiOx), 제2 보호막(180b)은 질화 규소(SiNx)로 이루어질 수 있다.
경사막(179)은 캐핑층(177)의 돌출부(T)와 소스 전극(173) 및 드레인 전극(175)의 측벽부에 형성되는 구리 산화물(CuxO)로 인하여 발생되는 보호막(180a, 180b)의 균열을 방지할 수 있다.
보호막(180a, 180b) 위에는 평탄화 절연막(181)이 형성되어 있다. 평탄화 절연막(181)은 유기 절연물로 이루어지며 평탄하게 형성된다. 유기 절연물은 감광성(photosensitivity)을 가질 수 있으며 그 유전 상수(dielectric constant)는 약 4.0 이하일 수 있다.
평탄화 절연막(181), 보호막(180a, 180b) 및 경사막(179)에는 캐핑층(177)의 일부를 드러내는 접촉 구멍(185)이 형성되어 있다.
평탄화 절연막(181) 위에는 화소 전극 (191)이 형성되어 있다. 화소 전극(191)은 접촉 구멍(185)을 통하여 캐핑층(177) 및 드레인 전극(175)과 물리적, 전기적으로 연결되어 있으며, 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. 화소 전극(191)은 ITO 또는 IZO 따위의 투명 도전체로 만들어질 수 있다.
이하, 도 3을 참조하여 도 2의 박막 트랜지스터 표시판을 적용한 일례로본 발명의 일실시예에 따른 액정 표시 장치에 대해 설명한다. 도 3은 도 2의 박막 트랜지스터 표시판을 적용한 액정표시장치의 단면도를 나타낸 도면이다.
박막 트랜지스터 표시판(100)의 형상 및 적층 구조는 도 1 및 도 2를 참고하여 전술한 설명을 참조할 수 있으므로, 이에 대한 설명은 생략하고, 대향 표시판(200)을 중심으로 설명한다.
도 3을 참고하면, 대향 표시판(200)은 제1 기판(110)과 마주하는 위치에 배치된 제2 기판(210)을 포함한다. 제2 기판(210)은 투명한 유리 또는 플라스틱 등으로 만들어진 절연 기판일 수 있다. 제2 기판(210) 위에 차광 부재(220)가 형성되어 있다. 차광 부재(220)는 블랙 매트릭스라고도 하며 빛 샘을 막아준다.
제2 기판(210) 및 차광 부재(220) 위에는 또한 복수의 색필터(230)가 형성되어 있다. 색필터(230)는 차광 부재(220)로 둘러싸인 영역 내에 대부분 존재하며, 화소 전극(191) 열을 따라서 길게 뻗을 수 있다. 각 색필터(230)는 적색, 녹색 및 청색의 삼원색 등 기본색(primary color) 중 하나를 표시할 수 있다. 하지만, 적색, 녹색, 및 청색의 삼원색에 제한되지 않고, 청록색(cyan), 자홍색(magenta), 옐로(yellow), 화이트 계열의 색 중 하나를 표시할 수도 있다.
앞에서 차광 부재(220)와 색필터(230)가 대향 표시판(200)에 형성되는 것으로 설명했으나, 차광 부재(220)와 색필터(230) 중 적어도 하나는 박막 트랜지스터 표시판(100) 위에 형성될 수도 있다.
색필터(230) 및 차광 부재(220) 위에는 덮개막(250)이 형성되어 있다. 덮개막(250)은 절연 물질로 만들어질 수 있으며, 색필터(230)가 노출되는 것을 방지하고 평탄면을 제공한다. 덮개막(250)은 생략할 수 있다.
덮개막(250) 및 색필터(230) 위에는 공통 전극(270)이 형성되어 있다.
데이터 전압이 인가된 화소 전극(191)은 공통 전압을 인가 받는 공통 전극(270)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층(3)의 액정 분자(31)의 방향을 결정한다. 화소 전극(191)과 공통 전극(270)은 축전기를 이루어 박막 트랜지스터가 턴 오프(turn-off)된 후에도 인가된 전압을 유지한다.
화소 전극(191)은 유지 전극선(도시하지 않음)과 중첩하여 유지 축전기(storage capacitor)를 이룰 수 있고, 이를 통해 액정 축전기의 전압 유지 능력을 강화할 수 있다.
앞에서 액정 표시 장치에 본 실시예에 따른 박막 트랜지스터 표시판을 적용하는 경우에 대해 설명하였으나, 본 실시예에 따른 박막 트랜지스터 표시판은 유기 발광 표시 장치 및 기타 박막 트랜지스터를 사용하여 스위칭 동작을 하는 표시 장치에 광범위하게 적용될 수 있다.
이하에서는 도 4 내지 도 11을 참고하여, 도 1 및 도 2에서 설명한 박막 트랜지스터 표시판을 제조하는 방법에 관한 일실시예에 대하여 설명하기로 한다.
도 4 내지 도 11은 본 발명의 일실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 나타내는 단면도들이다. 도 4 내지 도 11은 도 1의 절단선 II-II를 따라 자른 단면도를 공정 순서에 따라 나타낸 것이다.
도 4을 참고하면, 투명한 유리 또는 플라스틱 따위로 만들어진 제1 기판(110) 위에 게이트 전극(124)을 형성한다. 게이트 전극(124)은 하부막(124p) 및 상부막(124r)으로 이루어진 이중막 구조로 형성할 수 있고, 이와 달리 단일막 구조 또는 삼중막 이상의 구조로 형성할 수도 있다.
도 5를 참고하면, 게이트 전극(124)을 덮도록 제1 기판(110) 위에 게이트 절연막(140)을 형성하고, 게이트 절연막(140) 위에 순차적으로 반도체 물질층(154p), 배리어 물질층(170p), 데이터 배선 물질층(171p) 및 캐핑 물질층(177p)을 형성할 수 있다. 배리어 물질층(170p)을 형성하는 단계는 생략 가능하다.
캐핑 물질층(177p)은 금속 산화물을 포함하고, 인듐-아연 산화물(IZO), 갈륨-아연 산화물(GZO) 및, 알루미늄-아연 산화물(AZO) 등으로 형성할 수 있다. 데이터 배선 물질층(171p)은 알루미늄이나 알루미늄 합금 등 알루미늄 계열 금속, 은이나 은 합금 등 은 계열 금속, 구리나 구리망간과 같은 구리 합금 등 구리 계열 금속, 몰리브덴이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬, 탄탈륨 및 티타늄 따위로 만들어질 수 있다. 본 실시예에서 데이터 배선 물질층(171p)은 구리나 구리망간과 같은 구리 합금 등 구리 계열 금속일 수 있다.
배리어 물질층(170p)은 금속 산화물을 포함하고, 인듐-아연 산화물(IZO), 갈륨-아연 산화물(GZO) 및, 알루미늄-아연 산화물(AZO) 등으로 형성할 수 있다. 반도체 물질층(154p)은 아연(Zn), 인듐(In), 주석(Sn), 갈륨(Ga), 및 하프늄(Hf) 중에서 적어도 하나를 포함하는 산화물 반도체로 형성할 수 있다. 본 실시예에서 반도체 물질층(154p)은 인듐-갈륨-아연 산화물(IGZO)일 수 있다.
이 후, 캐핑 물질층(177p) 위에 제1 감광막 패턴(50)을 형성한다. 제1 감광막 패턴(50)은 두꺼운 제1 영역(50a)과 상대적으로 얇은 제2 영역(50b)을 가진다. 제1 감광막 패턴(50)의 두께 차이는 마스크를 이용하여 조사하는 빛의 양을 조절하거나 리플로우 방법을 이용하여 형성할 수 있다. 빛을 양을 조절하는 경우에는 마스크에 슬릿 패턴 또는 격자 패턴이나 반투명층이 형성되어 있을 수 있다. 두께가 얇은 제2 영역(50b)은 박막 트랜지스터의 채널 영역이 형성될 위치에 대응한다.
도 6을 참고하면, 제1 감광막 패턴(50)을 마스크로 하여 캐핑 물질층(177p), 데이터 배선 물질층(171p) 및 배리어 물질층(170p)을 함께 식각할 수 있는 식각액(etchant)를 사용하여 캐핑 물질층(177p), 데이터 배선 물질층(171p) 및 배리어 물질층(170p)을 습식 식각한다.
도 6에서와 같이 캐핑 물질층(177p), 데이터 배선 물질층(171p) 및 배리어 물질층(170p)을 식각하면, 제1 감광막 패턴(50)에 의해 덮인 캐핑 물질층(177p), 데이터 배선 물질층(171p) 및 배리어 물질층(170p)의 측면도 식각액으로 인하여 식각되며 그 결과 도 6와 같이 제1 감광막 패턴(50)이 형성된 영역(A, B, C)의 안쪽에 캐핑 물질층(177p), 데이터 배선 물질층(171p) 및 배리어 물질층(170p)의 경계선이 위치하게 된다.
도 7을 참고하면, 제1 감광막 패턴(50)을 에치백(etch back)하여 얇은 두께의 제2 부분(50b)를 제거한다. 이때, 제1 부분(50a)도 함께 식각되어 폭 및 높이가 줄어들어 도 7과 같이 제2 감광막 패턴(51)을 형성한다. 제2 감광막 패턴(51)은 도 6에서의 제1 감광막 패턴(50)이 형성되었던 영역(A, B, C)에 비하여 좁은 영역(A', B', C')에 형성되어 있다. 제2 감광막 패턴(51)은 캐핑 물질층(177p)의 상부면을 노출하고, 노출된 캐핑 물질층(177p)의 상부면은 이후 형성되는 반도체층의 채널 영역에 대응한다.
도 8을 참고하면, 제2 감광막 패턴(51)을 마스크로 하여 캐핑 물질층(177p), 데이터 배선 물질층(171p)을 습식 식각하여 캐핑막(177)과 소스 전극(173) 및 드레인 전극(175)을 형성한다. 여기서, 캐핑 물질층(177p)의 식각 속도가 데이터 배선 물질층(171p)의 식각 속도 대비하여 느리기 때문에 캐핑막(177)의 수평 가장자리 끝부분에는 데이터선(171), 소스 전극(173), 드레인 전극(175) 각각의 수평 가장자리 끝부분 보다 돌출된 돌출부(T)가 형성된다.
특히, 인듐-아연 산화물로 형성된 캐핑 물질층(177p)의 식각 속도가 다른 물질(예: 갈륨-아연 산화물) 대비하여 느리기 때문에 캐핑막(177)의 돌출부(T)의 길이가 더 길어질 수 있다.
또한, 앞서 설명한 바와 같이 공정 마진에 따라 캐핑막(177)의 가장자리가 데이터 배선층(171, 173, 175)의 수평 가장자리 경계와 일치하도록 형성할 수도 있다.
도 9를 참고하면, 제2 감광막 패턴(51)을 제거한 뒤, 캐핑층(177), 소스 전극(173), 드레인 전극(175), 반도체층(151) 및 게이트 절연막(140)의 노출된 부분을 덮도록 용액 공정(Solution Process)을 통해 경사막(179)을 형성한다.
용액 공정이란 흐름성을 갖는 혼합물을 소정의 기판 상에 제공한 후 상온 방치 공정 또는 상온 이상의 온도에서의 열처리 공정에 의하여 상기 혼합물의 흐름성을 제거함으로써 소정의 막을 형성하는 공정을 의미한다. 본 실시예에서, 실세스퀴옥산(silsesquioxane)계 공중합체 고형분이 포함된 프로필렌 글리콜 모노에틸 에테르 아세테이트(propylene glycol monomethyl ether acetate; PGMEA) 용매를 캐핑층(177), 소스 전극(173), 드레인 전극(175), 반도체층(151) 및 게이트 절연막(140) 상부에 충진하는 단계가 수행될 수 있다. 상기 충진은 스핀 코팅법, 딥 코팅법, 스프레이 코팅법, 바 코팅법 등 본 발명이 속하는 기술분야에서 통상적인 코팅법을 적용하여 수행될 수 있다.
경사막(179)은 캐핑층(177)의 돌출부(T)를 덮는 완만한 경사 형태로 돌출부(T) 밑의 공간을 채우도록 형성된다. 또한 경사막(179)은 소스 전극(173) 및 드레인 전극(175)의 측벽부를 제외한 소스 전극(173) 및 드레인 전극(175)의 상부와 반도체층(151)의 상부 기준으로 100Å~ 3000Å 두께를 갖도록 형성될 수 있다. 소스 전극(173) 및 드레인 전극(175)의 측벽부에 형성되는 구리 산화물(CuxO) 또는 캐핑층(177)에서 튀어나온 돌출부(T)는 보호막(180a, 180b)의 균열을 발생시킬 수 있는데, 경사막(179)은 이러한 구리 산화물(CuxO) 및 캐핑층(177)의 돌출부(T)를 완만한 경사형태로 덮도록 형성됨으로써 보호막(180a, 180b)에 균열이 발생하는 것을 방지할 수 있다.
상기 실세스퀴옥산(silsesquioxane)계 공중합체 고형분의 함량이 15wt%이상일 수 있다.
도 10을 참고하면, 경사막(179)의 상부에 화학 기상 증착(Chemical Vapor Depositon)공정을 통해 보호막(180a, 180b)을 형성한다. 화학 기상 증착 공정이란 기체상태의 혼합물을 가열된 기판 표면에서 반응시켜 생성물을 기판 표면에 증착시키는 기술로 APCVD (Atmospheric Dressure CVD), LPCVD (Low Pressure CVD), PECVD (Plasma Enhanced CVD) 등이 있다.
보호막(180a, 180b)은 이중막 또는 다중막 구조로 형성될 수 있으며, 질화 규소(SiNx)나 산화 규소(SiOx) 따위의 무기 절연물, 유기 절연물, 저유전율 절연물 따위로 형성될 수 있다. 본 실시예에서 보호막(180a, 180b)은 이중막이며, 제1 보호막(180a)은 산화 규소(SiOx), 제2 보호막(180b)은 질화 규소(SiNx)로 형성될 수 있다.
도 11을 참고하면, 보호막(180a, 180b) 위에는 평탄화 절연막(181)을 형성한다. 평탄화 절연막(181)은 유기 절연물로 이루어지며 평탄하게 형성된다. 유기 절연물은 감광성(photosensitivity)을 가질 수 있으며 그 유전 상수(dielectric constant)는 약 4.0 이하일 수 있다.
평탄화 절연막(181), 보호막(180a, 180b) 및 경사막(179)에는 캐핑층(177)의 일단을 드러내는 접촉 구멍(185)을 형성한다.
이 후, 접촉 구멍(185)을 통하여 캐핑층(177) 및 드레인 전극(175)과 물리적, 전기적으로 연결되는 화소 전극(191)을 평탄화 절연막(181) 위에 형성하여 도 2와 같은 박막 트랜지스터 표시판을 형성할 수 있다.
이하, 도 12를 참조하여 본 발명의 또 다른 일실시예에 따른 박막 트랜지스터 표시판을 상술한 실시예와의 차이점을 중심으로 설명한다. 그 외 구성 요소들의 형상 및 적층 구조는 도 1 및 도 2를 참고하여 전술한 설명을 참조할 수 있으므로, 이에 대한 설명은 생략한다.
도 12는 본 발명의 일실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
박막 트랜지스터 표시판(100)의 제1 기판(110) 상에는 게이트선(121), 게이트 전극(124), 게이트 절연막(140), 반도체층(151), 배리어층(170), 데이터 배선층(171, 173, 175) 및 캐핑층(177)이 차례로 적층되어 있다.
캐핑층(177), 소스 전극(173), 드레인 전극(175), 반도체층(151) 및 게이트 절연막(140)의 상부에는 노출된 부분을 덮도록 경사막(179)이 위치한다. 경사막(179)은 실세스퀴옥산(silsesquioxane)계 공중합체를 포함한다. 이 때, 경사막(179)이 벗겨지는 불량이 발생하는 것을 방지하기 위해 실세스퀴옥산(silsesquioxane)계 공중합체의 함량을 15wt%이상으로 하여 경사막(179)의 강도를 향상시킬 수 있다.
경사막(179)은 캐핑층(177)의 돌출부(T)를 덮으며 상기 돌출부(T) 밑의 공간을 채우도록 형성된다. 또한 경사막(179)은 소스 전극(173) 및 드레인 전극(175)의 측벽부를 제외한 소스 전극(173) 및 드레인 전극(175)의 상부와 반도체층(151)의 상부 기준으로 2000Å 이상의 두께를 가질 수 있다. 이 경우, 경사막(179) 상부의 산화 규소(SiOx)로 이루어진 제1 보호막(180a)은 생략될 수 있다. 2000Å이상의 두께를 가진 경사막(179) 상부에는 질화 규소(SiNx)로 이루어진 제2 보호막(180b)이 단일막으로 형성될 수 있다.
제2 보호막(180b) 위에는 평탄화 절연막(181)이 형성되어 있으며, 평탄화 절연막(181), 제2 보호막(180b) 및 경사막(179)에는 캐핑층(177)의 일단을 드러내는 접촉 구멍(185)이 형성되어 있다. 평탄화 절연막(181) 위에는 접촉 구멍(185)을 통하여 캐핑층(177) 및 드레인 전극(175)과 물리적, 전기적으로 연결된 화소 전극 (191)이 형성되어 있다.
본 발명을 앞서 기재한 바에 따라 바람직한 실시예를 통해 설명하였지만, 본 발명의 권리범위는 이에 한정되는 것은 아니며, 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
3: 액정층 31: 액정분자
100: 박막트랜지스터 표시판 110: 제1 기판
121: 게이트선 124: 게이트 전극
124: 게이트 전극 140: 게이트 절연막
151: 반도체층 170: 배리어층
171: 데이턴선 173: 소스전극
175: 드레인 전극 177: 캐핑층
T: 캐핑층의 돌출부 179: 경사막
180a, 180b: 보호막 181: 평탄화 절연막
185: 접촉구멍 191: 화소 전극
200: 대향 표시판 210: 제2 기판
220: 차광 부재 230: 색필터
250: 덮개막 270: 공통전극

Claims (20)

  1. 제1 기판 위에 위치하고, 게이트 전극을 포함하는 게이트선,
    상기 제1 기판 위에 위치하는 산화물 반도체로 형성된 반도체층,
    상기 제1 기판 위에 위치하고, 상기 게이트선과 교차하는 데이터선, 상기 데이터선에 연결되어 있는 소스 전극 및 상기 소스 전극과 마주보는 드레인 전극을 포함하는 데이터 배선층,
    상기 데이터 배선층 위에 위치하는 캐핑층,
    상기 캐핑층 위에 위치하는 경사막 및
    상기 경사막 위에 위치하는 보호막을 포함하고,
    상기 캐핑층의 가장자리는 상기 데이터 배선층의 가장자리 대비하여 외측으로 돌출된 돌출부를 포함하고,
    상기 경사막은 실세스퀴옥산(silsesquioxane)계 공중합체를 포함하는 박막 트랜지스터 표시판.
  2. 삭제
  3. 제1 항에서,
    상기 경사막은 상기 돌출부를 덮으며 상기 돌출부 밑의 공간을 채우는 박막 트랜지스터 표시판.
  4. 제3 항에서,
    상기 캐핑층은 인듐-아연 산화물(IZO), 갈륨-아연 산화물(GZO) 및, 알루미늄-아연 산화물(AZO) 중에 하나를 포함하는 박막 트랜지스터 표시판.
  5. 제4 항에서,
    상기 보호막은 산화 규소(SiOx)로 이루어진 막과 질화 규소(SiNx)로 이루어진 막의 이중막으로 형성되어 있는 박막 트랜지스터 표시판.
  6. 제4 항에서,
    상기 캐핑층의 두께는 2000Å 이상이며, 상기 보호막은 질화 규소(SiNx)로 이루어진 단일막으로 형성되어 있는 박막 트랜지스터 표시판.
  7. 제6 항에서,
    상기 데이터 배선층은 구리 또는 구리 합금으로 이루어지며, 상기 데이터 배선층의 하부에 배리어층을 더 포함하는 박막 트랜지스터 표시판.
  8. 제7 항에서,
    상기 배리어층은 인듐-아연 산화물(IZO), 갈륨-아연 산화물(GZO) 및, 알루미늄-아연 산화물(AZO) 중에 하나를 포함하는 박막 트랜지스터 표시판.
  9. 제8 항에서,
    상기 실세스퀴옥산(silsesquioxane)계 공중합체의 함량을 15wt%이상으로 하는 박막 트랜지스터 표시판.
  10. 제1 항에서,
    상기 실세스퀴옥산(silsesquioxane)계 공중합체의 함량을 15wt%이상으로 하는 박막 트랜지스터 표시판.
  11. 삭제
  12. 제1 기판 위에 위치하고, 게이트 전극을 포함하는 게이트선,
    상기 제1 기판 위에 위치하는 산화물 반도체로 형성된 반도체층,
    상기 제1 기판 위에 위치하고 상기 게이트선과 교차하는 데이터선,
    상기 데이터선에 연결되어 있는 소스 전극 및 상기 소스 전극과 마주보는 드레인 전극을 포함하는 데이터 배선층,
    상기 데이터 배선층 위에 위치하는 캐핑층,
    상기 캐핑층 상에 형성된 경사막,
    상기 경사막 상에 형성된 보호막,
    상기 제1 기판에 대응하는 제2 기판,
    상기 제1 기판과 상기 제2 기판 사이에 위치하는 액정층 및
    상기 제1 기판 및 상기 제2 기판 중 어느 하나의 내측에 형성되는 공통 전극을 포함하고,
    상기 캐핑층의 가장자리는 상기 데이터 배선층의 가장자리에 대비하여 외측으로 돌출된 돌출부를 포함하고,
    상기 경사막은 실세스퀴옥산(silsesquioxane)계 공중합체를 포함하는 액정 표시 장치.
  13. 삭제
  14. 제12 항에서,
    상기 실세스퀴옥산(silsesquioxane)계 공중합체의 함량을 15wt%이상으로 하는 액정 표시 장치.
  15. 제1 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계,
    상기 게이트선을 덮는 게이트 절연막을 형성하는 단계,
    상기 제1 기판 위에 반도체 물질층을 형성하는 단계,
    상기 반도체 물질층 위에 데이터 배선 물질층을 형성하는 단계,
    상기 데이터 배선 물질층 위에 캐핑 물질층을 형성하는 단계,
    상기 캐핑 물질층 위에 제1 영역과 상기 제1 영역보다 두께가 두꺼운 제2 영역을 갖는 제1 감광막 패턴을 형성하는 단계,
    상기 제1 감광막 패턴을 마스크로 하여 상기 캐핑 물질층, 상기 데이터 배선 물질층 및 상기 반도체 물질층을 식각하는 단계,
    상기 제1 감광막 패턴을 에치백하여 제2 감광막 패턴을 형성하는 단계,
    상기 제2 감광막 패턴을 마스크로 하여 상기 캐핑 물질층 및 상기 데이터 배선 물질층을 식각함으로써 캐핑층, 데이터 배선층을 형성하는 단계,
    상기 제2 감광막 패턴을 제거하는 단계 및
    상기 캐핑층 상에 용액 공정(Solution Process)을 통하여 경사막을 형성하는 단계를 포함하고,
    상기 제2 감광막 패턴을 마스크로 하여 상기 캐핑 물질층 및 상기 데이터 배선 물질층을 식각하는 단계에서 상기 캐핑층의 가장자리는 상기 데이터 배선층의 가장자리에 대비하여 외측으로 돌출된 돌출부를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  16. 제15 항에서,
    상기 경사막은 실세스퀴옥산(silsesquioxane)계 공중합체 고형분과 프로필렌 글리콜 모노에틸 에테르 아세테이트(propylene glycol monomethyl ether acetate; PGMEA) 용매로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  17. 제16 항에서,
    상기 캐핑층은 인듐-아연 산화물(IZO), 갈륨-아연 산화물(GZO) 및, 알루미늄-아연 산화물(AZO) 중에 하나로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  18. 제17 항에서,
    상기 캐핑층 및 상기 데이터 배선층 위에 화학기상증착(Chemical Vapor Depositon)공정으로 보호막을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  19. 제18 항에서,
    상기 반도체 물질층과 상기 데이터 배선 물질층 사이에 배리어 물질층을 형성하는 단계를 더 포함하고,
    상기 배리어 물질층은 인듐-아연 산화물(IZO), 갈륨-아연 산화물(GZO) 및, 알루미늄-아연 산화물(AZO) 중에 하나를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  20. 제19 항에서,
    상기 실세스퀴옥산(silsesquioxane)계 공중합체 고형분의 함량을 15wt%이상으로 하는 박막 트랜지스터 표시판의 제조 방법.
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