KR100209639B1 - 전계 효과 트랜지스터 및 그의 제조방법 - Google Patents

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Abstract

소오스와 드레인 사이의 기생 저항성분을 줄일 수 있도록 한 전계효과 트랜지스터 및 그의 제조방법에 관한 것으로, 소오스와 드레인 사이의 기생 저항성분에 의해 동작 특성이 저하되는 문제점을 해결하기 위하여 결정 격자 구조의 일정 방향으로 기울기를 갖는 기판과 기판상의 일정영역에 절연막과 기판상에 절연막을 중심으로 서로 다른 높이를 갖고 역메사 형태로 형성된 제1활성층과 절연막 상측의 제1활성층상에 형성된 메사 형태의 제2활성층과 제2활성층 양측의 제1활성층 및 제2활성층에 형성된 소오스 전극, 드레인 전극 및 게이트 전극을 포함하여 구성되므로 소오스와 드레인 사이의 기생 저항성분이 최소화되어 동작 특성을 향상시킬 수 있다.

Description

전계효과 트랜지스터 및 그의 제조방법
본 발명은 전계효과 트랜지스터(Field Effect Transistor)(이하 FET라 칭함)에 관한 것으로서, 특히 소오스 드레인 간의 저항을 줄일 수 있도록 한 부동 전자채널 전계효과 트랜지스터(Floated electron channel FET)(이하 FECFET이라 칭함)에 관한 것이다.
일반적으로, 기본적인 MES(Metal Semiconductor)FET의 구조는 제1도에 나타낸 바와 같이, 갈륨비소(GaAs)기판(11)과 기판(11) 상부에 형성된 활성층(12)과 활성층(12) 상부의 게이트 전극, 소오스 전극 및 드레인 전극으로 구성되고 게이트 전극에 인가된 전압에 따라 소오스에서 드레인으로 흐르는 전류의 양이 조절된다. 이때, 유효 게이트의 길이는 실제 증착된 게이트 금속의 길이와 거의 같아 동작 주파수를 증가시키기 위해서는 작은 길이의 게이트를 형성해야 하는데 그 공정상의 복잡함이 문제점으로 지적 되어왔고 이를 해결하기 위하여 여러가지 제조 기법이 제안되었는데 그 중 FECFET라는 제조 기법도 그 일환으로 적용되었다.
이하, 첨부한 도면을 참조하여 종래의 기술에 따른 전계효과 트랜지스터의 구조 및 제조방법을 설명하면 다음과 같다.
제2a 내지 2f도는 종래의 기술에 따른 FECFET의 제조 공정을 나타낸 공정 단면도이다. 제2a 내지 2f도에 나타낸 바와 같이, 종래의 기술에 따른 FECFET 제조 공정은 먼저, 제2a도와 같이, 갈륨비소(GaAs)기판(21)(이하, 기판이라 칭함)의 전면에 산화막(SiO2)(22)을 형성하고 기판(21)상의 일정 영역에만 남도록 섬모양으로 패터닝한다. 이때, 기판(21)은 결정 격자 구조의 (100)방향으로 기울어짐이 전혀없는 Exact(100)기판을 사용한다. 그리고 제2b도와 같이, 산화막(22)의 양측면에 유기금속 화학 기상 증착(Metal Organic Chemical Vapor Deposition)(이하 MOCVD라 칭함)방법으로 역메사(Mesa) 형태의 1차 활성층(23)을 형성한다. 이때, 상기 산화막(22) 양측의 1차 활성층(23)은 서로 만나지 않도록 일정 높이까지 성장시킨다. 계속해서 제2c도와 같이, 상기 1차 활성층(23)의 전면에 2차 활성층(24)을 MOCVD 방법으로 성장시키면 일정 높이에서 서로 만나게 되어 삼각형 모양의 보이드(Void)(25)가 형성된다. 이때, 보이드(25)는 일반적으로 제조 공정상의 오류에 의해 생성되는 빈 공간이지만 FECFET의 제조공정에서는, 산화막(22) 양측에 형성된 제1활성층(23)을 절연시키기 위해 형성된, 필수적인 요소이다. 이어서, 제2d도와 같이, 제2활성층(24)을 메사 형태로 식각한 다음 전면에 제1금속층을 증착하고 리프트-오프(Lift-Off)하여 제2활성층(24) 양측의 제1활성층(23)상에 소오스 전극 및 드레인 전극을 형성한다. 그리고 제2e도와 같이, 제1활성층(23)을 메사 형태로 식각하고 제2f도와 같이, 전면에 제2금속층을 증착하고 리프트-오프하여 제2활성층(24)의 일정영역에 게이트 전극을 형성함으로써 제조공정을 마친다.
이와 같이 제조된 FECFET는 제2f도에 나타낸 바와 같이, 결정 격자 구조의 (100)방향으로 기울어짐이 없는 Exact(100)기판(21)과 기판상의 일정영역에 형성된 산화막(22)과 기판(21)상의 산화막(22) 양측에 역메사 형태로 형성된 제1활성층(23)과 산화막(22) 상측의 제1활성층(23)에 형성된 메사 형태의 제2활성층(24)과 산화막(22)상에 형성된 삼각형 모양의 보이드(25)와 제2활성층(24) 양측의 제1활성층(23)상에 형성된 소오스 전극 및 드레인 전극과 제2활성층(24)상의 일정영역에 형성된 게이트 전극으로 구성되므로 MESFET에 비해 소오스와 드레인간의 저항을 줄일 수 있으며, 전자의 이동거리가 단축되므로 유효 게이트의 길이가 실제 게이트 금속의 길이보다 짧아지는 효과를 얻을 수 있다.
그러나, 종래의 기술에 따른 FECFET는 MESFET에 비해 소오스와 드레인 사이의 기생 저항성분을 감소시킬 수 있었지만 잔존하는 상당량의 기생 저항성분을 제거하지 못하여 잔존한 기생 저항성분이 동작 특성을 저하시키는 문제점이 있다.
따라서 본 발명은 상기한 종래의 제반 문제점을 해결하기 위하여 안출한 것으로서, 미사면 기판(Vicinal Substrate)을 사용하여 소오스와 드레인간의 저항 성분을 최소화할 수 있도록 한 전계효과 트랜지스터의 제조 방법을 제공함에 그 목적이 있다.
제1도는 일반적인 MESFET의 기본적인 구조를 나타낸 단면도.
제2a 내지 2f도는 종래의 기술에 따른 FECFET의 제조공정을 나타낸 공정 단면도이고,
제3a 내지 3f도는 본 발명에 따른 FECFET의 제조공정을 나타낸 공정 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
31 : 기판 32 : 산화막
33 : 1차 활성층 34 : 2차 활성층
35 : 보이드(Void)
본 발명에 따른 전계효과 트랜지스터의 구조 및 제조방법은 결정 격자 구조의 일정 방향으로 기울기를 갖는 기판과 기판상의 일정영역에 형성된 절연막과 기판상에 절연막을 중심으로 서로 다른 높이를 갖고 역메사 형태로 형성된 제1활성층과 절연막 상측의 제1활성층상에 형성된 메사 형태의 제2활성층과 제2활성층 양측의 제1활성층 및 제2활성층에 형성된 소오스 전극, 드레인 전극 및 게이트 전극을 포함하여 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 전계효과 트랜지스터의 구조 및 제조방법을 설명하면 다음과 같다.
제3a 내지 3f도는 본 발명에 따른 FECFET의 제조공정을 나타낸 공정 단면도이다.
제3a 내지 3f도에 나타낸 바와 같이, 본 발명에 따른 FECFET 제조 공정은 먼저, 제3a도와 같이, 갈륨비소(GaAs)기판(31)(이하, 기판이라 칭함)의 전면에 산화막(SiO2)(32)을 형성하고 기판(31)의 일정영역에만 남도록 섬모양으로 패터닝한다. 이때, 기판(31)은 결정 격자 구조의 (100)방향으로 2°∼4°기울어진 미사면(Vicinal) 기판이다. 그리고 제3b도와 같이, 산화막(32)의 양측에 MOCVD 방법으로 역메사 형태의 1차 활성층(33)을 형성한다. 이때, 산화막(32) 양측의 1차 활성층(33)은 기판(31)의 결정 격자 구조의 영향을 받아 성장 속도가 서로 다르다. 따라서, 일정 조건에서 일정시간 동안 성장시킬 경우 그 높이가 다르게 된다. 계속해서 제3c도와 같이, 상기 1차 활성층(33)의 전면에 2차 활성층(34)을 MOCVD 방법으로 성장시키면 일정 높이에서 서로 만나게 되고 계단 형태의 제2활성층(34)이 형성된다. 이때, 상기 산화막(32)의 상부에는 삼각형 모양의 보이드(35)가 형성되며, 보이드(35)는 상기 산화막(32) 양측면에 형성된 제1활성층(33)을 절연시키기 위한 필수 요소이다. 이어서, 제3d도와 같이, 제2활성층(34)을 메사 형태로 식각한 다음 전면에 제1금속층을 증착하고 리프트-오프하여 소오스 및 드레인 전극을 형성한다. 그리고 제3e도와 같이, 제1활성층(33)을 메사 형태로 식각하고 제3f도와 같이, 전면에 제2금속층을 증착하고 리프트-오프함으로써 게이트 전극을 형성하여 제조공정을 마친다. 이때, 제3f도에 나타낸 바와 같이, 결정 격자 구조의 (100)방향으로 2°∼4°기울어진 기판(31)과 기판상의 일정영역에 형성된 산화막(32)과 기판(31)상의 산화막(32) 양측에 서로 다른 높이를 갖고 역메사 형태로 형성된 제1활성층(33)과 산화막(32) 상측의 제1활성층(33)에 형성된 메사 형태 및 계단 형태를 겸비한 제2활성층(34)과 산화막(32)상에 형성된 삼각형 모양의 보이드(35)와 제2활성층(34) 양측의 제1활성층(33)상에 형성된 소오스 전극 및 드레인 전극과 제2활성층(34)상의 일정영역에 형성된 게이트 전극으로 구성되는데, 이때, 좌우의 성장 높이가 다른 제1활성층(33)으로 인해 전자의 경로가 거의 직선으로 형성되고 계단 형태로 형성된 제2활성층(34)으로 인해 소오스 전극과 드레인 전극의 거리가 단축된다. 또한, 필요에 따라 산화막(32)의 폭을 조절함으로써 보이드(35)의 높이를 조절하고 핀치-오프(Pinch-Off) 전압을 다르게 하여 한번의 성장공정에 의해 공핍형(Depletion Type)FET 및 증식형(Enhancement Type)FET를 동시에 제작할 수 있으며, 성장온도, 성장물질의 분자조성비 등에 따라 활성층의 높이를 조절하여 특정 조건을 만족하는 동작특성을 갖는 소자를 제작할 수 있다.
본 발명에 따른 FECFET의 제조방법은 첫째, 결정 격자 구조의 (100)방향으로 기울기를 갖는 미사면 기판을 사용하여 형성된 계단 형태의 제2활성층으로 인해 소오스와 드레인의 거리가 단축되므로 소오스와 드레인 사이의 기생 저항성분이 획기적으로 감소되어 동작 특성을 향상시킬 수 있는 효과가 있다.
둘째, 다른 높이로 성장된 제1활성층으로 인해 전자의 이동거리가 단축되고 유효 게이트의 길이가 단축되므로 동작 주파수를 증가시킬 수 있는 효과가 있다.

Claims (6)

  1. 일정 방향으로 기울어진 결정 격자 구조를 갖는 기판; 상기 기판상의 일정영역에 형성된 절연막; 상기 기판상에 상기 절연막을 중심으로 서로 다른 높이를 갖고 역메사 형태로 형성된 제1활성층; 상기 절연막 상측의 제1활성층상에 형성된 메사 형태의 제2활성층; 상기 제2활성층 양측의 제1활성층 및 제2활성층에 형성된 소오스 전극, 드레인 전극 및 게이트 전극을 포함하여 구성됨을 특징으로 하는 전계효과 트랜지스터.
  2. 제1항에 있어서, 상기 기판은 결정 격자 구조의 (100)방향으로 2°∼4°기울어짐을 특징으로 하는 전계효과 트랜지스터.
  3. 제1항에 있어서, 상기 제2활성층은 계단 구조를 구비함을 특징으로 하는 전계효과 트랜지스터.
  4. 제1항에 있어서, 상기 게이트 전극은 제2활성층상에 계단형태로 형성됨을 특징으로 하는 전계효과 트랜지스터.
  5. 일정 방향으로 기울어진 결정 격자 구조를 갖는 기판을 준비하는 단계; 상기 기판의 일정영역에 절연막을 형성하는 단계; 상기 기판상에 상기 절연막을 중심으로 서로 다른 높이를 갖고 역메사 형태의 제1활성층을 형성하는 단계; 상기 절연막 상층의 상기 제1활성층에 메사 형태의 제2활성층을 형성하는 단계; 상기 제2활성층 양측의 제1활성층 및 제2활성층상에 소오스 전극, 드레인 전극 및 게이트 전극을 형성하는 단계를 메사 형태로 식각하고 소오스 및 드레인 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  6. 제5항에 있어서, 상기 절연막은 산화막임을 특징으로 하는 전계효과 트랜지스터의 제조방법.
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