KR19980064470A - 전계효과 트랜지스터 - Google Patents
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Abstract
본 발명은 헤테로구조의 절연 게이트형 전계효과 트랜지스터에 관한 것으로, 헤테로구조의 절연 게이트형 전계효과 트랜지스터는 전자주행층과, 장벽층, 및 접합층을 포함한다. 장벽층은 전자주행층 보다 작은 전자친화력을 갖는 재료 및 접합층과 동일한 전자친화력을 갖는 재료로 구성된다. 단일의 헤테로구조로 인해, 전자주행층과 소스(드레인) 전극간의 직렬저항은 복잡한 선택이온주입법 또는 선택 에피택셜 성장법(epitaxial growing method)을 이용하지 않고 감소될 수 있다.
Description
본 발명은 전계효과 트랜지스터에 관한 것으로, 더욱 상세하게는, 헤테로구조의 절연 게이트형 전계효과 트랜지스터에 관한 것이다.
최근, 고성능의 전계효과 트랜지스터에 대한 요구가 증가하고 있다. 전계효과 트랜지스터의 성능을 향상시키기 위해, 일반적으로 전계효과 트랜지스터의 박층화 및 고(高)반송농도가 요구되고 있다. 그러나, 전자주행층이 게이트 전극 하부에 밀착 배치되는 구조를 갖는 종래의 전계효과 트랜지스터에서 반송농도가 높은 전자주행층이 박층화되는 경우, 높은 반송농도로 인해 게이트 항복전압(breakdown voltage)이 저하되어, 이에 의해 트랜지스터의 성능이 개선되지 않는다.
상기한 문제점들을 극복하기 위해, 도 7에 나타낸 헤테로구조의 절연 게이트형 전계효과 트랜지스터(HIGFET) 1이 제안되었다. 전계효과 트랜지스터 1은 에피택셜 성장법에 의해 형성된 적층구조를 구비한다. 더욱 상세하게는, 전계효과 트랜지스터 1에서, 고저항의 반도체 버퍼층 3은 GaAs 반절연 기판 2 위에 형성된다. n-GaAs로 된 저저항의 전자주행층 4는 버퍼층 3 위에 형성되며, 예를 들어 i-AlGaAs로 된 도프되지 않은 높은 밴드갭(bandgap) 재료로 구성된 고저항의 장벽층 5는 전자주행층 4 위에 배치된다. 게다가, n-GaAs로 된 저저항의 접합층 6은 장벽층 5 위에 형성된다.
모두 옴전극으로 구성된 소스전극 7 및 드레인 전극 8은 접합층 6의 표면에 배치되어, 이에 의해 소스 영역 및 드레인 영역을 각각 형성한다. 게다가 접합층 6의 부분적 제거에 의해, 장벽층 5를 노출시킨다. 쇼트키 전극으로 구성된 게이트 전극 9는 장벽층 5의 표면에 배치되어, 이에 의해 게이트 영역을 형성한다.
이 구조에 따르면, 장벽층 5는 전자주행층 4 위에 배치된다. 그러므로, 이상에서 논의된 바와 같이, 전자주행층 4는 또한, 게이트 항복전압의 감소를 심각하게 악화시키지 않고 높은 반송농도로 박층화되어, 이에 의해 전계효과 트랜지스터 1의 성능을 향상시킬 수 있다.
도 7에 나타낸 전계효과 트랜지스터 1에서, 그러나, 고저항 및 높은 밴드갭 재료로 구성된 장벽층 5는 접합층 6과 전자주행층 4간에 설치된다. 이것은 불리하게도 각각의 소스와 드레인 영역에서 전자주행층 4까지의 액세스 저항(소스/게이트 또는 드레인/게이트간의 직렬저항)을 증가시킨다.
상기한 문제점들을 극복하는 방법으로서, 소스 및 드레인 영역의 직렬저항성분을 감소시키는 방법을 하기에 제시한다:
(1). 소스 및 드레인 전극에 이온을 선택적으로 주입하는 방법(DMT: 도프된 전자주행층 헤테로 Mis-FET).
(2). 소스 및 드레인 영역에 저저항의 결정을 재성장시키는 방법(DC-HIGFET: 도프된 전자주행층 헤테로구조의 절연 게이트형 FET).
도 8은 상기한 선택이온주입법(1)을 이용하여 얻은 절연 게이트형의 전계효과 트랜지스터 10을 나타낸다. 저저항의 Si 도프된 이온 주입된 층 11이 각각의 소스영역 및 드레인 영역에 구성된다. 소스 및 드레인 영역의 직렬저항성분이 절연 게이트형의 전계효과 트랜지스터 10에서 감소될 수 있지만, 도 8에 나타낸 선택이온주입법은, 에피택셜 성장 단계를 완료한 후, 이온 주입법과, 보호막 형성(약 300℃에서의 플라즈마 공정)과, 주입된 이온을 활성화시키기 위한 열처리(약 800℃), 및 보호막의 제거 등의 복잡하고 장시간의 공정단계를 요구한다. 이것은 제조비용을 증가시키고, 또한 재현성(reproducibility) 및 균일성(uniformity) 등의 전계효과 트랜지스터 10의 특성을 저하시킨다.
게다가, 고온 열처리 공정단계동안, 에피택셜 성장법에 의해 제어될 수 있는 불순물 분포가 혼란될 가능성이 있다. 게다가, 보호막을 형성하기 위해 플라즈마 처리가 수행되기 때문에, GaAs 기판 2 및 반도체층 3~5가 심각하게 손상될 수 있다.
도 9는 상기한 선택 재성장법(2)를 이용하여 얻은 절연 게이트형의 전계효과 트랜지스터 12를 나타낸다. 저저항의 결정 영역을 재성장시켜서 얻은 저저항의 n-GaAs 재성장층 13은 각각의 소스영역 및 드레인 영역에 배치된다.
또한, 도 9에 나타낸 선택 재성장법은 복잡한 공정을 요구한다. 더욱 상세하게는, 반도체층 3~5가 GaAs 기판 2에 에피택셜 성장된 후, 예를 들어 보호막 등의 패턴이 형성된다. 그런 다음, 반도체층 3~5의 일부분이 마스크와 같은 보호막을 이용하여 에칭되며, n-GaAs로 된 재성장층 13이 에피택셜 성장된다. 따라서, 전술한 이온 주입법 이외에 이 재성장법에서도, 공정은 복잡하며 장시간이 소요된다. 이것은 제조비용을 증가시키며, 또한 재현성 및 균일성 등의 전계효과 트랜지스터 12의 특성을 저하시킨다.
또한, 선택 재성장법에서, 성장 선택성은 보호막 패턴을 요구하며, 다량의 불순물이 재성장 계면에 잔여하여, 이것은 전계효과 트랜지스터 12의 신뢰성 및 특성에 악영향을 준다.
전술한 설명에서 나타낸 바와 같이, 도 8 및 도 9에 각각 나타낸 구조를 구비한 전계효과 트랜지스터 10, 12는 복잡한 제조공정과, 재현성과 신뢰성의 저하라는 문제점들을 드러내며, 이것은 또한 트랜지스터의 특성을 저하시킨다. 또한, 전계효과 트랜지스터 10, 12 모두는 사진석판술 공정이 수행되도록 게이트 전극과 소스 또는 드레인 전극간의 패턴 간격을 필요로 한다. 이것은 게이트 전극과 소스 또는 드레인 전극간의 간격이 더 길게 요구되는 것을 의미하며, 이것은 직렬저항의 증가라는 불리한 결과를 초래한다. 즉, 직렬저항은 복잡한 공정의 요구에도 불구하고 감소될 수 없다.
상기한 이유로, 우수한 성능을 갖는 헤테로구조의 절연 게이트형 전계효과 트랜지스터는 상업화될 수 없었고, 그리하여 직렬저항이 낮으며 단순한 제조공정으로 제조될 수 있는 전계효과 트랜지스터에 대한 요구가 있다.
도 1a는 본 발명의 첫 번째 구현예에 따른 전계효과 트랜지스터의 단면구조를 개략적으로 나타낸다.
도 1b는 본 발명의 첫 번째 구현예의 한 변경에 따른 전계효과 트랜지스터 21의 단면구조를 개략적으로 나타낸다.
도 2는 도 1에 나타낸 전계효과 트랜지스터의 소스전극(또는 드레인 전극) 하단 및 게이트 전극 하단의 전도 대역 선도를 나타낸다.
도 3은 도 7에 나타낸 종래의 전계효과 트랜지스터의 소스전극(또는 드레인 전극) 하단 및 게이트 전극 하단의 전도 대역 선도를 나타낸다.
도 4는 본 발명의 두 번째 구현예에 따른 전계효과 트랜지스터의 단면구조를 개략적으로 나타낸다.
도 5는 본 발명의 세 번째 구현예에 따른 전계효과 트랜지스터의 단면구조를 개략적으로 나타낸다.
도 6은 본 발명의 네 번째 구현예에 따른 전계효과 트랜지스터의 단면구조를 개략적으로 나타낸다.
도 7은 종래의 전계효과 트랜지스터의 단면구조를 개략적으로 나타낸다.
도 8은 다른 종래의 전계효과 트랜지스터의 단면구조를 개략적으로 나타낸다.
도 9는 또 다른 종래의 전계효과 트랜지스터의 단면구조를 개략적으로 나타낸다.
(도면의 주요 부분에 대한 부호의 설명)
21, 31, 41, 51: 전계효과 트랜지스터
22: GaAs 기판
24, 24a, 52: 전자주행층
25, 25a, 32, 42: 장벽층
26: 저저항의 접합층
27: 소스전극
28: 드레인 전극
29: 게이트 전극
본 발명은 이 요구를 만족하는 전계효과 트랜지스터에 관한 것이다. 본 발명의 한 관점에 따르면, 전계효과 트랜지스터는 기판; 기판 위의 전자주행층; 전자주행층 위의 적어도 제 1 장벽층; 및 제 1 장벽층 위의 접합층을 포함한다. 전자주행층은 제 1 장벽층보다 큰 전자 친화력을 갖는 재료로 구성되며, 접합층은 제 1 장벽층과 동일한 전자 친화력을 갖는 재료로 구성된다. 게이트 전극은 제 1 장벽층과 접촉하며, 소스전극과 드레인 전극은 접합층과 접촉한다.
본 발명의 다른 양상에 따른면, 전계효과 트랜지스터는 기판에 배치된 반도체 구조를 포함한다. 반도체 구조는 전자주행층과, 장벽구조 및 접합층을 저면에서 상면까지 순차적으로 포함하며, 장벽구조의 일부분을 노출시키도록 상면위에 오목부를 구비한다. 장벽구조는 제 1 장벽층을 구비한다. 전자주행층은 제 1 장벽층보다 큰 전자친화력을 갖는 재료로 구성되며, 접합층은 제 1 장벽층과 동일한 전자 친화력을 갖는 재료로 구성된다.
장벽구조와 쇼트키 접촉하도록, 게이트 전극은 장벽구조의 노출부에 배치된다. 또한, 소스전극과 드레인 전극이 각각 반도체 구조의 상면에 설치되어, 접합층과 옴접촉하게 된다.
바람직하게는, 제 1 장벽층은 전자주행층보다 높은 저항을 갖으며, 두께는 5㎚~15㎚이다.
한 구현예에서, 전자주행층은 n형의 InGaAs층이고, 제 1 장벽층은 도프되지 않은 GaAs층이며, 접합층은 n형의 GaAs층이다.
또한, 버퍼층이 전자주행층과 접촉하도록, 반도체 구조는 전자주행층과 기판간에 버퍼층을 포함할 수 있으며, 버퍼층은 전자주행층과 동일한 전자 친화력을 갖는 도프되지 않은 재료로 구성된다.
장벽구조는 하나 이상의 장벽층을 구비할 수 있다. 반도체 구조는 또한, 하나 이상의 전자주행층을 구비할 수 있다.
본 발명의 바람직한 구현예에 따르면, 전자주행층은 전자주행층과 접촉하는 장벽층보다 큰 전자 친화력을 갖는 재료로 구성되며, 저저항의 접합층은 접합층과 접촉하는 장벽층과 동등한 전자친화력을 갖는 재료로 구성된다. 그러므로, 액세스 저항(소스와 게이트간의 또는 드레인과 게이트간의 직렬저항)이 낮으며 따라서 상호 컨덕턴스가 높은 전계효과 트랜지스터, 및 높은 차단 주파수(cut-off frequency)가 에티택셜 성장과 오목부 에칭의 조합을 갖는 단순한 과정을 수행함으로써 단지 달성될 수 있다.
본 발명을 설명하기 위해, 현재 구현되는 여러 유형들을 도면에 나타내며, 그러나, 본 발명은 도시한 정교한 장치와 방법에 한정되지 않는다.
이하, 본 발명의 바람직한 구현예들을 도면들을 참조하여 상세히 설명한다. 도면에서, 각각의 구현예에 설명된 동일한 요소 또는 대응하는 요소들은 동일한 참조부호로서 나타낸다. 또한, 주지하는 바와 같이, 각각의 도면은 개략적인 구조를 나타내며, 각각의 반도체층의 실제적인 두께비를 나타내지 않는다.
[첫 번째 구현예]
도 1a는 본 발명의 첫 번째 구현예에 따른 전계효과 트랜지스터 21의 단면구조를 개략적으로 나타낸다. 전계효과 트랜지스터 21은 헤테로구조의 절연 게이트형 FET이다. 도 1에 나타낸 바와 같이, 전계효과 트랜지스터 21은 GaAs 기판 22와, GaAs 기판 22 위에 배치된 반도체 구조 51을 구비한다.
반도체 구조 51은 버퍼층 23과, 버퍼층 23 위에 형성된 전자주행층 24와, 전자주행층 24 위에 형성된 장벽층 25, 및 장벽층 25 위에 형성된 접합층 26을 포함한다. 버퍼층 23은 저항이 높고, 일반적으로 도프되지 않은 GaAs로 구성된다. 버퍼층 23은 GaAs 기판의 격자 결점의 영향을 억제하며, 전계효과 트랜지스터 21의 디바이스 구조가 형성된 우수한 표면을 제공하도록 형성된다.
전자주행층 24는 저항이 작으며, n-InGaAs로 구성된다. InGaAs의 격자상수는 GaAs보다 크기 때문에, 전자주행층 24는 여과층이다. 전자주행층 24가 버퍼층 23 위에 안정하게 존재할수 있도록, 전자주행층 24의 두께와 조성비가 제어된다.
장벽구조로서 이용된 장벽층 25의 저항은 높으며, 즉, 전자주행층 24 보다 높으며, i-GaAs로 구성된다. 주지하는 바와 같이, 전자주행층 24의 재료의 전자 친화력이 전자주행층 24와 접촉하는 장벽층 25 보다 크도록, GaAs가 선택된다. 접합층 26은 저항이 낮아서, 하기에 상세하게 설명될 소스전극 27 및 드레인 전극 28과 양호한 옴접촉(Ohmic contact)을 이룬다. 이 경우, 접합층 26은 n-GaAs로 구성되고, 접합층 26의 재료가 접합층 26이 접촉하는 장벽층 25와 동일한 전자 친화력을 갖도록, GaAs가 선택된다.
반도체 구조 51은 상면에 오목부 50을 구비한다. 오목부 50은 첫 번째 방향으로 확장하며, 접합층을 두 개의 영역으로 분할한다. 장벽층 25의 일부는 오목부 50에 의해 노출된다.
소스 전극 27과 드레인 전극 28은 접합층 26의 분할 영역에 형성되며, 게이트 전극 29는 장벽층 25의 노출된 부분 위에 배치된다. 소스전극 27 및 드레인 전극 28은 접합층 26과의 옴접촉이며, 게이트 전극은 장벽층 25와의 쇼트키 접촉 (Schottky contact)이다.
전계효과 트랜지스터 21은 하기의 방법에 의해 제조될 수 있다. 특히, 반송농도(carrier concentration)가 1×1016㎝－3이하인 반도체 버퍼층 23은 에피택셜 성장법에 의해 GaAs 기판 22 위에 먼저 에피택셜 성장된다. Si 도프된 n-InGaAs 전자주행층 24와, 잔여 반송 농도가 1016㎝－3이하인 도프되지 않은 i-GaAs 장벽층 25, 및 Si 도프된 n-GaAs 접합층 26이 또한 버퍼층 23 위에 에피택셜 성장되어, 이에 의해 GaAs 기판 22 위에 반도체 구조 51을 형성한다.
이후, 반도체 구조 51은 메사 에칭(mesa etching) 또는 이온 주입법(ion implanting method)에 의해 각각의 디바이스 영역으로 분리된다.
AuGe/Ni/Au 다층 패턴이 접합층 26의 표면에 증착 및 리프트-오프법(lift-off method)에 의해 형성된 후, 접합층 26과 옴접촉하는 소스전극 27 및 드레인 전극 28을 형성하도록 패턴을 합금시킨다.
층 26의 두께와 적어도 동등한 양으로 에칭에 의해 접합층 26이 제거된 곳에, 사진석판술이 다시 이용되어 게이트 패턴을 형성한다. 또한, 장벽층 25의 표면이 노출되어 있는 한, 장벽층 25의 일부분이 에칭될 수 있다. 예를 들어, Ti/Pt/Au 다층전극으로 구성된 게이트 전극 29는, 증착 및 리프트-오프법에 의해 장벽층 25의 노출면에 형성되어, 이에 의해 게이트 전극 29와 장벽층 25간의 쇼트키 접촉을 형성한다.
이하, 전계효과 트랜지스터 21의 동작을 상세히 설명한다.
도 2는 상술한 구조를 갖는 전계효과 트랜지스터 21의 소스전극 27(또는 드레인 전극 28)의 하단, 및 게이트 전극 29의 하단의 전도 대역 선도를 나타낸다. 도 3은 도 7에 나타낸 종래의 전계효과 트랜지스터의 소스전극 7(또는 드레인 전극 8) 및 게이트 전극 9의 하단의 전도 대역 선도를 나타낸다. 도 2 및 도 3에서, 수평축은 에너지 레벨을 나타내며, 수직축은 도면의 중앙부에 나타낸 전계효과 트랜지스터의 높이 방향에 따른 위치를 나타낸다. EF로 표시된 선은 반도체 구조에서의 페르미 레벨(Fermi level)을 나타낸다.
도 3에 나타낸 바와 같이, 종래의 전계효과 트랜지스터 1에서, 장벽층 5의 전도 대역의 레벨은 접합층 6 또는 전자주행층 4 보다 높게 위치된다. 그러므로, 소스전극 7(드레인 전극 8)에서 전자주행층 4까지의 저항(액세스 저항)은 매우 크게된다.
반대로, 본 발명의 첫 번째 구현예에 따른 전계효과 트랜지스터 21에서, 접합층 26 및 장벽층 25는 동일한 레벨의 전자 친화력을 갖는 재료로 구성된다. 그러므로, 도 2에 나타낸 바와 같이, 전계효과 트랜지스터 21의 반도체 구조는 단일의 헤테로구조를 구비하여, 장벽 25와 전자주행층 24간의 계면에서 에너지 장벽만큼의 스파이크만을 형성한다. 도 2에 나타낸 바와 같이, 전위장벽이 거의 삼각형 형상으로 표시되기 때문에, 실효적인 장벽두께는 감소되어, 전자터널확률(electron tunneling rate)을 증가시킬 수 있다.
이 전계효과 트랜지스터 21에서, 바람직하게는, 헤테로 접합 전계효과 트랜지스터 21이 전계효과 트랜지스터로서의 수행을 정확하게 나타내도록, 두께가 5㎚~15㎚의 범위의 도프되지 않은 층으로 구성되는 것이 좋다. 특히, 두께가 5㎚ 이상인 장벽층 25는 전자가 게이트 전극 29 하단에 흐르는 것을 저지하는 것으로 충분히 작용한다. 두께가 15㎚ 이하인 장벽층 25는 전자가 접합층 26에서 장벽층 25를 경유하여 전자주행층 24까지 흐르는 것을 용이하게 하도록 작용한다.
게다가, 접합층 26과 장벽층 25는 동일한 레벨의 전자 친화력을 갖는 재료로 구성되기 때문에, 전도 대역 불연속점(ΔEC)이 그들사이에 형성되지 않는다. 그 결과, 접합층 26으로부터 보여진 실효적인 장벽의 높이가 ΔEC와 동일한 양으로 감소하여, 이에 의해 장벽 넘어로 전자주행층 24로 흐르는 열이온화전류성분을 증가시킨다. 전술한 이유로, 소스전극 27 또는 드레인 전극 28에서 전자주행층 24까지의 액세스 저항이 감소될 수 있다.
첫 번째 구현예에서 설명된 전계효과 트랜지스터 21에서, 접합층 26과, 장벽층 25와, 전자주행층 24 및 기판 22를 위한 재료는 각각 GaAs, GaAs, InGaAs, 및 GaAs이다. 그러나, 재료는 상기한 조합에 한정되지 않으며, 표 1에 나타낸 다른 조합이 가능할 수 있다.
| 접합층 | 장벽층 | 전자주행층 | 기판 |
| AlGaAs | AlGaAs | InGaAs | GaAs |
| AlGaAs | AlGaAs | GaAs | GaAs |
| InGaP | InGaP | InGaAs | GaAs |
| InGaP | InGaP | GaAs | GaAs |
| InP | InP | InGaAs | InP |
| InAlAs | InAlAs | InGaAs | InP |
| InAlGaP | InAlGaP | InGaAs | InP |
| InAlGaP | InAlGaP | InP | InP |
| InAlGaP | InAlAs | InP | InP |
[첫 번째 구현예의 변형]
도 1b는 첫 번째 구현예에 따른 최적 구조들 중 하나를 나타낸다. 도 1b에 나타낸 바와 같이, 전계효과 트랜지스터 61은 GaAs 기판 22 위에 반도체 구조 62를 구비한다. 반도체 구조 62는 도 1a에 나타낸 반도체 구조 51과는 다른데, 반도체 구조 62의 버퍼층이, 다른 전자 친화력를 갖는 제 1과 제 2 버퍼층을 포함한다는 점에서 다르다. 특히, 반도체 구조 62에서, 버퍼층 65는 i-GaAs로 구성된 제 1 서브 버퍼층 63과, i-InGaAs로 구성된 제 2 서브 버퍼층 64를 포함한다. 제 2 서브 버퍼층 64는 전자주행층 24와 접촉하며, 전자주행층 24의 전자 친화력과 동일하다. 제 1 서브 버퍼층 63은 제 2 서브 버퍼층 64와 GaAs 기판 22 간에 설치되며, 제 2 서브 버퍼층 64의 전자 친화력 보다 작다. 각 층의 박막 두께와 반송농도를 표 2에 나타낸다.
| 층 | 조성 | 두께(㎚) | 반송농도(㎝－3) |
| 접합층 26 | n-GaAs | 100 | 6×1018 |
| 장벽층 25 | i-GaAs | 15 | ≤1015 |
| 전자주행층 24 | n-InGaAs | 10 | 5×1018 |
| 두 번째 버퍼층 64 | i-InGaAs | 5 | ≤1016 |
| 첫 번째 버퍼층 63 | i-GaAs | 500 | ≤1016 |
도 1b의 구조에 따라서, 전자주행층 24와 동일한 조성을 갖지만 반송농도가 적은 제 2 서브 버퍼층 64는 전자주행층 24과 제 1 버퍼층 63간에 설치된다. 이것은 전자주행층 24와 제 1 서브 버퍼층 63간의 헤테로 접합에 의해 전자주행층 24가 감소되는 것을 방지하며, 전자주행층 24에서의 반송이 감소되는 것을 방지한다. 그러므로, 전계효과 트랜지스터 61은 우수한 실행들을 나타낸다.
[두 번째 구현예]
도 4는 본 발명의 두 번째 구현예에 따른 전계효과 트랜지스터 31의 단면도를 개략적으로 나타낸다.
전계효과 트랜지스터 31은 GaAs 기판 22 위에 반도체 구조 53을 구비한다. 반도체 구조 53은 도 1에 나타낸 반도체 구조 51과 다른데, 반도체 구조 53이 전자주행층 24와 접합층 26간에, 두 개의 장벽층들, 즉, 제 1 장벽층 25a와 제 2 장벽층 32를 갖는 장벽구조 58을 포함한다는 점에서 다르다.
제 2 장벽층 32는 n-InGaAs로 구성된 전자주행층 24 위에 배치되며, i-GaAs 로 구성된다. GaAs는 전자주행층 24용 재료 보다 작은 전자 친화력을 갖는 재료로 선택된다. 제 1 장벽 25a는 i-InGaP로 구성되며, 제 2 장벽층 32와 접합층 26간에 배치된다. InGaP는 제 2 장벽층 32와 전자주행층 24용 재료 보다 작은 전자 친화력을 갖는 재료, 및 접합층 26용 재료와 동일한 전자 친화력을 갖는 재료로 선택된다. 접합층 26은 낮은 저항을 갖는 n-InGaP로 구성된다.
전계효과 트랜지스터 31에서, 반도체 구조 53의 상면에 형성된 오목부 54는 제 2 장벽층 32를 노출시키며, 게이트 전극 29는 제 2 장벽층 32 위에 배치된다. 구조에 따라서, 다른 재료로 인해, 제 2 장벽층 32와 제 1 장벽층 25a의 에칭속도가 다르기 때문에, 오목부 54는 습식 에칭법에 의해 반도체 구조 53에 용이하게 형성된다. 그러나, 게이트 전극 29가 장벽구조 58의 부분에 배치되는 한, 게이트 전극 29는 제 1 장벽층 25a에 형성될 수 있다.
두 번째 구현예의 감소된 액세스 저항의 원리는 근본적으로 첫 번째 구현예의 것과 유사하며, 장벽층이 이층 구조, 즉, 제 1 장벽층 25a와 제 2 장벽층 32로 구성되지만, 두 번째 구현예는 본 발명의 잇점을 나타낸다.
도 4에 대하여, 전계효과 트랜지스터 31을 얻기 위해, 반송농도가 1×1016㎝－3이하인 고저항의 반도체 버퍼층 23과, Si 도프된 n-InGaAs 저(低)저항의 전자주행층 24, 및 잔여 반송농도가 1016㎝－3이하인 도프되지 않은 i-GaAs 고저항의 제 2 장벽층 32가 첫 번째 구현예와 실질적으로 유사한 방법으로 반절연 GaAs 기판 22 위에 연속적으로 형성된다. 첫 번째 구현예에서와 같이, 전자주행층 24를 형성하기 위한 재료의 전자 친화력은, 전자주행층 24와 접촉하는, 즉, 전자주행층 24에 밀착 배치되는 제 2 장벽층 32를 위한 재료 보다 크다.
또한, 두 번째 구현예에서, 잔여 반송농도가 1016㎝－3이하인 도프되지 않은 i-InGaP 고저항의 제 1 장벽층 25a가 에피택셜 성장법(epitaxial growing method)에 따라 제 2 장벽층 32에 형성된다.
그런 다음, Si 도프된 n-InGaP 저저항의 접합층 26은 에피택셜 성장법에 의해 제 1 장벽층 25a에 형성된다. 저저항의 접합층 26을 형성하기 위한 재료는, 접합층 26과 접합하는, 즉, 접합층 26 하부에 밀착 배치되는 제 1 장벽층 25a를 위한 재료와 동등한 전자 친화력를 갖는다.
이 방법에서, 고저항의 버퍼층 23과, 전자주행층 24와, 제 2 장벽층 32와, 제 1 장벽층 25a, 및 저저항의 접합층 26이 반도체 구조 53을 얻도록 GaAs 기판 22 위에 연속적으로 적층된다. 그런 다음, 반도체 구조 53은 메사 에칭 또는 이온 주입법에 의해 각각의 디바이스로 분리된다.
이후, 소스전극 27 및 드레인 전극 28은, 첫 번째 구현예의 것과 동일한 재료 및 방법에 의해 저저항의 접합층 26의 표면에 배치되어, 이에 의해 소스영역과 드레인 영역을 각각 형성한다.
게다가, 저저항의 접합층 26 및 제 2 장벽층 32가 층 26과 층 32의 두께와 적어도 동일한 양으로 에칭에 의해 제거된 곳에, 다시 사진석판술을 이용하여, 게이트 패턴이 개방된다. 상술한 층 26과 층 25a의 제거에 의해 노출된 제 2 장벽층 32 위에는, 첫 번째 구현예의 것과 유사한 방법 및 조성재료를 이용하여 게이트 전극 29가 형성되어, 이에 의해 게이트 영역을 형성한다. 전계효과 트랜지스터 31은 이렇게 하여 완성된다.
두 번째 구현예의 전계효과 트랜지스터 31에서, 저저항의 접합층 26과, 제 1 장벽층 25a와, 제 2 장벽층 32와, 전자주행층 24, 및 기판 22를 위한 구성재료는 각각 InGaP, InGaP, GaAs, InGaAs 및 GaAs이다. 그러나, 재료는 상기한 조합에 한정되지 않으며, 표 3에 나타낸 다른 조합이 가능할 수 있다.
| 접합층 | 제 1 장벽층 | 제 2 장벽층 | 전자주행층 | 기판 |
| AlGaAs | AlGaAs | GaAs | InGaAs | GaAs |
| InGaP | InGaP | AlGaAs | GaAs | GaAs |
| InGaP | InGaP | AlGaAs | InGaAs | GaAs |
| AlGaAs | AlGaAs | InGaP | GaAs | GaAs |
| AlGaAs | AlGaAs | InGaP | InGaAs | GaAs |
| InAlAs | InAlAs | InP | InGaAs | InP |
| InAlGaP | InAlGaP | InP | InGaAs | InP |
| InAlGaP | InAlGaP | InAlAs | InGaAs | InP |
또한, 첫 번째 구현예의 변경에서 설명한 바와 같이, 두 개의 서브 버퍼층들을 구비하는 버퍼층이 본 구현예에 따른 장치에 인가될 수 있다.
[세 번째 구현예]
도 5는 본 발명의 세 번째 구현예에 따른 전계효과 트랜지스터 41의 단면구조를 개략적으로 설명한다.
전계효과 트랜지스터 41은 GaAs 기판 22 위에 반도체 구조 55를 구비한다. 반도체 구조 55는 도 1에 나타낸 반도체 구조 51과 다른데, 반도체 구조 55가 전자주행층 24와 접합층 26간에 세 개의 장벽층들, 즉, 제 1 장벽층 25a, 제 2 장벽층 32, 및 제 3 장벽층 42를 갖는 장벽구조 59를 포함한다는 점에서 다르다.
제 2 장벽층 32는 n-InGaAs로 구성된 전자주행층 24 위에 배치되며, i-GaAs로 구성된다. GaAs는 전자주행층 24용 재료 보다 작은 전자 친화력을 갖는 재료로 선택된다. 제 3 장벽 42는 i-InGaAs로 구성되며, 제 2 장벽층 32 위에 배치된다. InGaAs는 제 2 장벽층 32를 위한 재료 보다 큰 전자 친화력을 갖는 재료에서 선택된다. 제 1 장벽층 25a는 i-InGaP로 구성되며, 제 3 장벽층 42와 접합층 26간에 배치된다. InGaP는 제 2 장벽층 32와 전자주행층 24를 위한 재료 보다 작은 전자 친화력을 갖는 재료, 및 접합층 26을 위한 재료와 동등한 전자 친화력을 갖는 재료로 선택된다. 접합층 26은 저항이 작은 n-InGaP로 구성된다.
전계효과 트랜지스터 41에서, 반도체 구조 55의 상면에 형성된 오목부 56은 제 2 장벽층 32를 노출시키며, 게이트 전극 29는 제 2 장벽층 32 위에 배치된다. 구조에 따라서, 다른 재료로 인해, 제 2 장벽층 32와 제 3 장벽층 42의 에칭속도가 다르기 때문에, 오목부 56은 습식 에칭법에 의해 반도체 구조 55 위에 용이하게 형성된다. 그러나, 게이트 전극 29가 장벽구조 59의 부분에 배치되는 한, 게이트 전극 29는 제 1 장벽층 25a와, 제 2층 32 또는 제 3층 42 중 어느 하나에 형성될 수 있다.
이상에서 논의된 바와 같이, 장벽층이 다층구조, 즉, 제 1 장벽층 25a와, 제 2 장벽층 32 및 제 3 장벽층들 42로 구성되지만, 세 번째 구현예의 감소된 액세스 저항의 원리는 근본적으로 첫 번째 구현예와 두 번째 구현예의 것과 유사하며, 세 번째 구현예는 본 발명의 잇점을 나타낸다.
도 5에 대하여, 전계효과 트랜지스터 41을 얻기 위해, 반송농도가 1×1016㎝－3이하인 고저항의 반도체 버퍼층 23과, Si 도프된 n-InGaAs 저저항의 전자주행층 24와, 잔여 반송농도가 1016㎝－3인 도프되지 않은 i-GaAs 고저항의 제 2 장벽층 32, 및 잔여 반송농도가 1016㎝－3이하인 도프되지 않은 i-GaAs 고저항의 제 3 장벽층 42가 두 번째 구현예와 실질적으로 동일한 방법으로 반절연 GaAs 기판 22에 연속적으로 형성된다. 첫 번째와 두 번째 구현예들에서와 같이, 전자주행층 24를 형성하기 위한 조성재료는 전자주행층 24와 접속하는, 즉, 전자주행층 24에 밀착 배치되는 제 2 장벽층 32를 위한 재료 보다 큰 전자 친화력을 갖는다.
또한, 세 번째 구현예에서, 잔여 반송농도가 1016㎝－3이하인 도프되지 않은 i-InGaP 고저항의 제 1 장벽층 25a가 에피택셜 성장법에 의해 제 3 장벽층 42 위에 형성된다.
Si 도프된 n-InGaP 저저항의 접합층 26이 에피택셜 성장법에 의해 제 1 장벽층 25a 위에 형성된다. 저저항의 접합층 26을 위한 조성재료는 접합층 26과 접촉하는, 즉, 접합층 26 하부에 밀착 배치되는 제 1 장벽층 25a를 위한 재료와 동등한 전자 친화력을 갖는다.
이 방법으로, 적층 구조 55를 얻기 위해, GaAs 기판 22 위에는 고저항의 버퍼층 23과, 전자주행층 24와, 제 2 장벽층 32와, 제 3 장벽층 42와, 제 1 장벽층 25a, 및 저저항의 접합층 26이 연속적으로 적층된다. 그런 다음, 적층구조 55는 메사 에칭 또는 이온 주입법에 의해 각각의 디바이스로 분리된다.
이후, 소스전극 27 및 드레인 전극 28은, 첫 번째 구현예의 것과 동일한 재료 및 방법에 의해 저저항의 접합층 26의 표면에 배치되어, 이에 의해 소스영역 및 드레인 영역을 각각 형성한다.
게다가, 저저항의 접합층 26과 제 1 장벽층 25a 및 제 3 장벽층 42가 에칭에 의해 층 26과, 층 25a 및 층 42의 두께와 적어도 동등한 양으로 제거된 곳에, 다시 사진석판술(photolithographic method)을 이용하여 게이트 패턴이 개방된다. 상술한 층 26과, 층 25a, 층 42의 제거에 의해 노출된 제 2 장벽층 32에는, 첫 번째와 두 번째 구현예들의 것과 유사한 방법과 조성재료를 이용하여 게이트 전극 29가 형성되어, 이에 의해 게이트 영역을 형성한다. 전계효과 트랜지스터 41은 이렇게 하여 완성된다.
세 번째 구현예의 전계효과 트랜지스터 41에서, 저저항의 접합층 26을 위한 조성재료와, 제 1 장벽층 25a와, 제 3 장벽층 42와, 제 2 장벽층 32와, 전자주행층 24, 및 기판 22는 각각 InGaP, InGaP, InGaAs, GaAs, InGaAs, 및 GaAs이다. 그러나, 재료는 상기한 조합에 한정되지 않으며, 표 4에 나타낸 다른 조성들이 가능할 수 있다.
| 접합층 | 제 1 장벽층 | 제 3 장벽층 | 제 2 장벽층 | 전자주행층 | 기판 |
| InGaP | InGap | AlGaAs | GaAs | InGaAs | GaAs |
| AlGaAs | AlGaAs | InGaP | GaAs | InGaAs | GaAs |
| InGaP | InGaP | InGaAs | InGaP | InGaAs | GaAs |
| AlGaAs | AlGaAs | InGaAs | AlGaAs | InGaAs | GaAs |
| InGaP | InGaP | InGaAs | AlGaAs | InGaAs | GaAs |
| AlGaAs | AlGaAs | InGaAs | InGaP | InGaAs | GaAs |
| InGaP | InGaP | GaAs | InGaP | InGaAs | GaAs |
| AlGaAs | AlGaAs | GaAs | AlGaAs | InGaAs | GaAs |
| InGaP | InGaP | GaAs | AlGaAs | InGaAs | GaAs |
| AlGaAs | AlGaAs | GaAs | InGaP | InGaAs | GaAs |
| InAlAs | InAlAs | InGaAs | InP | InGaAs | InP |
| InAlAs | InAlAs | InGaAs | InAlAs | InGaAs | InP |
| InP | InP | InGaAs | InAlAs | InGaAs | InP |
| InP | InP | InGaAs | InP | InGaAs | InP |
또한, 첫 번째 구현예의 변경에서 설명된 바와 같이, 두 개의 서브 버퍼층들을 구비한 버퍼층은 본 구현예에 따른 디바이스에 인가될 수 있다.
[네 번째 구현예]
도 6은 본 발명의 네 번째 구현예에 따른 전계효과 트랜지스터 51의 단면구조를 개략적으로 나타낸다.
전계효과 트랜지스터 51은 GaAs 기판 22 위에 반도체 구조 57을 구비한다. 반도체 구조 57은 도 1에 나타낸 반도체 구조 51과 다른데, 반도체 구조 57이 버퍼층 23과 장벽층 25간에 두 개의 전자주행층, 즉, 제 1 전자주행층 24a와 제 2 전자주행층 52를 포함한다는 점에서 다르다.
제 2 전자주행층 52는 버퍼층 23 위에 배치되며, n-GaAs로 구성된다. 제 1 전자주행층 24a는 제 2 전자주행층 52와 장벽층 25간에 배치되며, n-InGaAs로 구성된다. 제 1 전자주행층 24a용 재료와 제 2 전자주행층 52용 재료는 장벽층 25 보다 큰 전자 친화력을 갖는다.
전자주행층이 이층구조, 즉, 제 1 전자주행층 24a와 제 2 전자주행층 52로 구성되거나 또는 다층구조로 구성되지만, 네 번째 구현예의 감소된 액세스 저항의 원리는 첫 번째 구현예의 것과 근본적으로 유사하며, 네 번째 구현예는 본 발명의 잇점을 나타낸다.
도 6에 대하여, 전계효과 트랜지스터 51을 얻기 위해, 반송농도가 1×1016㎝－3이하인 고저항의 반도체 버퍼층 23이, 첫 번째 구현예와 실질적으로 유사한 방법으로 반절연 GaAs 기판 22 위에 먼저 형성된다.
그런 다음, 에피택셜 성장법에 따라 고저항의 반도체 버퍼층 23 위에 Si 도프된 n-GaAs 저저항의 제 2 전자주행층 52가 배치된다.
그 결과, Si 도프된 n-InGaAs 저저항의 제 1 전자주행층 24a와, 잔여 반송농도가 1016㎝－3이하인 도프되지 않은 i-GaAs 고저항의 장벽층 25, 및 Si 도프된 n-GaAs 저저항의 접촉층 26이 첫 번째 구현예와 실질적으로 유사한 방법으로 제 2 전자주행층 52 위에 연속적으로 형성된다. 첫 번째 구현예에서와 같이, 제 1 전자주행층 24a를 형성하기 위한 재료는 제 1 전자주행층 24a와 접촉하는, 즉, 제 1 전자주행층 24a에 밀착 배치되는 장벽층 25를 위한 재료 보다 큰 전자 친화력을 갖으며, 저저항의 접합층 26용 재료는 접합층 26과 접합하는, 즉, 접합층 26 하에 밀착 배치되는 장벽층 25용 재료와 동등한 전자 친화력을 갖는다.
이 방법에서, 적층구조를 얻기 위해, 고저항의 버퍼층 23과, 제 2 전자주행층 52와, 제 1 전자주행층 24a, 장벽층 25 및 저저항의 접합층 26이 연속적으로 GaAs 기판 22 위에 적층된다. 그런 다음, 반도체 구조 57은 메사 에칭 또는 이온 주입법에 의해 각각의 디바이스로 분리된다.
이후, 소스전극 27 및 드레인 전극 28이 첫 번째 구현예의 것과 동일한 재료들과 동일한 방법으로 저저항의 접합층 26의 표면에 배치되어, 소스영역과 드레인 영역을 각각 형성한다.
게다가, 저저항의 접합층 26이 에칭에 의해 층 26의 두께와 적어도 동등한 양으로 제거된 곳에, 다시 사진석판술(photolithographic method)을 이용하여 게이트 패턴이 개방된다. 상술한 층 26의 제거에 의해 노출된 장벽층 25의 표면에는, 첫 번째 구현예들의 것과 유사한 방법과 조성재료를 이용하여 게이트 전극 29가 형성되어, 이에 의해 게이트 영역을 형성한다. 전계효과 트랜지스터 51은 이렇게 하여 완성된다.
네 번재 구현예의 전계효과 트랜지스터 51에서, 저저항의 접합층 26과, 장벽층 25와, 제 1 전자주행층 24a와, 제 2 전자주행층 52 및 기판 22용 조성재료들은 각각 GaAs, GaAs, InGaAs, GaAs 및 GaAs이다. 그러나, 재료들은 상기한 조합에 한정되지 않으며, 표 5에 나타낸 다른 조성이 가능하다.
| 접합층 | 장벽층 | 제 1 전자주행층 | 제 2 전자주행층 | 기판 |
| InGaP | InGaP | GaAs | InGaAs | GaAs |
| InGaP | InGaP | InGaAs | GaAs | GaAs |
| AlGaAs | AlGaAs | GaAs | InGaAs | GaAs |
| AlGaAs | AlGaAs | InGaAs | GaAs | GaAs |
| InAlAs | InAlAs | InP | InGaAs | InP |
| InAlAs | InAlAs | InGaAs | InP | InP |
| InP | InP | InGaAs | InP | InP |
| InAlGaP | InAlGaP | InP | InGaAs | InP |
| InAlGaP | InAlGaP | InGaAs | InP | InP |
전술한 구현예들에서, 본 발명은 장벽층이 절연층으로서 저항이 높은 헤테로구조의 절연 게이트형 전계효과 트랜지스터로서 설명된다. 본 발명은 게이트 전극과 소스/드레인 전극간의 직렬저항과 관련된 문제점들을 해결하기 위한 이런 헤테로구조의 절연 게이트형 전계효과 트랜지스터에 가장 적절하게 인가될 수 있다.
본 발명이 적용된 전계효과 트랜지스터가 헤테로구조를 갖는 한, 고전자이동도 트랜지스터(HEMT) 등의 다른 유형의 전계효과 트랜지스터들에 본 발명이 또한 적용될 수 있다. 본 발명이 고전자이동도 트랜지스터에 적용되는 경우, 도프되지 않은 층이 저항이 크며 전자공급층이 저항이 작지만, 상술한 전자주행층 및 장벽층은 2차원의 전자 기체가 형성된 도프되지 않은 층과, 도프되지 않은 층에 전자를 공급하는 전자공급층에 각각 대응한다.
본 발명의 바람직한 구현예들을 기재하였지만, 여기에 기재된 원리를 수행하는 다양한 방법이 하기의 청구항들의 범위내에서 고려된다. 그러므로, 본 발명의 범위가 청구항에서 설명하는 것 이외의 것을 제외하고 한정하지 않는다.
Claims (10)
- 기판;기판 위의 전자주행층(channel layer);전자주행층 위의 적어도 제 1 장벽층;제 1 장벽층 위의 접합층(contact layer);제 1 장벽층과 접촉하는 게이트 전극; 및접합층과 접촉하는 소스전극 및 드레인 전극을 포함하는 전계효과 트랜지스터(field effect transistor)로서,상기한 전자주행층은 상기한 제 1 장벽층 보다 큰 전자친화력을 갖는 재료로 구성되며, 상기한 접합층은 상기한 제 1 장벽층과 동일한 전자친화력을 갖는 재료로 구성되는 것을 특징으로 하는 전계효과 트랜지스터.
- 제 1 장벽층보다 큰 전자친화력을 갖는 재료로 구성된 전자주행층과, 상기한 제 1 장벽층을 구비하는 장벽구조, 및 상기한 제 1 장벽층과 동일한 전자친화력을 갖는 재료로 구성된 접합층을 저면에서 상면까지 순차적으로 포함하며, 상기한 장벽구조의 일부분이 노출되도록 상면에 오목부를 구비하고 있는, 기판 위에 설치된 반도체 구조;장벽구조와 쇼트키 접촉하며, 상기한 장벽구조의 노출부에 설치된 게이트 전극; 및접합층과 옴접촉하며, 상기한 반도체 구조의 상면에 각각 설치된 소스전극 및 드레인 전극을 포함하는 것을 특징으로 하는 전계효과 트랜지스터.
- 제 2항에 있어서, 상기한 제 1 장벽층의 저항은 상기한 전자주행층 보다 큰 것을 특징으로 하는 전계효과 트랜지스터.
- 제 3항에 있어서, 상기한 제 1 장벽층의 두께는 약 5㎚~15㎚임을 특징으로 하는 전계효과 트랜지스터.
- 제 3항에 있어서, 상기한 전자주행층은 n형의 InGaAs층이고, 상기한 제 1 장벽층은 도프되지 않은 GaAs층이며, 상기한 접합층은 n형의 GaAs층임을 특징으로 하는 전계효과 트랜지스터.
- 제 5항에 있어서, 상기한 반도체 구조가, 상기한 전자주행층과 동일한 전자친화력을 갖는 도프되지 않은 재료로 구성되며, 상기한 전자주행층과 기판간에 상기한 전자주행층과 접촉하도록 형성된 버퍼층을 더 포함하는 것을 특징으로 하는 전계효과 트랜지스터.
- 제 2항에 있어서, 상기한 장벽구조는, 전자친화력이 상기한 전자주행층 보다 작으며 상기한 제 1 장벽층 보다 큰 재료로 구성되고, 상기한 제 1 장벽층과 전자주행층간에 형성된 제 2 장벽층을 더 포함하는 것을 특징으로 하는 전계효과 트랜지스터.
- 제 7항에 있어서, 상기한 장벽구조는, 상기한 제 2 장벽층 보다 큰 전자친화력을 갖는 재료로 구성되고, 상기한 제 1 장벽층과 제 2 장벽층간에 형성된 제 3 장벽층을 더 포함하는 것을 특징으로 하는 전계효과 트랜지스터.
- 제 7항에 있어서, 상기한 반도체 구조는 상기한 기판과 상기한 전자주행층간에 다른 전자주행층을 더 포함하는 것을 특징으로 하는 전계효과 트랜지스터.
- 제 2항에 있어서, 상기한 전계효과 트랜지스터는 헤테로구조(heterostructure)의 절연 게이트형 전계효과 트랜지스터임을 특징으로 하는 전계효과 트랜지스터.
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