DE202016000166U1 - Dreidimensionale integrierte Schaltung - Google Patents

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Abstract

Eine Vorrichtung umfassend: ein erstes Substrat mit dielektrischen Strukturen, leitfähigen Strukturen und einer ersten Verbindungsstruktur, wobei das erste Substrat eine Spaltoberfläche an einer der ersten Verbindungsstruktur gegenüberliegenden Seite umfasst; eine bindende Oxidschicht; und ein zweites Substrat mit einer zweiten Verbindungsstruktur, die an das erste Substrat gebunden ist und in Kommunikation mit der ersten Verbindungsstruktur ist, um ein dreidimensionales integriertes Schaltungsgerät zu bilden mit mehreren gestapelten integrierten Schaltungs-(IC)-Schichten, wobei das erste Substrat eine der gestapelten IC-Schichten ist und das zweite Substrat eine andere der gestapelten IC-Schichten ist.

Description

  • VERWEIS AUF VERWANDTE ANMELDUNGEN
  • Die vorliegende Anmeldung beansprucht die Priorität jeder der folgenden vorläufigen Anmeldungen, die beide durch Verweis in ihrer Gesamtheit hier aufgenommen werden: US Provisional Patent Application No. 62/101,954 , eingereicht am 9. Januar 2015, und US Provisional Patent Application No. 62/120,265 , eingereicht am 24. Februar 2015.
  • HINTERGRUND
  • Die vorliegende Erfindung betrifft im Allgemeinen die Herstellung von integrierten Schaltungsgeräten. Insbesondere sieht die vorliegende Erfindung resultierende Geräte zum Stapeln und Verbinden von dreidimensionalen (3D) Geräten unter Verwendung von heterogenen und nicht-einheitlichen Schichten vor, wie beispielsweise vollständig hergestellte integrierte Schaltungen. Beispielsweise können die integrierten Schaltungen unter anderem Speichergeräte, Prozessorgeräte, digitale Signalverarbeitungsgeräte, anwendungsspezifische Geräte, Steuer- oder Regelungsgeräte, Kommunikationsgeräte und andere umfassen.
  • ZUSAMMENFASSUNG
  • Gemäß der vorliegenden Erfindung sind Techniken vorgesehen, die im Allgemeinen die Herstellung von integrierten Schaltungsgeräten betreffen. Insbesondere sieht die vorliegende Erfindung resultierende Geräte zum Stapeln und Verbinden von dreidimensionalen (3D) Geräten unter Verwendung von heterogenen und nicht-einheitlichen Schichten vor, wie beispielsweise vollständig hergestellte integrierte Schaltungen. Beispielsweise können die integrierten Schaltungen unter anderem Speichergeräte, Prozessorgeräte, digitale Signalverarbeitungsgeräte, anwendungsspezifische Geräte, Steuer- oder Regelungsgeräte, Kommunikationsgeräte und andere umfassen.
  • Es ist ein erstes Substrat mit dielektrischen Strukturen und leitfähigen Strukturen vorgesehen. Ionen werden in das erste Substrat implantiert, wobei die Ionen durch die dielektrischen Strukturen und die leitfähigen Strukturen wandern um eine Spaltebene in dem ersten Substrat zu definieren. Das erste Substrat wird an der Spaltebene gespalten, um eine gespaltene Schicht mit der dielektrischen Struktur und den leitfähigen Strukturen zu erhalten. Die gespaltene Schicht bildet eine von mehreren gestapelten integrierten Schaltungs-(IC, engl.: integrated circuit)-Schichten eines dreidimensionalen integrierten Schaltungsgeräts.
  • Es sind dreidimensionales Aufschichten und Verbinden von heterogenen und nicht-einheitlichen Schichten, wie beispielsweise vollständig hergestellten integrierten Schaltungen, vorgesehen. Es sind Techniken für eine wesentliche Verringerung des Zwischenschichtabstands und Erhöhung der verfügbaren Zwischenschichtverbindungsdichte beinhaltet, was zu erhöhter Signalbandbreite und Systemfunktionalität führt.
  • In einem Beispiel umfasst eine Vorrichtung ein erstes Substrat mit dielektrischen Strukturen, leitfähigen Strukturen und einer ersten Verbindungsstruktur, wobei das erste Substrat eine Spaltoberfläche auf einer der ersten Verbindungsstruktur gegenüberliegenden Seite umfasst. Die Vorrichtung umfasst ferner eine bindende Oxidschicht und ein zweites Substrat mit einer zweiten Verbindungsstruktur, die an das erste Substrat gebunden und in Kommunikation mit der ersten Verbindungsstruktur ist, um ein dreidimensionales integriertes Schaltungsgerät zu bilden, das mehrere gestapelte integrierte Schaltungs-(IC)-Schichten hat, wobei das erste Substrat eine der gestapelten IC-Schichten ist und das zweite Substrat eine andere der gestapelten IC-Schichten ist.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine vereinfachte Querschnittsansicht der vorliegenden Erfindung, wobei die ”Unterseite” auf dem Transfergerät an die ”oberen” Schichten des darunterliegenden Geräts gebunden ist.
  • 2 stellt eine heterogene Struktur dar, die eine Schicht von Transistorgeräten und ein oberes Netzwerk von Metall und Materialien mit niedriger dielektrischer Konstante umfasst, mit Vorkehrungen für Zwischenschicht-Kühlkanäle, in einem Beispiel vorgesehen durch Implantation durch eine zusätzliche, gemusterte Fotolackschicht.
  • 3 ist eine vereinfachte Querschnittsansicht, die eine gemusterte Schicht mit hoher thermischer Leitfähigkeit angeordnet zeigt, die Kühlkanäle beinhaltet.
  • 4 zeigt eine vereinfachte Querschnittsansicht einer ”Oberseite-auf-Oberseite”-Metallschichtbindung von einer Transfergerätschicht und einer unteren Geräteschicht in einer 3DIC-Stapelung.
  • DETAILBESCHREIBUNG DER SPEZIFISCHEN BEISPIELE
  • Gemäß der vorliegenden Erfindung sind Techniken vorgesehen, die im Allgemeinen die Herstellung von integrierten Schaltungsgeräten betreffen. Insbesondere sieht die vorliegende Erfindung entstandene Geräte zum Stapeln und Verbinden von dreidimensionalen (3D) Geräten unter Verwendung von heterogenen und nicht-einheitlichen Schichten vor, wie beispielsweise vollständig hergestellte integrierte Schaltungen. Beispielsweise können die integrierten Schaltungen unter anderem Speichergeräte, Prozessorgeräte, digitale Signalverarbeitungsgeräte, anwendungsspezifische Geräte, Steuer- oder Regelungsgeräte, Kommunikationsgeräte und andere umfassen.
  • In einem Beispiel bildet und erweitert die vorliegende Erfindung die Fähigkeiten von zwei großen Technologiegebieten, Schichttransfer zur Bildung von gebundenen Stapeln homogener Schichten, wie beispielsweise die Bildung von Silizium-auf-Isolator (SOI) Wafern wie derzeit verwendet, und Entwicklung zur Bildung von 3D-Stapeln elektrischer Geräte durch die Verwendung von komplexen Zwischenschichten und spärlichen Feldern von Durchkontaktierungen für Verbindungen zwischen Geräten.
  • In einem Beispiel sieht die vorliegende Erfindung das Stapeln und Verbinden von diversen elektrischen und elektromechanischen Schichten vor, die vereinfachte Binde- und Verbindungsstrukturen haben, deren physikalische Skalen um einen Faktor 10 oder mehr kleiner als derzeit verfügbare Zwischenschicht-/TSV-Ansätze sind und die eine stark erhöhte Anzahl von elektrischen Verbindungspfaden zwischen Geräten vorsehen, woraus stark erweiterte Datentransferbandbreiten und 3D-Gerätefunktionalität entstehen. Die vorliegende Erfindung sieht auch Schutz empfindlicher Geräteschichten vor schädlicher ultravioletter Strahlung vor, die mit der Nutzung von Hochenergieprotonenstrahlen verbunden ist, und die vorliegende Erfindung sieht auch Bildung von Netzwerken von Kühlflusskanälen zwischen Ebenen zur Abführung von Wärme aus dem Volumen des aktiven 3D-Gerätestapels im Betrieb vor. Weitere Details der vorliegenden Erfindung können überall in der vorliegenden Beschreibung gefunden werden, insbesondere nachstehend.
  • Ausführungsformen können mit einer Vielzahl von IC-Herstellungsansätzen kompatibel sein, welche jene umfassen, die dazu genutzt werden, komplementäre Metalloxidhalbleiter-(CMOS) und Direktzugriffsspeicher-(RAM, engl.: Random Access Memory)-Geräte, etc. herzustellen.
  • Die Nutzung von Implantation bei MeV-Energien erlaubt dickere Implantation durch eine vollständige Geräteschicht (10 ums). Somit kann eine vollständige CMOS-Geräteschicht anstatt von Teilschichten transferiert werden.
  • Bestimmte Ausführungsformen können Variationen von vorne-hinten-(bzw. Front-Back)-Stapel- und vorne-vorne-(bzw. Front-Front)-Stapel-Bindung nutzen, mit entsprechenden Verbindungstiefen, -positionen und -dichten.
  • Manche Ausführungsformen können die gesamten Geräteschichtelemente verdünnen (kein Bedarf für Zwischenschichten), mit Verringerungen der RC-Verluste sogar für hohe Dichten von Durchkontaktierungen zwischen Geräten.
  • Manche Ausführungsformen können Spannungen verringern durch Verbindungen mit stark reduziertem Sperr-(bzw. Keepout)-Bereich gegenüber Kupfer-Silizium-Spannung.
  • 1 ist eine vereinfachte Querschnittsansicht eines Ausführungsbeispiels der vorliegenden Erfindung. Die obere Geräteschicht, die heterogene Schichten von in Halbleitermaterialien (gewöhnlicherweise Si) gebildeten Transistoren und ein dichtes Netzwerk von Metallschichten (gewöhnlicherweise Kupfer mit verschiedenen anderen Metallen für Auskleidungen und Durchkontaktierungen) umfasst, welche durch elektrische Isolatormaterialien mit niedriger dielektrischer Konstante voneinander getrennt sind, wird von einem Halbleiterwafer nach Herstellung durch Wasserstoffimplantation und dazugehöriger Spaltung getrennt. Während des Protonenimplantats wird die Transfergerätestruktur mit einer einheitlichen Fotolackschicht hinreichender Dicke und Eigenschaften zum Schutz der Geräteschichten vor schädlicher Aussetzung gegenüber ultravioletter Strahlung aus Rekombinationen in dem Protonenstrahlplasma bedeckt. Für den in 1 gezeigten Fall wird die transferierte Geräteschicht auch mit einer zweiten Fotolackschicht überzogen, die gemustert ist, sodass die Tiefe des Protonenstrahls und der resultierenden Spaltoberfläche entlang des Verlaufs eines Kühlflusskanalnetzwerks angepasst wird, das dazu ausgelegt ist, Wärme aus dem Volumen des fertigen 3D-Gerätestapels abzuführen. Leitfähige Strukturen umfassen Transistorübergänge in dem Substrat und ein metallisches Verbindungsnetzwerk, das mit der Transistorschicht verbunden ist.
  • Nach Montieren der oberen Geräteschicht auf einem temporären Bindehaltewafer wird die gespaltene untere Oberfläche des Transfergeräts behandelt, um Implantatsschaden in dem Bereich der Spaltoberfläche zu entfernen und die Dicke der Transfergerätssubstratschicht anzupassen. Dann wird eine CVD-Oxidschicht auf die untere Oberfläche abgeschieden, um eine effiziente Bindungsoberfläche bereitzustellen, und um eine elektrisch isolierende und passivierte Oberfläche für die Kühlflusskanäle, falls vorhanden, bereitzustellen. Die untere Geräteoberfläche wird dann geätzt und mit Metall gefüllt, um elektrische Zwischenschichtverbindung mit den Transfergeräteverbindungsschichten herzustellen, durch eine Dicke von Substrat und abgeschiedener Oxidschicht in der Größenordnung von 1 oder mehreren Mikrometern. Die Zwischenschichtmetallleitungen in oberen Transfergeräteschichten sind mit metallischen Bindungspads abgeschlossen, die Bindungsoberflächen in der gleichen Ebene wie die abgeschiedene Oxidbindungsschicht haben.
  • Ein ähnliches abgeschiedenes Oxid wird auf der oberen Oberfläche des unteren Geräts gebildet um effiziente Bindung bereitzustellen, ein Netzwerk von Durchkontaktierungen wird geätzt und mit Metall gefüllt, um elektrische Verbindungen mit den unteren Geräteverbindungsschichten bereitzustellen. Die unteren Metallleitungen werden durch metallische Bindungspads abgeschlossen, an der gleichen Ebene wie die untere abgeschiedene Oxidoberfläche.
  • Die zwei Sätze von metallischen Bindungspads werden in einer Präzisionsbindungsvorrichtung fluchtend ausgerichtet und einem Bindungs-Annealing unterzogen, wodurch der in 1 gezeigte 2-Ebenen-Stapel (mit Kühlkanälen) fertig gestellt wird.
  • 2 zeigt eine Ansicht eines schichtweisen Transfers von gemusterten Fotolack- und Geräteschichten auf eine untere Geräteschicht. In 2 ist eine heterogene Struktur, die eine Schicht von Transistorgeräten und ein oberes Netzwerk von Metall und Materialien niedriger dielektrischer Konstante für Verbindungen einer integrierten Schaltung umfasst, mit einer gleichförmigen Fotolack-(PR, engl.: Photo Resist)-Schicht überzogen, wobei die Lackeigenschaften und Dicke gewählt sind, um angemessenen Schutz der empfindlichen IC-Schichten und Schnittstellen vor Aussetzen gegenüber ultravioletter Strahlung (Wellenlängen von weniger als 400 nm) vorzusehen, die aus Rekombinationsvorgängen in dem Plasma der Protonenbeschleuniger-Beam-Line entsteht. Die Dicke und das Abbremsen bzw. Stopping der gleichmäßigen PR-Schicht wird auch gewählt, um den Reichweite des Protonenstrahls auf eine gewünschte Tiefe unterhalb des IC-Gerätetransistor- und Verarmungsschichten anzupassen.
  • In 2 wird eine zweite, gemusterte PR-Schicht über der gleichmäßigen PR-Schicht hinzugefügt, wobei die Dicke und das Abbremsen bzw. Stopping der zweiten PR-Schicht gewählt ist, um die Tiefe der implantierten Protonenverteilung anzupassen, um eine nicht ebene Materialsplittingoberfläche vorzusehen. Wenn die transferierte Geräteschicht auf eine untere Geräteschicht gebunden wird, nach Entfernen der PR-Schichten und temporären Bindung an einer Halteschicht, stellt die nicht-ebene Splittingoberfläche einen Netzwerkpfad bereit, der die Musterung der oberen PR-Schicht widerspiegelt, für den Fluss von Kühlmittel in dem fertiggestellten IC-Gerätestapel zur Abführung von Wärme während Betrieb des Geräts.
  • Wenngleich der Absorber in 2 als PR gezeigt ist, ist dies nicht notwendig. In alternativen Ausführungsformen können andere Materialien für den Absorber genutzt werden, umfassend aber nicht beschränkt auf Oxide und/oder Nitride.
  • Auch sind in 1–2 inter-level Metalldurchkontaktierungen und bindende Landepads und Oxidbindegrenzflächen gezeigt, welche auf den unteren Querschnitt der oberen transferierten Geräteschicht hinzugefügt werden vor Bindung an die unteren Geräteschichten.
  • Im Allgemeinen erzeugen Hochleistungslogikgeräte Wärme in Bereichen von hoher Schaltaktivität in dem logischen Kern. Diese Quellen von Schaltungserwärmung sind wohlbekannte Designanforderungen in komplexen System-on-a-Chip-(SOC) und Zentralprozessoreinheit-(CPU)-Geräten. Die Bewahrung von Daten in Speichervorrichtungen ist im Allgemeinen vermindert bei zunehmender Temperatur, so dass die integrierte Stapelung von Logik- und Speicherebenen durch diese thermischen Bedenken infrage gestellt wird. Thermische Kontrolle wird wichtiger bei zunehmender Dichte und Diversität der 3D-Gerätsstapel.
  • Trotz Vorteilen bei thermischer Bindeeffizienz kann die Nutzung von Oxidschichten in dem Bindungsstapel als Wärmetransferschicht durch die relativ niedrige thermische Leitfähigkeit von SiO2 begrenzt sein. Die Nutzung von elektrisch isolierenden Materialien mit höherer thermischer Leitfähigkeit als Zwischenschichtstrukturen kann den Wärmetransfer von lokalen thermischen Quellregionen des Geräts erhöhen.
  • Dementsprechend kann es in einigen Ausführungsformen gewünscht sein, strukturierte Schichten mit hoher thermischer Leitfähigkeit zwischen wärmeerzeugenden Geräteschichten hinzuzufügen, um Wärmeverteilung und Abführung von Wärme von dem Gerätestapel zu erleichtern. Konkret kann die Nutzung von hochenergetischer Protonenimplantation, Spaltung von Ebenen niedriger Wärmebilanz und Transferbindung die Wärmeverteilung aus lokalen ”hot spots” der Gerätestruktur erleichtern und Wärmeenergie des Geräts durch die Nutzung von lokalen Kühlmittelflüssen effizient abführen.
  • Im Folgenden ist die thermische Leitfähigkeit (in Einheiten von W/m–K) von einigen gewöhnlichen Halbleiter- und Isolatorfilmen aufgeführt.
    Si: 130 (W/m–K)
    SiO2: 1.3 (W/m–K)
    SiC: 120 (W/m–K)
    Ge: 58 (W/m–K)
    GaAs: 52 (W/m–K)
    Al2O3: 30 (W/m–K)
  • Eine Dicke von ungefähr 0.5 bis 2 um der Wärmeverteilungsschicht kann für effiziente Wärmeflüsse erwartet werden. 3 zeigt eine vereinfachte Querschnittsansicht mit einer Schicht hoher thermischer Leitfähigkeit, die Kühlmittelkanäle umfasst.
  • Integrierte Schaltungsgeräte, die diverse Schichten von Halbleiter-, dielektrischen und Metall-Materialien umfassen, können während der Herstellung wesentliche interne Spannungen entwickeln. Unbehandelt können diese Spannungen hinreichend hoch sein, um Siliziumwafer voller Dicke, mit einer Dicke größer als 700 Mikrometer, in verschiedene konkave, konvexe und komplexe ”Kartoffelchip”-Formen zu krümmen. Diese Verformungen können hinreichend groß sein, um Probleme in der Feinlithografieoptik während Geräteherstellung hervorzurufen.
  • Wenn eine Geräteschicht mit Spannung auf einem abgelösten dünnen (z. B. einige Mikrometer) Substrat in einer ungestützten Art und Weise auf einer ebenen Oberfläche platziert würde, kann die durch die Spannung hervorgerufene Verformung einer Kombination auf Wafer-Skala eine Herausforderung für die Bindung auf einer ebenen Substratoberfläche darstellen. Aufgrund dieser Effekte können dünne Geräteschichten auf steifen Bindestrukturen angebracht werden, welche dazu in der Lage sind, eine ebene Bindungsgrenzfläche mit der angebrachten Schicht unter Spannung beizubehalten, bevor sie von ihren ursprünglichen Substratwafern abgelöst werden.
  • Selbst bei Nutzung eines steifen temporären Bindehalters zum Formen einer Schicht unter Spannung in eine ebene, zur Bindung geeignete Form können nicht-kompensierte Spannungen in einem komplexen gebundenen Stapel zu Bindungsversagen und IC-Geräte-Verschlechterung durch thermische Spannung während anschließender Herstellungsschritten und während Gerätebetrieb führen.
  • Dementsprechend können Ausführungsformen das Hinzufügen von spannungskompensierenden Schicht(en) auf der Rückseite von dünnen Transferschichten eines Geräts unter Spannung vorsehen, um Bindung zu erleichtern, umfassend das verbesserte Ausrichten von Gerät und Bindungspad, und um abträgliche Effekte von anschließenden thermischen Zyklen während Herstellung und Betrieb des Geräts zu kompensieren.
  • Die Materialien für die Spannungskompensation auf der Rückseite können aus Materialien ausgewählt werden mit zu der Geräteschicht komplementären thermischen Ausdehnungseigenschaften und mit hinreichender Dicke, um den Verformungseffekt der gerätestruktur-internen Spannung auszugleichen.
  • Die spannungskompensierenden Schichten können durch direkten Schichttransfer auf die Transfergeräteschicht-Rückseite gebildet sein, während die Transfergeräteschicht an temporärer Bindestruktur befestigt ist. In manchen Fällen kann eine spannungskompensierende Schicht durch CVD oder andere Ansätze abgeschieden werden.
  • Es ist zu beachten, dass die ebene, spannungskompensierte Transferschicht eine Geometrie bereitstellen kann, die gewünscht ist um einen hohen Grad von Bindungspad-Ausrichtung während Bindung auf Wafer-Ebene zu erreichen, was für erfolgreiche Bindung auf Wafer-Ebene bei 3DIC-Herstellung berücksichtigt wird.
  • Bestimmte Ausführungsformen können Einzelkristall-Schichttransfer auf chemische oder mechanisch ”schwache” Trennschichten nutzen. Insbesondere kann es wünschenswert sein, eine hochreine, einzelkristalline Materialschicht auf einer temporären Halteschicht anzubringen, welche hinreichend robust ist, um die thermischen, chemischen und mechanischen Spannungen von IC- oder anderen Geräteherstellungs-Ansätzen zu überleben, aber ”schwach” genug ist, um einen Trennpfad unter gerichteter chemischer oder mechanischer Wirkung zu bilden.
  • Beispiele dieser schwachen temporären Trennschichten können, ohne darauf beschränkt zu sein, umfassen: (1) Oxid-Schichten, die durch Wärmeausdehnung, CVD-Abscheidung oder durch direkte Sauerstoffimplantation und anschließender Wärmebehandlung gebildet werden, welche einen Trennpfad unter einer darüber liegenden Schicht durch chemische Wirkung eines selektiven Ätzmittels, wie beispielsweise HF-Angriff auf einen darunter liegenden SiO2-Schicht, bilden können und (2) verschiedene Formen von polykristallinen oder porösen Formen des allgemeinen Substratmaterials, welche einen Trennpfad unter ausgewählten chemischen oder mechanischen Angriffen bilden könnten. Formen von gerichtetem mechanischem Angriff können, ohne darauf beschränkt zu sein, umfassen: (1) spannungsunterstützte Rissbildung, die durch eine lateral gerichtete Kraft auf einem trennenden keilförmigen Werkzeug eingeleitet wird und (2) kinetischer Angriff durch lateral gerichtete Flüssigkeitjets in eine mechanisch schwache Schicht, wie beispielsweise einen Bereich von porösem Substratmaterial.
  • Einige Formen von chemisch oder mechanisch schwachen Trennschichten weisen eventuell die hochstufige kristalline Oberfläche nicht auf, welche für epitaktisches Wachstum von hochreinem und hochqualitativem kristallinen oberen Schichten notwendig ist, die zur Herstellung von Hochleistungs-Halbleitergeräten nützlich sind.
  • Bei Verwendung von Hochenergie-Protonenimplantaten zur Bildung von Wasserstoffreichen Schichten für mechanische Trennung bei Raumtemperatur entlang wohldefinierter Spaltoberflächen können Ausführungsformen genutzt werden, um ganze Gerätestrukturen zu trennen und zu binden, umfassend vollständig ausgebildete Transistorschichten und mehrstufige metallische Verbindungsnetzwerke auf geeignet ausgewählten temporären Trennschichten für spätere Herstellung und Geräteintegration. Darauf kann anschließende Trennung von dem Trägersubstrat folgen.
  • Ausführungsformen können auch dazu benutzt werden, einheitliche, hochreine und kristalline Schichten zu trennen und zu binden, um daraus elektrische, mechanische oder optische Geräte zu bilden, gefolgt von anschließender Trennung von dem Trägersubstrat.
  • Ausführungsformen können auch Protonenimplantate vorsehen, die für Trennung und Schichttransferstapelung von hochempfindlichen CMOS-Gerätestrukturen nützlich sind. Wie zuvor erwähnt, verwenden Ausführungsformen Hochenergie Protonenimplantate, um eine Wasserstoff-reiche Spaltoberfläche wenige Mikrometer unter der kombinierten Dicke zu bilden, und ein mehrschichtiges metallisches Verbindungsnetzwerk und Transistorschichten zu bilden.
  • Strahlungsschadenseffekte, die von der Passage eines hochdosierten, hochenergetischen Protonenstrahls durch die metallischen Verbindungs- und Transistorschichten hervorgerufen werden, können ein handhabbares Niveau haben – behebbar durch Standard-Annealingzyklen bei mäßigen Temperaturen. Zudem können Ausführungsformen, wo spezifische Strahlungsschadenseffekte von besonderem Interesse sind, eine Implementierung umfassen, die Bedenken bei Strahlungsschadenseffekten in dielektrischen Schichten des Geräts umgeht.
  • Ein Problem in Bezug auf mögliche Strahlungsschäden während hochdosierter, hochenergetischer Protonenimplantate in CMOS-Geräteschichten und deren metallischen Verbindungsnetzwerkschichten sind bindungsbrechende Effekte in verschiedenen dielektrischen Schichten. Dies kann auf elektronische Abbrems- bzw. Stopping-Ereignisse zurückgehen, die von der Passage des energetischen Protonenstrahls oder von UV-Strahlung aus Ionen-Elektronen-Relaxation in Folge von Rekombination in der Beschleuniger-Beam-Line herrühren.
  • Wenn die hochdosierte, hochenergetische Protonenimplantation an bestimmten Punkten während der CMOS-Geräteherstellung durchgeführt wird, können Strahlungseffekte von dem Protonenstrahl im Wesentlichen vermieden werden. Ein Punkt in der CMOS-Herstellung kann identifiziert werden, der nach Abschluss der hohen Temperaturen (z. B. größer als 500°C), die mit der Aktivierung von Dotierstoffen in CMOS-Übergängen assoziiert sind, und vor der Abscheidung von empfindlichen Gate-Stapel-Oxiden und anschließender Aufnahme von Zwischenschicht-Dielektrika in dem metallischen Verbindungsnetzwerk, liegt.
  • An so einem Punkt in der CMOS-Herstellung ist das Hauptmaterial in dem Gerätewafer kristallines Silizium in dotierten Übergängen mit polysilizium-gefüllten seitlichen Isolationsbereichen und dem Substratwafer. Die einzigen wesentlichen Langzeitbestrahlungs-Schadenseffekte in vorwiegend Silizium-Material sind mit Gitterschäden assoziiert, die aus den nuklearen Abbrems- bzw. Stopping-Komponenten des abbremsenden Protons resultieren.
  • Gitterschädenereignisse eines Hochenergie-Protonenstrahls können nahe der Spitze des Protonenprofils lokalisiert sein. Gemäß Ausführungsformen kann diese Spitze einige Mikrometer unterhalb der CMOS-Übergänge in der Transistorschicht platziert sein und wichtige Wasserstoff-fangende Stellen zur Lokalisierung der Spaltoberfläche während Schichttrennung bereitstellen. Der Abstand von wenigen Mikrometern zwischen der CMOS-Transistorschicht und ihren assoziierten Träger-Verarmungsschichten und dem protoneninduzierten Gitterschaden in der Region der anschließenden Schichttrennung kann hinreichend sein, um Risiko für abträgliche Geräteeffekte von der Protonen-Gitterschadensschicht zu vermeiden.
  • In vielen fortgeschrittenen CMOS-Geräten sind die Gate-Stapel-Regionen ursprünglich durch temporäre Filme und Strukturen definiert, welche ”ersetzt” werden nach Abschluss der thermischen Zyklen bei hoher Temperatur durch finale Gerätestrukturen mit Gate-Oxiden hoher dielektrischer Konstante (”hoch-k”) und mehrschichtigen metallischen Gate-Elektroden. Nach den ”Gate-Ersatz”-Herstellungszyklen beschränken die Material-Eigenschaften des finalen Gates und Dielektrika zwischen Metallschichten (”niedrig-k”) erlaubte thermische Zyklen für die finale CMOS-Geräteherstellung auf weniger als 500°C.
  • Ein hochdosiertes Protonenimplantat, welches genau vor der ”Gate-Ersatz”-Herstellung durchgeführt wird, würde das Risiko von Schäden an dem finalen Geräte-Gate und Dielektrika zwischen Metallschichten vermeiden und würde nicht 500°C oder höheren thermischen Zyklen ausgesetzt sein, was zu spontaner Schichttrennung vor Abschluss der gewünschten nicht-thermischen Trennung bei Schichttrennung nach Herstellung der Transfergeräteschichten führen könnte.
  • Die Nutzung von Vorrichtungen gemäß Ausführungsformen kann die Modulation von Zwischenschicht-Bandbreite durch Stapelreihenfolge und Zwischenschicht-Dicke erlauben. Konkret ist ein Hauptziel von 3DIC-Stapelung, einen alternativen Weg zum Erhöhen der Bandbreite für Signalverarbeitungskommunikation zwischen Geräten bereitzustellen.
  • Bandbreite ist das Produkt von Datensignalfrequenz, oft angenähert durch die CPU-Taktgeberfrequenz und der Anzahl von externen Kommunikationskanälen. Lange Zeit war die IC-Entwicklung fokussiert auf Erhöhen der CPU- und anderen datenverarbeitenden Chip-Zyklusfrequenzen, womöglich auf Kosten des steigenden Chip-Energiebedarfs. Die Anzahl von Kommunikationskanälen war limitiert durch die Dichte von entlang des Umfangs einer flachen Geräts verfügbaren Bindungspads.
  • Die Entwicklung von 3DIC-Stapelung hat die mögliche Anzahl von vertikalen Kanälen erhöht, gemessen anhand der Dichte von Zwischenschicht-Kommunikationsleitungen. Ein praktisches Maß für die Dichte von Zwischenschicht-Verbindungen ist das inverse Quadrat des Kommunikations-Kontaktabstands oder ”pitch”. Konkret: IO Dichte = 1/(pin pitch)2.
  • Der minimale Metall-Kanal- oder Kontaktabstand (bzw. pin pitch) hängt von verschiedenen Gerätebetrachtungen ab. Ein Faktor ist das Seitenverhältnis (AR; engl.: aspect ratio) der Zwischenschicht-Metallkanäle: Das Verhältnis des Metallleitungsdurchmessers zu der Länge des zu füllenden Durchkontaktierungslochs. Konventionelle Siliziumdurchkontaktierung-(bzw. through silicon via, TSV)-Strukturen können typischerweise ein AR von zwischen etwa 5 bis 20 aufweisen. Dies ist signifikant höher als die typischen Design-Regeln für Durchkontaktierungen in hochdichten Metallisierungen für IC-Geräte – oft mit einem AR von weniger als 2.
  • Eine Gerätebetrachtung, die die Packdichte von konventionellen TSV-Strukturen beeinträchtigt, ist die Spannung zwischen Geräten, die aus der unterschiedlichen thermischen Expansion von Mikrometer-großen Kupferzylindern und Silizium-Gerätematerialien stammt. Die unerwünschte lokale Spannung in der unmittelbaren Umgebung einer Kupfer-Durchkontaktierungsleitung kann zu Design-Regeln führen, welche mikrometergroße Sperr-(bzw. keep-out)-Zonen definiert, wo aktive Schaltungselemente aus der Nachbarschaft von Kupfer-Durchkontaktierungs-Landepads ausgeschlossen sind. Dies beeinträchtigt Schaltungsdichte, -leistung und -ausbeute.
  • Dementsprechend können bestimmte Ausführungsformen eine oder mehrere Abläufe vorsehen zur lokalen Erhöhung der Metallkanaldichte und entsprechenden Kommunikationsbandbreite zwischen benachbarten Geräteschichten. Nutzung von hochenergetischen, hochdosierten Protonenimplantaten durch ein im Wesentlichen vollständiges metallisches Verbindungsnetzwerk und eine vollkommen ausgebildete CMOS-Transistorschicht zur Bildung einer Wasserstoff-reichen Region für nicht-thermische Schichttrennung und Bindung auf einen 3DIC-Stapel sieht eine Zwischenschicht-Trennung von wenigen Mikrometern (oder weniger in den Fällen von Geräteschichten auf SOI verdeckten Oxiden oder anderen Gerätetypen mit minimaler Trägerverarmungs-Schichtdicken) vor. Dies erlaubt wesentlich geringeren Zwischenschichtabstand als die zehn Mikrometer, die für heutige TSV und Zwischenschichtstapel typisch sind. Die dünneren Silizium-Geräteschichten und Eliminierungszwischen- und assoziierten Haftschichten, die durch Ausführungsformen vorgesehen sind, erlauben die Herstellung von kürzeren und dünneren Metall-Signalverbindungen in dem Gerät und reduzieren die ”Totzonen”-Effekte, die aus thermischen Spannungen von heutigen Kupfer-TSV-Kanälen mit einigen Mikrometern Dicke resultieren.
  • Wo hohe Zwischenschicht-Bandbreite gewünscht ist (z. B. von CMOS-Bildsensorschichten und Signalverarbeitungs-Geräten) können einige Ausführungsformen verschiedene Schichttransfertechniken nutzen, um die obere Schicht des metallischen Verbindungsnetzwerks des Transfergeräts mit Zwischenschicht-Verbindungskanälen in der oberen Schicht des Metallnetzwerks der unteren Geräteschicht in dem 3DIC-Stapel fluchtend auszurichten und zu binden.
  • Mit diesem Ablauf kann die Zwischenschicht-Kommunikationskanaldichte als ähnlich zu der Kontakt- bzw. Pin-Dichte in den oberen Metallisierungsschichten in den zwei Geräteschichten erwartet werden, mit Kontaktabstand in der Größenordnung von wenigen Mikrometern oder weniger. Diese ”Oberseite-auf-Oberseite”-Schichtbindung resultiert in einer Erhöhung um einen Faktor von 100 bis 1000 der Zwischenschicht-Verbindungsdichte und entsprechend erhöhter Bandbreite gegenüber existierenden 2.5D und 3D-Chipstapel-Technologien.
  • 4 zeigt eine vereinfachte Querschnittsansicht einer ”Oberseite-auf-Oberseite”-Metallschicht-Bindung einer Transfergeräteschicht und einer unteren Geräteschicht in einem 3DIC-Stapel. Dieser Ansatz kann Zwischenebenen-Metallverbindungskanaldichten und entsprechend erhöhte Bandbreiten ähnlich zu den Durchkontaktierungsdichten der oberen Metallschichten von CMOS-Geräten bereitstellen.
  • Spezifische Beispiele von 3DIC-Strukturen gemäß Ausführungsformen können gekennzeichnet sein durch eine IO-Dichte (in Pins/cm2) von zwischen etwa 1.0E + 06–1.0E + 08 über einen Kontaktabstandsbereich (in nm) von 1.0E+02–1.0E+04. In einem Beispiel von einer TSV-Tiefe von 1 μm können Seitenverhältnisse (Tiefe: minimale Breite oder Durchmesser) von zwischen 10 bis 1 über einen Bereich von TSV-Durchmessern von etwa 0.1 bis 1 μm reichen.
  • Wie oben erwähnt, kann Protonenimplantation zur Bildung einer 3DIC-Struktur gemäß Ausführungsformen bei Energien von etwa 1 MeV stattfinden, umfassend Energien zwischen etwa 300 keV–5MeV, etwa 500 keV–3 MeV, etwa 700 keV–2 MeV, oder etwa 800 keV–1 MeV.
  • Es wird darauf hingewiesen, dass Implantatseigenschaften von Wasserstoff-Ionen bei solch höheren Energiebereichen variieren können zwischen den 40 keV Energien, die typisch für Schicht-Transfer bei SOI-Waferherstellung sind. Eine Beschreibung erster Ordnung ist das Verhältnis der ”halben Breite” des Protonen-Profils (<ΔX>), die Streuung bzw. ”straggling” darstellt, zu der Tiefe des ”projizierte Reichweite”-Profils (<X>).
  • Vergleich von solchen <ΔX>/<X> Ergebnissen in einem Beispiel ist wie folgt:
    • • Protonen-Implantat-Energie 40 keV: <ΔX>/<X> = 0.196 ≈ 0.2
    • • Protonen-Implantat-Energie 1 MeV: <ΔX>/<X> = 0.048 ≈ 0.05
    Somit ist das 1 MeV Protonen-Profil ca. 4× ”schärfer” als das 40 keV-Profil.
  • Obwohl das Obenstehende eine volle Beschreibung der spezifischen Ausführungsformen ist, können verschiede Modifikationen, alternative Bauweisen und Äquivalente genutzt werden. Somit sollen die obige Beschreibung und Illustrationen nicht als den Umfang der vorliegenden Erfindung beschränkend angesehen werden, welche durch die angehängten Ansprüche definiert ist.
  • Bezugszeichenliste
  • Fig. 1
    • 1
    Transfergerät-Verbindungsschichten
    2
    Transfergerät-Transistorschichten
    3
    Zwischenschicht-Metallverbindungen
    4
    Kühlmittelfluss-Kanäle
    5
    Spaltoberfläche
    6
    CVD-Oxid-Bindeschichten & Bindepads
    7
    Untere Geräteverbindungsschichten
    8
    Untere Gerätetransistorschichten
    9
    (1. Substrat) ”Unterseite”
    10
    (2. Substrat) ”Oberseite”
    Fig. 2
    12
    Protonenimplant
    13
    Gemusterte PR-Schicht
    14
    Ungemusterte PR-Schicht
    15
    Metallische Verbindungsschichten
    16
    Transistorschicht
    17
    Zwischenschicht-Metallverbindungen
    18
    Transferiertes Substrat
    19
    Zwischenschicht-Kühlmittelfluß-Kanal (optional)
    20
    CVD-Oxid-Bindeschicht
    21
    untere Geräteschicht oder Substrat
    22
    Transfergerät ”Oberseite”
    23
    Transfergerät ”Unterseite”
    24
    H-Profil
    Fig. 3
    1'
    Transfergerät-Verbindungsschichten
    2'
    Transfergerät-Transistorschichten
    3'
    Zwischenschicht-Metallverbindungen
    20'
    CVD-Oxid-Bindeschicht
    30
    Wärmeverteilungsschicht mit hoher Wärmeleitfähigkeit
    4'
    Kühlmittelfluß-Kanäle
    6'
    CVD-Oxid-Bindeschichten & Bindepads
    7'
    Untere Geräteverbindungsschichten
    8'
    Untere Gerätetransistorschichten
    Fig. 4
    1''
    Transfergerät-Verbindungsschichten
    2''
    Transfergerät-Transistorschichten
    3''
    Zwischenschicht-Metallverbindungen
    4''
    Kühlmittelfluß-Kanäle
    5''
    Spaltoberfläche
    6''
    CVD-Oxid-Bindeschichten & Bindepads
    7''
    Untere Geräteverbindungsschichten
    8''
    Untere Gerätetransistorschichten
    9''
    (1. Substrat) ”Oberseite”
    10''
    (2. Substrat) ”Oberseite”
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62/101954 [0001]
    • US 62/120265 [0001]

Claims (10)

  1. Eine Vorrichtung umfassend: ein erstes Substrat mit dielektrischen Strukturen, leitfähigen Strukturen und einer ersten Verbindungsstruktur, wobei das erste Substrat eine Spaltoberfläche an einer der ersten Verbindungsstruktur gegenüberliegenden Seite umfasst; eine bindende Oxidschicht; und ein zweites Substrat mit einer zweiten Verbindungsstruktur, die an das erste Substrat gebunden ist und in Kommunikation mit der ersten Verbindungsstruktur ist, um ein dreidimensionales integriertes Schaltungsgerät zu bilden mit mehreren gestapelten integrierten Schaltungs-(IC)-Schichten, wobei das erste Substrat eine der gestapelten IC-Schichten ist und das zweite Substrat eine andere der gestapelten IC-Schichten ist.
  2. Vorrichtung gemäß Anspruch 1, wobei die zweite Verbindungsstruktur an die Spaltoberfläche gebunden ist.
  3. Vorrichtung gemäß Anspruch 1, wobei die zweite Verbindungsstruktur an die erste Verbindungsstruktur gebunden ist.
  4. Vorrichtung gemäß Anspruch 1, wobei das dreidimensionale integrierte Schaltungsgerät eine Eingangs-/Ausgangs-(bzw. Input/Output)-Dichte (in pins/cm2) von zwischen etwa 1.0E + 06–1.0E + 08 hat, über einen Kontaktabstand-(bzw. pin pitch)-Bereich (in nm) von etwa 1.0E + 02–1.0E + 04.
  5. Vorrichtung gemäß Anspruch 1, wobei der Spaltbereich einen Kühlmittelflusskanal definiert.
  6. Vorrichtung gemäß Anspruch 1, wobei das erste Substrat eine Siliziumdurchkontaktierung (bzw. through silicon via, TSV) mit einem Seitenverhältnis (Tiefe:minimale Breite des Durchmessers) von zwischen etwa 10 bis 1 über einen Bereich von TSV-Durchmessern von etwa 0.1 bis 1 μm hat.
  7. Vorrichtung gemäß Anspruch 1, wobei die Spaltoberfläche in Wasserstoff angereichert ist.
  8. Vorrichtung gemäß Anspruch 7, wobei der Wasserstoff ein Verhältnis von Streuung (bzw. straggling) zu Protonenreichweite von 0.1 oder weniger widerspiegelt.
  9. Vorrichtung gemäß Anspruch 1, wobei die Spaltoberfläche einen Implantatsschaden umfasst.
  10. Vorrichtung gemäß Anspruch 1, ferner umfassend eine Schicht hoher Wärmeleitfähigkeit.
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