DE19923388B4 - Halbleiterspeicherbauelement mit SOI (Silizium auf Isolator) Struktur und Verfahren für dessen Herstellung - Google Patents

Halbleiterspeicherbauelement mit SOI (Silizium auf Isolator) Struktur und Verfahren für dessen Herstellung Download PDF

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Abstract

Verfahren zur Herstellung eines Halbleiterspeicherbauelements mit den Schritten:
Vorsehen eines Halbleitersubstrats (100) mit einer ersten und einer zweiten Oberfläche;
partielle Ausbildung einer Bauelementisolationsschicht (112) in und auf der ersten Oberfläche des Halbleitersubstrats (100), um aktive und inaktive Bereiche festzulegen;
Ausbildung einer Gateelektrode (114a) auf dem aktiven Bereich des Halbleitersubstrats (100), wobei eine Gateoxidschicht dazwischen angeordnet wird;
Ausbildung eines Paars von Source/Drain-Gebieten (116) in und auf dem aktiven Bereich und benachbart zur Gateelektrode (114a), wobei ein Gebiet des Halbleitersubstrats, das unter der Gateelektrode (114a) liegt, einen Kanal bereitstellt;
Ausbildung einer ersten Isolationsschicht (118) über dem Halbleitersubstrat (100) und auf der Gateelektrode (114a);
Ausbildung eines Kondensators (120) auf der ersten Isolationsschicht (118), der mit einem des Paars von Source/Drain-Gebieten (116) durch die erste Isolationsschicht (118) hindurch elektrisch verbunden wird;
Ausbildung einer zweiten Isolationsschicht (122a) über der ersten Isolationsschicht (118) und auf dem Kondensator (120);...

Description

  • Die Erfindung betrifft die Herstellung eines Halbleiterbauelements und insbesondere eine Halbleiterspeicherzelle, die auf einem Substrat vom Silizium-auf-Isolator (nachstehend als SOI bezeichnet)-Typ hergestellt wird.
  • Der auf dem SOI aufgebaute Transistor besitzt den Vorteil, dass er aufgrund eines verringerten Potentialmulden- und Lastwiderstandes eine niedrige Versorgungsspannung und eine niedrige Betriebsspannung benötigt. Außerdem weist der SOI-Transistor eine hohe Arbeitsgeschwindigkeit auf.
  • Der SOI-Transistor besitzt jedoch einige zugehörige Nachteile. Ein wichtiger Punkt von diesen ist das Auftreten des Effekts eines potentialfreien aktiven Bereichs, welcher instabile Eigenschaften des Transistors zulässt und die Zuverlässigkeit negativ beeinflusst, die mit einem fehlerhaften Transistorbetrieb und einer Verschlechterung der Transistor-Eigenschaften verbunden sind.
  • 1 stellt schematisch ein in SOI-Technologie aufgebautes DRAM-Bauelement dar. Das DRAM-Bauelement umfasst einen umgekehrten Kondensator 20 und Wortleitungen 14a und 14b, die jeweils auf einer ersten Isolationsschicht 22a und einer zweiten Isolationsschicht 18 ausgebildet sind, welche in dieser Reihenfolge über einem Handhabungswafer 24 angeordnet sind. Der umgekehrte Kondensator 20 ist durch die zweite Isolationsschicht 18 hindurch mit einem der Source/Drain-Gebiete 16 verbunden. Das andere der Source/Drain-Gebiete 16 ist mit einer Bitleitung 28 in einem ausgewählten Teil verbunden, während die anderen Bereiche von den anderen Source/Drain-Gebieten 16 durch eine dazwischen ausgebildete dritte Isolationsschicht 26 isoliert sind. Ein unter der Wortleitung 14a und zwischen den Source/Drain-Gebieten 16 liegendes Gebiet ist als Kanalgebiet ausgebildet. Eine vierte Isolationsschicht 30 ist über der Bitleitung 28 angeordnet, und Metallleitungen 30a und 30b sind auf der vierten Isolationsschicht ausgebildet.
  • Wie zu sehen ist, befindet sich das Kanalgebiet im Zustand der elektrischen Potentialfreiheit. Ein solcher potentialfreier Zustand des Kanalgebiets verursacht eine unregelmäßige Änderung der Schwellspannung aufgrund einer Anreicherung von Ladungsträgerlöchern.
  • Die JP 06 104 410 A offenbart ein Verfahren zur Ausbildung einer eines Halbleiterbauelements mit einer SOI- (Silicon-On-Insulator) Struktur in einem Siliziumsubstrat. In einer peripheren Schaltung wird ein Transistor mit einer Doppelgate-Struktur vorgesehen. Auf einem zusätzlichen und abgedünnten Polysiliziumfilm wird eine weitere Halbleiterstruktur ausgebildet und mit dem Siliziumsubstrat verbunden.
  • Auch beim Verfahren der US 5,376,559 wird ein Feldeffekt-Transistor mit Doppelgate-Struktur auf einem abgedünnten Siliziumsubstrat bzw. einer Restschicht eines strukturierten Siliziumsubstrates ausgebildet.
    •
  • Es ist daher Aufgabe der Erfindung, ein Verfahren zur Herstellung eines DRAM-Bauelements auf einem SOI-Substrat sowie ein entsprechendes Halbleiterbauelement bereitzustellen, bei denen ein Kanalgebiet des Transistors im Halbleiterbauelement mit einem Leiter elektrisch verbunden wird bzw. ist, um den Effekt des potentialfreien Substrats zu unterdrücken.
  • Diese Aufgabe wird mit den Merkmalen der Ansprüche 1, 5, 11 bzw. 14 gelöst.
  • Vorteilhafte Ausgestaltungen sind Gegenstand der Unteransprüche.
  • Der mit dem Kanalgebiet verbundene Leiter wird über der Gateleitung justiert und wird dazu parallel angeordnet und wird mit der darüberliegenden Metallleitung am Anschlusspunkt der Zellenmatrix (d.h. um den Leseverstärker herum) verbunden. Die durch den Effekt des potentialfreien Substrats des Transistors verursachte Ladungsträgerlöcheranreicherung fließt über den mit dem Kanal verbundenen Leiter zur Erdung und zur Vbb (Sperrspannung) nach außen, wodurch eine nicht gewünschte Änderung der Schwellenspannung unterdrückt wird.
  • Die obige Aufgabe gemäß der Erfindung kann durch Ausbilden eines Bauelementisolationsbereichs auf einem Halbleitersubstrat realisiert werden. Der Bauelementisolationsbereich umgibt aktive Bereiche in und auf einer Oberfläche des Halbleitersubstrats. Ein Transistor mit einer Gateoxidschicht, einer Gateelektrode, einer Isolationsabdeckung, einem Source/Drain-Gebiet und einem Kanalgebiet wird auf bzw. in dem ausgewählten aktiven Bereich ausgebildet. Eine erste Isolationsschicht wird auf dem Transistor und über dem Halbleitersubstrat ausgebildet. Ein Kondensator wird auf der ersten Isolationsschicht wie üblich ausgebildet und mit einem der Source/Drain-Gebiete durch die erste Isolationsschicht hindurch elektrisch verbunden. Eine zweite Isolationsschicht wird auf der ersten Isolationsschicht ausgebildet. Ein Handhabungswafer wird auf die zweite Isolationsschicht gebondet. Die andere Oberfläche des Halbleitersubstrats wird bis zum Bauelementisolationsbereich hinab geschliffen und poliert, so dass ein gebondetes SOI-Substrat ausgebildet wird. Eine dritte Isolationsschicht wird auf der polierten Halbleiteroberfläche ausgebildet. Ein Kontakt wird in der dritten Isolationsschicht zum Kanalgebiet des Transistors geöffnet. Ein leitfähiges Material wird auf der dritten Isolationsschicht und in der Kontaktöffnung abgeschieden und strukturiert, um einen Leiter auszubilden. Eine vierte Isolationsschicht wird auf dem Leiter und über der dritten Isolationsschicht ausgebildet. Eine Bitleitung wird auf der vierten Isolationsschicht ausgebildet und mit dem anderen der Source/Drain-Gebiete durch die ausgewählte vierte Isolationsschicht hindurch elektrisch verbunden. Eine fünfte Isolationsschicht wird über der vierten Isolationsschicht ausgebildet und eine erste Metallleitung wird darauf ausgebildet.
  • Gemäß einem weiteren Aspekt der Erfindung kann der Leiter mit der darunterliegenden Gateleitung verbunden werden. Infolge dieser Verbindung zwischen der Gateleitung und dem Leiter wird die dynamische Vt (Schwellenspannung) gesteuert. Wenn der Gatestrom Null ist (d.h. Aus-Strom), wird der Kanalstrom gleichzeitig auf Null gebracht, so dass der Verlust unterhalb der Schwelle unterdrückt wird. Wenn andererseits der Gatestrom auf eine vorbestimmte Spannung zunimmt (d.h. Ein-Strom), nimmt die Kanalspannung ebenfalls auf diese Größe zu, so dass die Vt des Kanals signifikant sinkt und das Bewegungsvermögen der Elektronen im Kanal zunimmt.
  • Gemäß einem weiteren Aspekt der Erfindung wird nach der Ausbildung der dritten Isolationsschicht eine zweite Gateleitung auf der dritten Isolationsschicht ausgebildet und zur darunterliegenden eingebetteten Gateleitung parallel angeordnet. Die zwei Gateleitungen werden dann miteinander verbunden. Eine der zwei Gateelektroden dient als hinteres Gate und arbeitet wie in der vorstehend erwähnten Weise.
    •
  • Ausführungsbeispiele der Erfindung werden nachstehend anhand der Zeichnung unter Bezugnahme auf den Stand der Technik näher erläutert. Es zeigen:
  • 1 eine Querschnittsansicht eines DRAM-Bauelements, das auf einem SOI-Substrat gemäß einem Verfahren des Standes der Technik hergestellt wurde;
  • 2A eine Querschnittsansicht eines Halbleitersubstrats mit einer Gateleitung und einem Kondensator gemäß einer ersten Ausführungsform der Erfindung;
  • 2B einen Prozessschritt im Anschluss an den in 2A gezeigten, wobei eine Isolationsschicht über einem Kondensator ausgebildet wird;
  • 2C einen Prozessschritt im Anschluss an den in 2B gezeigten, wobei ein Handhabungswafer auf die Isolationsschicht gebondet wird und dadurch ein SOI-Substrat ausgebildet wird;
  • 3A einen Prozessschritt im Anschluss an den in 2C gezeigten, wobei ein Leiter, der bei dieser Erfindung neu ist, ausgebildet wird;
  • 3B einen Prozessschritt im Anschluss an den in 2C gezeigten, wobei eine zweite Gateleitung gemäß einer zweiten Ausführungsform der Erfindung ausgebildet wird;
  • 4A und 4B Draufsichten auf ein SOI-Substrat gemäß der ersten Ausführungsform der Erfindung bzw. einer Modifikation derselben; und
  • 4C eine Draufsicht auf ein SOI-Substrat gemäß der zweiten Ausführungsform der Erfindung.
  • Die erste Ausführungsform der Erfindung wird mit Bezug auf 2A bis 2C, 3A, 4A und 4B beschrieben. 2A ist eine Querschnittsansicht, die schematisch ein Halbleitersubstrat, das bereits verschiedenen Prozessschritten unterzogen wurde, gemäß der ersten Ausführungsform der Erfindung zeigt. Zuerst wird eine Bauelementisolationsschicht 112 auf einer Oberfläche des Halbleitersubstrats 100 in üblicher Weise ausgebildet, um einen aktiven Bereich und einen inaktiven Bereich festzulegen. Ein Transistor mit einer Gateelektrode 114a, einem Gateoxid (nicht dargestellt) und Source/Drain-Gebieten 116 wird auf dem aktiven Bereich des Halbleitersubstrats 100 ausgebildet. Die Ausbildung des Transistors ist üblich und auf ihre Erläuterung wird verzichtet.
  • Eine erste Isolationsschicht 118 wird auf dem Transistor und dem Halbleitersubstrat 100 in üblicher Weise ausgebildet. Im Allgemeinen wird vorzugsweise eine Siliziumdioxidschicht ausgewählt. In der ersten Isolationsschicht 118 wird eine Öffnung zu einem der Source/Drain-Gebiete 116 ausgebildet und eine untere Elektrode des Kondensators wird in der Öffnung und auf der ersten Isolationsschicht 118 abgeschieden. Eine dielektrische Kondensator-Schicht und eine obere Kondensator-Elektrode werden abgeschieden und strukturiert, um den Kondensator 120 vollständig auszubilden. Eine zweite Isolationsschicht 122, wie z.B. BPSG (Borphosphorsilikatglas), wird auf dem Kondensator 120 und der ersten Isolationsschicht 118 ausgebildet. Diese BPSG-Schicht 122 wird als Verbindungsschicht für das SOI-Substrat verwendet.
  • Mit Bezug auf 2B wird die BPSG-Schicht 122 dann für das SOI-Substrat geschliffen und poliert und auf den vorbereiteten Handhabungswafer 124 gebondet. Die andere Oberfläche des Halbleitersubstrats (d.h. die zum Handhabungswafer 124 entgegengesetzte Oberfläche) wird bis zur Bauelementisolationsschicht 112 hinab planarisiert, wie in 2C dargestellt. Der Planarisierungsprozess verwendet ein CMP (chemisch-mechanisches Polieren)-Verfahren.
  • Die Ausbildung des Substratkontaktleiters wird als nächstes angegangen und ist in 3A schematisch dargestellt. Mit Bezug auf 3A wird auf der planarisierten Oberfläche eine dritte Isolationsschicht 128a, die aus einer Oxidschicht besteht, mit einer Dicke von etwa 100 nm ausgebildet. In der dritten Isolationsschicht 128a wird eine Öffnung zum Kanalgebiet zwischen den Source/Drain-Gebieten 116 ausgebildet. Ein leitfähiges Material wird in der Öffnung und auf der dritten Isolationsschicht 128a abgeschieden und strukturiert, um den Substratkontaktleiter 126a und 126b auszubilden. Der Leiter 126b wird überlappend und parallel zur darunterliegenden Gateleitung 114a ausgebildet. Mit anderen Worten, eine durch den Effekt des potentialfreien Kanalgebietes verursachte Löcheranreicherung wird zur Erdung oder Vbb geleitet und dadurch wird eine Verminderung der Durchbruch- bzw. Schwellspannung vermieden. Da die Gateleitung und der Kondensator eingebettet sind, entstehen ferner keine Überlappungsbedenken zwischen der Bitleitung (oder Metallleitung) über dem Substratkontaktleiter und der Gateleitung (oder dem Kondensator). Daher kann der Substratkontaktleiter aus Polysilizium, Wolframsilizid, Wolfram oder Metall oder einer Kombination dieser Materialien hergestellt werden und kann gleichzeitig für eine Widerstandsleitung des peripheren Schaltungsbereichs verwendet werden. Der nächste Prozessschritt ist die Ausbildung einer Bitleitung 130. Eine vierte Isolationsschicht 128b wird auf dem Substratkontaktleiter 126b und der dritten Isolationsschicht 128a ausgebildet. In der dritten und vierten Isolationsschicht 128a und 128b wird eine Öffnung zum anderen der Source/Drain-Gebiete 116 ausgebildet. Ein Bitleitungsmaterial wird in der Öffnung und auf der vierten Isolationsschicht 128b abgeschieden und die Bitleitung 130 wird ausgebildet. Eine fünfte Isolationsschicht 132 wird auf der vierten Isolationsschicht 128b ausgebildet und Metallleitungen 134a und 134b werden darauf ausgebildet.
  • 4A stellt schematisch eine Draufsicht auf ein SOI-Substrat nach der Ausbildung des Substratkontaktleiters 126 gemäß der ersten Ausführungsform dar. Wie zu sehen ist, ist der Substratkontaktleiter 126 über der und parallel zur darunterliegenden Gateleitung 114a justiert, welche die aktiven Bereiche 110 schneidet. Der Substratkontaktleiter 126 ist über die Durchkontaktierung 126a mit den aktiven Bereichen 110 (insbesondere dem Kanalgebiet) verbunden. Der Substratkontaktleiter 126 unterdrückt vorteilhaft den Effekt des potentialfreien Substrats des Transistors.
  • Alternativ können die Gateleitung 114a und der Substratkontaktleiter 126b über einen Kontaktbereich 135 und eine Durchkontaktierung 136 miteinander verbunden werden, wie in 4B gezeigt. Folglich dient der Substratkontaktleiter 126b als hinteres Gate.
  • Der Substratkontaktleiter kann mit der Erdung oder Vbb (Sperrspannung) verbunden werden. Wenn die Gatespannung Null ist (Aus-Strom), wird das Kanalgebiet ebenfalls auf eine Nullspannung gebracht, und dadurch wird die Verringerung der Schwellspannung unterdrückt. Wenn die vorbestimmte Spannung an das Gate angelegt wird (d.h. Ein-Strom), wird an das Kanalgebiet ebenfalls eine Spannung mit derselben Größe wie an das Gate angelegt, und dadurch wird die Schwellenspannung verringert und die Ladungsträgerkonzentration erhöht.
  • Die zweite Ausführungsform der Erfindung wird als nächstes behandelt und ihre Erläuterung erfolgt mit Bezug auf 3B und 4C. Dieselben Teile, die wie bei der ersten Ausführungsform funktionieren, sind mit denselben Bezugsziffern gekennzeichnet und werden kurz erläutert. Nach der Ausbildung des SOI-Substrats, das in 2C gezeigt ist, wird eine dritte Isolationsschicht 128c auf der planarisierten SOI-Oberfläche ausgebildet. Ein zweites Gate 126, ein sogenanntes hinteres Gate, wird auf der dritten Isolationsschicht so ausgebildet, dass es das darunterliegende erste Gate 114a überlappt und dazu parallel ist. Das hintere Gate 126 wird dann mit dem ersten Gate 114a verbunden. Hierbei besitzt das zweite Gate 126 denselben Widerstand wie das erste Gate 114a und besteht aus demselben leitfähigen Material wie z.B. Polysilizium, Wolframsilizid, Wolfram und Metall oder einer Kombination hiervon. Die Prozesssequenz für das erste Gate und das zweite, hintere Gate kann umgekehrt werden. Kurz gesagt, nach der Festlegung der aktiven und inaktiven Bereiche durch die Bauelementisolationsschicht wird zuerst das hintere Gate auf dem aktiven Bereich des Halbleitersubstrats ausgebildet. Es werden mehrere Prozessschritte wie bei der vorstehend erwähnten ersten Ausführungsform ausgeführt. Die dritte Isolationsschicht 128c wird dann ausgebildet und anschließend wird ein Gate auf der dritten Isolationsschicht 128c ausgebildet.
  • Eine vierte Isolationsschicht 128d wird auf dem zweiten, hinteren Gate 126 und der dritten Isolationsschicht 128c ausgebildet. Die nächste Prozeßsequenz ist dieselbe wie bei der ersten Ausführungsform. Die Funktion des hinteren Gates wurde bereits bei der ersten Ausführungsform der Erfindung erläutert.
  • 4C stellt schematisch eine Draufsicht auf ein SOI-Substrat nach der Ausbildung des zweiten, hinteren Gates 126 gemäß der zweiten Ausführungsform der Erfindung dar. Wie zu sehen ist, ist das zweite, hintere Gate 126 mit dem ersten Gate 114a über den Kontakt 135 und die Durchkontaktierung 136 verbunden.

Claims (17)

  1. Verfahren zur Herstellung eines Halbleiterspeicherbauelements mit den Schritten: Vorsehen eines Halbleitersubstrats (100) mit einer ersten und einer zweiten Oberfläche; partielle Ausbildung einer Bauelementisolationsschicht (112) in und auf der ersten Oberfläche des Halbleitersubstrats (100), um aktive und inaktive Bereiche festzulegen; Ausbildung einer Gateelektrode (114a) auf dem aktiven Bereich des Halbleitersubstrats (100), wobei eine Gateoxidschicht dazwischen angeordnet wird; Ausbildung eines Paars von Source/Drain-Gebieten (116) in und auf dem aktiven Bereich und benachbart zur Gateelektrode (114a), wobei ein Gebiet des Halbleitersubstrats, das unter der Gateelektrode (114a) liegt, einen Kanal bereitstellt; Ausbildung einer ersten Isolationsschicht (118) über dem Halbleitersubstrat (100) und auf der Gateelektrode (114a); Ausbildung eines Kondensators (120) auf der ersten Isolationsschicht (118), der mit einem des Paars von Source/Drain-Gebieten (116) durch die erste Isolationsschicht (118) hindurch elektrisch verbunden wird; Ausbildung einer zweiten Isolationsschicht (122a) über der ersten Isolationsschicht (118) und auf dem Kondensator (120); Bonden einer Oberfläche eines Handhabungswafers (124) auf die zweite Isolationsschicht (122a); Schleifen und Polieren der zweiten Oberfläche des Halbleitersubstrats (100) bis zu einer oberen Oberfläche der Bauelementisolationsschicht (112) hinab; Ausbildung einer dritten Isolationsschicht (128a) auf der polierten Oberfläche des Halbleitersubstrats (100); und Ausbildung eines Leiters (126b) auf der dritten Isolationsschicht (128a), der mit dem Kanalgebiet durch die dritte Isolationsschicht (128a) hindurch elektrisch verbunden wird.
  2. Verfahren nach Anspruch 1, wobei die zweite Isolationsschicht (122a) eine BPSG-Schicht umfasst.
  3. Verfahren nach Anspruch 1, wobei der Leiter (126b) aus der Gruppe ausgewählt wird, die aus einer Polysiliziumschicht, einer Wolframsilizidschicht, einer Wolframschicht, einem Metall und einer Kombination davon besteht.
  4. Verfahren nach Anspruch 1, wobei der Leiter (126b) mit der Gateelektrode (114a) elektrisch verbunden wird.
  5. Verfahren zur Herstellung eines Halbleiterspeicherbauelements mit den Schritten: Vorsehen eines Halbleitersubstrats (100) mit einer ersten und einer zweiten Oberfläche; partielle Ausbildung einer Bauelementisolationsschicht (112) in und auf der ersten Oberfläche des Halbleitersubstrats (100), um aktive und inaktive Bereiche festzulegen; Ausbildung einer ersten Gateelektrode (114a) auf dem aktiven Bereich des Halbleitersubstrats (100), wobei eine erste Isolationsschicht dazwischen angeordnet wird; Ausbildung eines Paars von Source/Drain-Gebieten (116) in und auf dem aktiven Bereich und benachbart zur Gateelektrode (114a), wobei ein Gebiet des Halbleitersubstrats (100), das unter der ersten Gateelektrode (114a) liegt, einen ersten Kanal bereitstellt; Ausbildung einer zweiten Isolationsschicht (118) über dem Halbleitersubstrat und auf der ersten Gateelektrode; Ausbildung eines Kondensators (120) auf der zweiten Isolationsschicht (118), der mit einem des Paars von Source/Drain-Gebieten durch die zweite Isolationsschicht (118) hindurch elektrisch verbunden wird; Ausbildung einer dritten Isolationsschicht (122a) über der zweiten Isolationsschicht (118) und auf dem Kondensator (120); Bonden einer Oberfläche eines Handhabungswafers (124) auf die dritte Isolationsschicht (122a); Schleifen und Polieren der zweiten Oberfläche des Halbleitersubstrats (100) bis zu einer oberen Oberfläche der Bauelementisolationsschicht (112) hinab; Ausbildung einer vierten Isolationsschicht (128c) auf der polierten Oberfläche des Halbleitersubstrats; und Ausbildung eines zweiten Gates (126) auf der vierten Isolationsschicht (128c), wobei es über dem ersten Gate (114a) justiert wird und dazu parallel angeordnet wird.
  6. Verfahren nach Anspruch 5, wobei ein Kontaktwiderstand der ersten Gateelektrode (114a) gleich jenem der zweiten Gateelektrode (126) ist.
  7. Verfahren nach Anspruch 5, wobei die erste Gateelektrode (114a) aus der Gruppe ausgewählt wird, die aus einer Polysiliziumschicht, einer Wolframsilizidschicht, einer Wolframschicht, einem Metall und einer Kombination davon besteht.
  8. Verfahren nach Anspruch 5, wobei die zweite Gateelektrode (126) aus der Gruppe ausgewählt wird, die aus einer Polysiliziumschicht, einer Wolframsilizidschicht, einer Wolframschicht, einem Metall und einer Kombination davon besteht.
  9. Verfahren nach Anspruch 5, welches ferner das elektrische Verbinden der ersten Gateelektrode (114a) mit der zweiten Gateelektrode (126) umfasst.
  10. Verfahren nach Anspruch 5, wobei eine der zwei Gateelektroden (114a, 126) als hintere Gateelektrode dient.
  11. Halbleiterbauelement, umfassend: eine Restschicht eines Halbleitersubstrats (100); eine erste Isolationsschicht (118), die angrenzend an eine erste Oberfläche der Restschicht des Halbleitersubstrats (100) ausgebildet ist; eine in der ersten Isolationsschicht (118) ausgebildete Gateelektrode (114a); ein Paar von Source/Drain-Gebieten (116), die in und auf der Restschicht des Halbleitersubstrats und benachbart zur Gateelektrode (114a) ausgebildet sind, wobei ein Gebiet der Restschicht des Halbleitersubstrats, das unter der Gateelektrode (114a) liegt, als Kanal definiert ist; eine zweite Isolationsschicht (128a), die angrenzend an eine zweite Oberfläche der Restschicht des Halbleitersubstrats (100) ausgebildet ist; einen Leiter (126), der auf der zweiten Isolationsschicht (128a) ausgebildet ist und mit dem Kanalgebiet elektrisch verbunden ist; einen Kondensator (120), der auf der ersten Isolationsschicht (118) ausgebildet ist und mit dem Source- oder dem Drain-Gebiet (116) durch die erste Isolationsschicht (118) hindurch elektrisch verbunden ist; eine dritte Isolationsschicht (122a), die auf der ersten Isolationsschicht (118) und über dem Kondensator (120) ausgebildet ist; und einen auf die dritte Isolationsschicht (122a) gebondeten Handhabungswafer (124).
  12. Halbleiterbauelement nach Anspruch 11, wobei der Leiter (126) mit der Gateelektrode (114a) elektrisch verbunden ist.
  13. Halbleiterbauelement nach Anspruch 11, wobei der Leiter (126) aus der Gruppe ausgewählt ist, die aus einer Polysiliziumschicht, einer Wolframsilizidschicht, einer Wolframschicht, einem Metall und einer Kombination davon besteht.
  14. Halbleiterbauelement, umfassend: eine Restschicht eines Halbleitersubstrats (100); eine auf einer ersten Oberfläche der Restschicht des Halbleitersubstrats (100) ausgebildete erste Gateelektrode (114a), wobei die erste Gateelektrode in einer ersten Isolationsschicht (118) angeordnet ist; ein Paar von Source/Drain-Gebieten (116), die in und auf der Restschicht des Halbleitersubstrats (100) und benachbart zur Gateelektrode (114a) ausgebildet sind, wobei ein Gebiet der Restschicht des Halbleitersubstrats, das unter der Gateelektrode liegt, als Kanal definiert ist; eine zweite Isolationsschicht (128c), die auf einer zweiten Oberfläche der Restschicht des Halbleitersubstrats (100) ausgebildet ist; eine zweite Gateelektrode (126), die auf der zweiten Isolationsschicht (128c) ausgebildet und zur darunterliegenden ersten Gateelektrode (114a) parallel angeordnet ist; einen Kondensator (120), der auf der ersten Isolationsschicht (118) ausgebildet ist und mit dem Source- oder dem Drain-Gebiet durch die erste Isolationsschicht (118) hindurch elektrisch verbunden ist; eine dritte Isolationsschicht (122a), die auf der ersten Isolationsschicht (118) und über dem Kondensator (120) ausgebildet ist; und einen auf die dritte Isolationsschicht (122a) gebondeten Handhabungswafer (124).
  15. Halbleiterbauelement nach Anspruch 14, wobei die erste Gateelektrode (114a) mit der zweiten Gateelektrode (126) elektrisch verbunden ist.
  16. Halbleiterbauelement nach Anspruch 14, wobei eine der zwei Gateelektroden (114a, 126) als hintere Gateelektrode dient.
  17. Halbleiterbauelement nach Anspruch 14, wobei die zwei Gateelektroden (114a, 126) unabhängig aus der Gruppe ausgewählt sind, die aus einer Polysiliziumschicht, einer Wolframsilizidschicht, einer Wolframschicht, einem Metall und einer Kombination davon besteht.
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