JPS6321866A - 半導体メモリ - Google Patents

半導体メモリ

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JPS6321866A
JPS6321866A JP62119156A JP11915687A JPS6321866A JP S6321866 A JPS6321866 A JP S6321866A JP 62119156 A JP62119156 A JP 62119156A JP 11915687 A JP11915687 A JP 11915687A JP S6321866 A JPS6321866 A JP S6321866A
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical

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  • Mechanical Treatment Of Semiconductor (AREA)
  • Superconductor Devices And Manufacturing Methods Thereof (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 この発明は、集積半導体メモリ回路に関し、さらに具体
的には、それぞれが２進数の情報をトレンチまたは溝に
記憶するための手段を用いる、非常に高密度のセルを備
えたメモリに関するものである。
Ｂ、従来技術 集積半導体メモリ回路、特に、実質的に記憶キャパシタ
およびスイッチを備えた集積半導体メモリ回路は、大き
なメモリ・セル密度を実現した。小型のダイナミック・
メモリ・セルをもたらすた力の最も簡単な回路の１つが
、米国特許第３３８７２８６号に記載されている。各セ
ルは、記憶キャパシタと、キャパシタをビット／センス
線に選択的に接続するためのスイッチとして働く電界効
果トランジスタを使用する。
米国特許第３８１１０７６号および第３８４１９２６号
には、上記の米国特許第３３８７２８６号に記載された
タイプの１デバイス式電界効果トランジスタ・メモリ・
セルが開示されている。このメモリ・セルは、ドープし
たポリシリコン居とＰ導電型の半導体基板中のＮ＋拡散
領域を使用し、これらの層および領域は、ウェルの記憶
キャパシタを形成するため半導体基板の表面に設けられ
た誘電体によって分難されている。ポリシリコン１苦は
記憶キャパシタを超えて延び、負のバイアス、すなわち
、一定の負の電圧を印加することによりＰａ　”ｔ＆す
るセル間のフィールド・シールドとして働く、記憶キャ
パシタのＮ“拡散領域は、半導体基板の表面に設けられ
た絶縁層のドープした部分を用い、ドーパントを基板（
こ外方拡散することによって形成される。
上記のセルは、ブレーナ配列、すなわち、２次元配列の
高密度のセルを有するメモリをもたらすとはいえ、各セ
ルは半導体基板表面でかなりの面積を要する。各セルに
要する表面積の大きさを減少させるため、半導体デバイ
スまたはセルを３次元配列で形成する構造が考案された
。米国特許第４２９５９２４号には、自己整合導電層が
トレンチの壁の上に直接形成され、またはデバイスの素
子としての支持絶縁層の上に形成された、溝またはトレ
ンチ内に配置された半導体デバイスが開示されている。
溝またはトレンチ内に形成されたメモリ・セルが米国特
許第４３３５４５０号に記載されている。この特許では
、溝またはトレンチの側壁上にトランジスタが設けられ
、トランジスタの下側に記憶ノードを備えたセルが開示
されている。また、米国特許第４３２７４７６号には、
ウェルまたはトレンチ内に記憶キャパシタを備えた縦形
セルが記載されている。
特許協力条約（ＰＣＴ　）公告番号ｗｏ８１１０３４１
号には、記憶キャパシタがトレンチ内に設けられ、スイ
ッチング素子とビット／センス線が基板の表面に配置さ
れた１デバイス・メモリ・セル構造が開示されている。
さらに、米国特許第４４６２０４０号には、垂直側壁を
有するトレンチを使用し、記憶キャパシタおよびトラン
スファ・デバイスがトレンチ内に配置された、１デバイ
ス式ランダム・アクセス・メモリが開示され、米国特許
第４２７１４１８号および第４２２５９４５号には、溝
またはトレンチ内に形成され、トレンチの底部に記憶ノ
ードが、この構造の最上部にビット／センス線が、また
トレンチの側壁にトランスファ・デバイスが配置された
、１デバイス・メモリ・セルが教示されている。
米国特許第４２２２０６２号には、スイッチング素子が
トレンチの底部近くに形成され、ビット線と記憶キャパ
シタがトレンチの壁に配置されたメモリ・セル構造が開
示されている。
上述の従来技術のいずれも、リソグラフィ区画（後述す
る）の４倍よりも小さな面積の半導体基板表面を有する
メモリ・セルを開示していない。
Ｃ０発明が解決しようとする問題点 本発明の目的は、リソグラフィ区画のわずか２倍の半導
体基板表面積しか占有しないメモリ・セルを提供するこ
とである。ここで、１つのりソグラフィ区画とは、２本
のりソグラフィ線の交差によって画定される領域であり
、各線は、集積半導体回路内でデバイスの素子を形成す
る際に使用される、例えば、１ミクロンよりも小さい所
与の任意の幅でよい。
Ｄ０問題点を解決するための手段 この発明の教示によれば、主表面、および主表面に設け
られかつ長軸を有するトレンチを備えた半導体基板と、
長軸に沿ったトレンチの所定の側壁に設けられた記憶手
段と、記憶手段と基板の主表面との間の上記所定の側壁
に設けられかつ記憶手段に結合された、制御電極を有す
るスイッチング手段と、長軸に沿って上記所定のｉ＋１
壁に設けられかつ上記制御電極に結合された第１の導線
と、上記長軸に直角に主表面に設けられかつ上記スイッ
チング手段に結合された第２の導線とを備えた、メモリ
が提供される。
Ｅ、実施例 第３図は、ゲート１４を有する電界効果トランジスタ１
２、導電性プレート１８および記憶ノード２０を有する
記憶キャパシタ１６、およびビット／センス線２２を備
えた、周知の１デバイス式ダイナミック・メモリ・セル
１０の基本回路図を示す、知られているように、２進数
を記憶キャパシタ１６に記憶するには、ビット／センス
線２２に高電圧または低電圧が印加される。高電圧がビ
ット／センス線２２に印加されると、トランジスタ１２
がオンになり、記憶ノード２０を充電して、例えば、数
字１の存在を示し、そうでない場合は、記憶ノード２０
は充電されないままとなり、記憶された数字Ｏの存在を
示す、記憶キャパシタ１６から情報を読み取るには、ビ
ット／センス線２２が高電圧に充電され、トランジスタ
１２が丁ンになる。ビット／センス線２２が放電される
と、ビット／センス線２２に接続されたセンス増幅器（
図示せず）は、記憶キャパシタ１６における数字Ｏの存
在を示す、ビット／センス線２２が充電されたままであ
る場合は、記憶キャパシタ１６は数字１を記憶している
。
この発明の教示に従って、第３図のメモリ回路の新規の
縦型構造を第１図および第２図に示す。
第２図は構造の平面図であり、第１図は第２図の線１−
１で切断した断面図である。第１図および第２図に示す
ように、好ましくはシリコン製のＰ−導電型の半導体基
板２６内に形成されたトレンチ２４内の対向する側壁に
、２つのダイナミック・メモリ・セルＩＯＡおよびＩＯ
Ｂが設けられている。セル１０Ａは、電界効果トランジ
スタ１２と、記憶キャパシタ１６と、好ましくは銅をド
ープしたアルミニウムなどの金属製のビット／センス線
２２を備え、トランジスタ１２およびキャパシタ１６が
トレンチ２４内でその第１の側壁に配置され、ビット／
センス線２２が、トランジスタ１２のドレインとして働
くＮ“拡散領域２８と接触して基板２６の表面に形成さ
れる。トランジスタ１２は、好ましくはＰドープ・ポリ
シリコン、ケイ化タングステン（ＷＳ　Ｉ２）またはケ
イ化チタン（Ｔ　ｉ　Ｓ　１２）、またはポリシリコン
とケイ化物の組合せ、または銅をドープしたアルミニウ
ムからなり、薄い絶縁層３０によりトレンチ２４の第１
の側壁から分離されているゲート１４を含む。
絶縁層３０は、好ましくは、二酸化ケイ素と窒化ケイ素
と二酸化ケイ素から成る三重絶縁層、または二酸化ケイ
素と窒化ケイ素から成る二重層である。記憶キャパシタ
１６は、トレンチ２４の第１の側壁に沿って設けられた
Ｎ＋拡散領域の形に形成された記憶ノード２０と導電性
プレート１８を含み、導電性プレート１８は、ホウ素を
含むＰドープ・ポリシリコン製とすることができ、絶縁
層３２によってノード、すなわち、Ｎ＋拡散領域２０か
ら分離される。絶縁層３２も、好ましくはやはり二酸化
ケイ素と窒化ケイ素から成る二重または三重絶縁層であ
る。
厚い絶縁５３４が、トレンチ２４の底部と導電性プレー
ト１８の間に設けられ、絶縁層３６が、ポリシリコンプ
レート１８上の二酸化ケイ素として、ゲート１４をポリ
シリコンプレート１８から分離するように、好ましくは
約１０００オングストロームの厚さに成長させられ、さ
らに、好ましくはポリイミドまたはホウリンケイ酸ガラ
ス（ＢＰＳＧ　）などのりフロー可能ガラスである絶縁
体３８が、二酸化ケイ素層３６とビット／センス線２２
の間に設けられている。
第２のダイナミック・メモリ・セルＩＯＢもトレンチ２
４内に設けられ、その電界効果トランジスタ１２°およ
び記憶キャパシタ１６゛はトレンチ２４の第２の、すな
わち、反対側の側壁上に設けられ、ビット／センス線２
２はセルＩＯＡと１０Ｂに共通である。第２のトランジ
スタ１２°はゲート１４゛を含み、ゲート１４°は好ま
しくはゲート１４と同じ材料から成り、薄い絶縁層３０
によってトレンチ２４の第２の側壁から分離されている
。記憶キャパシタ１６°は、やはり半導体基板２６内の
トレンチ２４の第２の側壁に沿って設けられたＮ＋拡散
領域の形の記憶ノード２０゜と、Ｍ！！縁居３２によっ
てＮ＋拡散領域２０′から絶縁された導電性プレート１
８を含む。電界効果トランジスタ１２°のドレインとし
てｍ＜Ｎ＋拡散領域２８°が、共通のビット／センス線
２２に接続されている。
ゲート１４および１４°は、第２図に示すように、それ
ぞれ第１および第２のワード線４０および４０°の一部
分であり、ワード線はトレンチ２４の長軸（第１図で紙
面に垂直な方向）に沿って縦方向に、したがって横方向
のビット／センス線２２の方向に対して直角に延びてい
る。
第１図および第２図かられかるように、２つの非常にコ
ンパクトな１デバイス式ダイナミック・メモリ・セルＩ
ＯＡおよびＩＯＢは、厚い絶ｊＬ５３４によって互いに
分離されかつ隣接するどのセルからも分離された、トレ
ンチ２４の対向する側壁上に設けられ、ビット／センス
線２２を除いて、２つのセル１０　Ａ　８　＊び１０Ｂ
の全ての素子がトレンチ２４内に配置されている。トレ
ンチ２４は、所望の大きさの記憶キャパシタおよび所望
のスイッチング特性のトランジスタをもたらすため必要
なだけ深くかつ広くすることができる。この発明の構造
の一例では、トレンチ２４の深さは好ましくは７ミクロ
ンであり、トランジスタ１２および１２°のチャネルの
幅は１ミクロンであり、チャネルの長さは１ミクロンで
ある。トランジスタ１２および１２°のゲート絶縁媒体
を形成する絶縁層３０は約１８ナノメートルの厚さを有
し、二酸化ケイ素層の厚さはそれぞれ５ナノメートルで
あり、窒化ケイ素層の厚さは８ナノメートルである。記
憶キャパシタ１６の誘電体の厚さは好ましくは１３ナノ
メートル、たとえば、４ナノメートルの二酸化ケイ素と
７ナノメードルの窒化ケイ素と２ナノメートルの二酸化
ケイ素である。絶縁層３０および３２は、同じ厚さを有
する同じ連続材料で形成することもできる。厚い絶縁層
３４は、好ましくは２００ナノメートルの厚さを有する
。Ｎ＋拡散領域２０および２０°は、それぞれトレンチ
２４の当該の側壁から約１５０ナノメートルはど基板内
に延在している。ワード線の方向に沿ったセル・アレイ
の隣接するセル間の間隔が、１ミクロン以下であり、ワ
ード線の方向と直角のビット／センス線の方向に沿った
ｌｉｉ！ｉ接セル間の間隔が１ミクロン以下の場合は、
半導体基板の表面における１つのセルの大きさを２平方
ミクロン以下にすることができる。そうなるのは、リソ
グラフィ線の幅が１ミクロン以下のときである。さらに
、この記憶キャパシタ１６および１６°の各キャパシタ
ンスとビット／センスＢ２２のキャパシタンスの比は、
１本のビット／センス線当り６４個のセルを仮定すると
、少なくとも２０％という非常に望ましいトランスファ
比をもたらす。
第４図は、各セルが第１図および第２図に示すタイプで
あるようなセル・アレイの平面図である。
図では、同じ参照文字は類似した素子を指す。２つのセ
ル１０Ａおよび１０Ｂが第１のビット／センス線２２に
沿って水平方向に整列され、２つのセルＩＯＣおよび１
０Ｄが第２のビット／センス線２２°に沿って水平方向
に整列されている。セルＩＯＡおよび１０Ｃはまた、ワ
ード線４０に沿って垂直方向に整列され、セルＩＯＢお
よび１０Ｄはワード線４０’に沿って垂直方向に整列さ
れている。知られているように、ワード線４０および４
０°はそれぞれ選択起動のためワード・デコーダ／ドラ
イバ回路４２に接続され、ビット／センス線２２および
２２°はそれぞれデコーダ／プリチャージ／センス増幅
器回路４４に接続することができる。
第５図は、第４図の線５−５で切断した第４図の断面図
、第６図は、第４図の＃ｊＡ　６−６で切断した第４図
の断面図であり、アレイのセルＩＯＡ。
１０Ｂ、ＩＯＣおよび１０Ｄの素子の詳細をさらに明瞭
に示している。
第４図と、セルの記憶ノード間の分離領域でトレンチ２
４と直角に切断した断面図である第５図を参照すると容
易に理解できるように、厚い絶縁層３４がトレンチ２４
の側壁および底部に沿って、また半導体基板２６の上部
表面に形成されている。
トレンチ２４の底部の厚い絶縁層３４の上に導電性プレ
ート１８が設けられ、トレンチ２４の対向する側壁には
、プレート１８の上方の位置にワード線４０および４０
’が設けられ、ワード線は厚い絶縁層３４によって半導
体基板２６から分離され、絶縁層３６によって導電性極
板１８から分離されている。ポリイミドまたはＢＰＳＧ
３８で、トレンチ２４の充填が完了する。
第４図と、トレンチ２４の側壁に平行に、記憶ノード２
０°およびドレイン領域２８°を通って切断した断面図
である第６図とを参照すると理解できるように、第１の
ビット／センス線２２は、セルＩＯＢのドレイン領域２
８゛と自己整合的に接触し、その記憶ノード２０’がセ
ルＩＯＢのドレイン領域２８′からトランジスタ１２°
のチャネルの長さだけ隔置され、第２のビット／センス
線２２°はセル１０Ｄのドレイン領域２８′と接触し、
その記憶ノード２０°がセル１０Ｄのドレイン領域２８
°からそのトランジスタ１２°のチャネルの長さだけ隔
置されている。
知られているように、第４図に示したようなランダム・
アクセス・メモリ・アレイに書き込み、またはそこから
読み取るには、既知の任意のタイプのワード線デコーダ
／ドライバ回１！８４２およびビット線デコーダ／プリ
チャージ／センス増幅器回路４４を用いて、セルＩＯＡ
、ＩＯＢ、１０Ｃおよび１０Ｄのうちの任意の１つまた
は複数を選択することができる。さらに、トレンチ２４
は、ワード４１４０および４０’に接続される数百例の
メモリ・セルを、その２つの側壁の各々に沿って含むこ
とができ、またビット／センス線２２および２２°に接
続される同様のメモリ・セルを含む隔置された数百本の
同様なトレンチをトレンチ２４に平行に、配列すること
ができる。トレンチ２４はリソグラフィ線１本分の距離
で、すなわち、１ミクロン以下の短い距離で隔置するこ
とができる。
この発明のメモリ・セルを作るため、既知のどの方法を
使用することもできる。ある具体的な方法では、１０　
Ｍ　ｅ　Ｖのエネルギーを有するホウ素イオンを半導体
２６の主面から、約７ミクロンの深さで１Ｅ１７の濃度
になるように注入する。第１図、第２図、第４図および
第５図に示したシリコン基板２６中の深さ約７ミクロン
の深いトレンチ２４は、好ましくは、リソグラフィで画
定した既知の任意の二酸化ケイ素マスキング層を用いて
、既知の反応イオン・エツチング法により形成すること
ができる。トレンチ２４が形成された後で、トレンチ２
４の内部および半導体基板２６の表面に厚い絶縁層３４
を付着することができる。第７図に示すように、厚い絶
縁層３４は、好ましくは既知の任意の多層または多レベ
ル・フォトレジス）、（ＭＬＲ）法によって、電界効果
トランジスタ１２および１２°と記憶キャパシタ１６お
よび１６゛を形成すべきトレンチ２４の側壁の選択され
た部分から除去し、かつ、トランジスタ１２および１２
°のドレイン領域２８および２８゛の形成のため基板２
６の上部表面に沿って除去する。やはり第７図に示すよ
うに、トレンチ２４の底部の厚い絶縁層３４の部分をフ
ォトレジスト層４６でふさぎ、トレンチ底部に達する前
にＭＬＲ反応性イオン・エツチングを終了することによ
り、トレンチ２４の底部に厚い絶縁層３４が残される。
図面の第８図かられかるように、トレンチの側壁に沿っ
たセル間の分離領域では、フォトレジスト層４６は、厚
い絶縁層３４の不必要な部分を除去する湿式エツチング
工程中、厚い絶縁層３４の除去を妨げる。希望するなら
、厚い絶縁層３４を、成長させられた二酸化ケイ素と付
着された窒化ケイ素から形成される二重層としてもよい
。
厚い絶縁層３４が適切にエツチングされた後、厚さ約２
０ナノメートルのドープされた二酸化ケイ素層４８が、
トレンチ２４の側壁に沿って共形的に付着される。第９
図のセル領域および第１０図の分離領域で示すように、
フォトレジストの層（図示せず）を再び用いて、ドープ
された絶縁層４８の、トレンチ２４の上部領域にある部
分が除去される。さらに詳細には、好ましい加工手段は
、トレンチ２４を満たす平面化フォトレジストで構造を
彼覆し、平面化された７オトレジストにトレンチ２４内
の所望の高さまで反応イオン・エツチングを施し、希釈
された緩衝フッ化水素を用いて、トレンチ２４の上部か
らドープされた二酸化シリコン４８を除去することを含
む０次に、既知のドライブ・イン技術を用いることによ
り、第９図に示すように、ドープされた絶縁層４８内の
ドーパント、好ましくはヒ素がトレンチ２４の側壁にド
ライブ・インされ、Ｎ＋拡散領域、すなわち、記憶ノー
ド２０および２０°を形成する。第１０図から理解でき
るように、セル間では、厚い絶縁層３４がトレンチ２４
の側壁上に保持されているので、ヒ素はそれらの場所に
おいて半導体基板２６に入るのを阻止される。ドライブ
・イン後、希釈された緩衝フッ化水素などの任意の適当
な湿式エツチング剤を使って、ドープしたＭ！！縁層４
８の残りの部分を除去することができる。
記憶ノード２０および２０°がトレンチ２４の側壁に形
成されると、まず二酸化ケイ素層を成長させ、次に窒化
ケイ素層を付着させ、続いて窒化物を酸化して、窒化物
の最上部に２ないし４ナノメートルの二酸化ケイ素を形
成することにより、ゲート誘電体層３０および記憶キャ
パシタ誘電体５３２を同時に形成することができる。導
電性プレート１８は、ドープしたポリシリコンをトレン
チ２４内に付着し、基板２６の表面でポリシリコンを平
面化することにより形成される。ポリシリコンが平面化
された後、第１図に示すように、ポリシリコンは、その
上部表面が記憶ノード２０および２０゛の上縁部より下
になるまで、適当なエツチングによってトレンチ２４の
上部から除去される。ポリシリコン・プレート１８の露
出した表面が次に酸化されて、たとえば、１０００オン
グストロームの厚さの二酸化ケイ素層３６を形成する。
次にドープしたポリシリコンの別の層を構造上に付着し
、ゲート１４および１４°が第１図に示す形を取るまで
ポリシリコンに反応性イオン・エツチングを施すことに
より、それぞれトランジスタ１２および１２°のゲート
１４および１４°を形成することができる。希望するな
ら、ポリシリコン層に続いてケイ化タングステンまたは
ケイ化チタンの層を付着し、次に反応イオン・エツチン
グを施して、ドープしたポリシリコンのみからなるゲー
トよりも導電性が高い２層ゲート構造をもたらすことが
できる６反応性イオン・エツチング法を用いることによ
り、二酸化ケイ素／窒化ケイ素層３０．３２を、全ての
水平表面から、特に半導体基板２６の表面のドレイン領
域２８および２８゛から除去することができる。Ｎ＋ド
レイン領域２８および２８°は、５ＱＫｅＶで、１ｃｍ
２当りＩＥ１５の景のヒ素を半導体２６の露出した表面
に注入することにより形成される。希望するなら、Ｎ“
ドレイン領域２８および２８°が形成された後でのみで
あるが、銅をドープしたアルミニウムを用いてゲート１
４および１４°を形成することもできる。トレンチ２４
の残りの部分は、ポリイミドまたはりフロー可能ガラス
、たとえば、ホウリンケイ酸ガラスなどの絶縁材料で充
填され、半導体基板２６の主面で平面化される。ビット
／センス線２２および２２°を形成するため、好ましく
は銅をドープしたアルミニウムの層が構造上に付着され
、第４図にさらに明確に示すように、平行な線になるよ
うに適切にエツチングされる。
当然のことながら、導電性プレート１８の形成後にゲー
ト誘電体層３０を形成することにより、組成および厚さ
に関して、ゲート誘電体層３０をキャパシタ誘電体層３
２とは異なるようにすることができる。
Ｆ８発明の効果 トレンチまたは溝の内部にセルの記憶手段、スイッチン
グ手段および第１の導＃ｊＡ　（ワード線）を縦形構造
で形成し、第２の導線（ビット／センス線）を半導体基
板の表面に設け、かつ第１の導線またはトレンチの方向
に対して直角に配置することにより、非常に小さなセル
基板表面積を有する、改善されたメモリ・セルが得られ
る。
【図面の簡単な説明】
図面の簡単な説明 第１図は、第２図の線１−１で切断したこの発明の構造
の２つのダイナミック・セルの断面図である。 第２図は、トレンチの対向する画壁に設けられたこの発
明の２つのセルの平面図である。 第３図は、主要素子を示した１デバイス式ダイナミック
・メモリ・セルの回路図である。 第４図は、各セルが第１図および第２図に示したタイプ
のものである２ｘ２セル・アレイの平面図である。 ｖＪ５図および第６図は、それぞれ線５−５および６−
６で切断した、第４図に示したアレイの断面図である。 第７図、第８図、第９図および第１０図は、セルを形成
する段階を示したセルの断面図である。 １０・・・・１デバイス式ダイナミック・メモリ・セル
、１２・・・・電界効果トランジスタ、１４・・・・ゲ
ート、１６・・・・記憶キャパシタ、１８・・・・導電
性プレート、２０・・・・記憶ノード、２２・・・・ビ
ット／センス線。 出□願人　　インターナショナル・ビジネス・マシーン
ズ・コーポレーション 代理人　　弁理士　　山　　本　　仁　　朗（外１名） Ｍ１図 第２図 第４図

Claims (3)

    【特許請求の範囲】
  1. （１）主表面、およびこの主表面に設けられかつ長軸を
    有するトレンチを有する半導体基板と、上記長軸に沿っ
    た上記トレンチの所定の側壁に設けられた記憶手段と、 上記記憶手段と上記主表面との間の上記所定の側壁に設
    けられかつ上記記憶手段に結合された、制御電極を有す
    るスイッチング手段と、 上記長軸に沿って上記所定の側壁に設けられかつ上記制
    御電極に結合された第１の導線と、上記長軸と直交して
    上記主表面に設けられかつ上記スイッチング手段に結合
    された第２の導線と、を備える半導体メモリ。
  2. （２）上記所定の側壁と対向する側壁に上記記憶手段と
    対向して設けられた第２の記憶手段と、上記第２の記憶
    手段と上記主表面との間の上記対向する側壁に設けられ
    かつ上記第２の記憶手段に結合された、制御電極を有す
    る第２のスイッチング手段と、 上記長軸に沿って上記対向する側壁に設けられかつ上記
    第２のスイッチング手段の制御電極に結合された第３の
    導線と、 を有し、上記第２のスイッチング手段が上記主表面にお
    いて上記第２の導線に結合されていることを特徴とする
    、特許請求の範囲第（１）項に記載の半導体メモリ。
  3. （３）上記トレンチが複数個平行に設けられ、上記記憶
    手段および上記スイッチング手段の組が上記長軸に沿っ
    て同一の上記側壁に複数個設けられ、かつこれらの組に
    対応して複数の上記第２の導線が平行に設けられている
    ことを特徴とする、特許請求の範囲第（１）項または第
    （２）項に記載の半導体メモリ。
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