TW425703B - Cylindrical capacitor and method for fabricating thereof - Google Patents

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經濟部智慧財產局員工消費合作社印製 425703 A7 4W5pif d〇t:/002 __B7__ 五、發明說明（/ ) 本發明是有關於一種半導體元件的製造，且特別是有· 關於-^種應用於商密度積體電路兀件’利用較寬的微影製 程來製造dram記憶胞電容器的方法。 發明背景 隨著DRAM記憶胞的密度不斷提昇，要在記憶胞面積 逐漸縮小的情況下維持夠高的儲存電容値就面臨不斷的挑 戰。由於進一步的縮小記憶胞面積是持續努力的目標，爲 了使儲存電容器的電容値保持在一個可接受的大小，目前 已經有許多的技術被硏發出來。其中的一種方法爲採用諸 如BST等具有高介電常數的高介電薄膜，而不用氮化物/ 氧化物或是氧化物/氮化物/氧化物等傳統的介電薄膜。然 而，形成高介電薄膜的方法在目前仍然停留在硏究的階 段，且其可靠度也還有問題。 另外一種方法則是藉由形成諸如堆疊式電容器的立體 電容器來增加其有效表面積。例如雙重堆疊形電容器、鰭 狀堆疊電容器、圓柱狀電容器、展開堆疊電容器以及盒形 結構電容器都是屬於這種堆疊式電容器。由於圓柱狀電容 器的內外表面都可以用作有效的電容面積’因此圓柱狀結 構特別適用於立體堆疊式電容器，尤其適用於像dram 記憶胞這種積體記憶胞。 在參考資料美國專利第534〇765號中揭露了一種製造 類似圓柱狀容器之電容結構的方法。而諸如雙重圓柱狀以 及多孔狀結構等較爲複雜的結構’則在美國專利第534〇763 號（1994年8月23號）中有所揭露。 4 本紙張尺度適用令國國家標準（CNS)A4規格（210 X 297公愛） I ----- ^4! —訂--- - ----.. (請先閱讀背面之注意事項再填寫本頁) A7 B7 425703 4855pit'.d〇c/002 五、發明說明（2) 最近，藉著改善複晶矽儲存電極本身的表面輪廓來增 加有效表面積的新技術已經被發展出來了 °這些技術包括 了形成溝槽或是控制複晶矽長成及成核的條件。而藉著在 儲存電極上形成半球形矽晶粒（HSG)矽層也可以增加表面 積與電容値。 具有HSG矽層的電容器會有相鄰之儲存電極之間發生 電性橋接的問題。此外，由於在高密度DRAM元件中預 留給記憶胞之儲存電極的空間太小，因此要在圓柱狀電容 器的內表面形成HSG就顯得相當困難，尤其是在圓柱狀 電容器寬度最小的方向上，圓柱內相對的HSG會發生電 性橋接的情形。 更進一步來說，在設計規則（Design Rule)爲170nm的 256DRAM中，具有HSG矽層的圓柱狀電容器在寬度最小 的方向上具有1 7Onm的最小特徵尺寸。此時，用以形成 的支架導體層至少須有4〇nm的厚度，而HSG層的厚度大 約爲30ntn，因此具有HSG矽層之儲存電極的總厚度就達 到大約l4〇nm。因此，後續要形成介電薄膜與平板電極就 變的相當困難。由於介電薄膜的厚度大約爲8nm，而平_ 電極的厚度大約爲3Onm，因此沉積於圓柱狀開口中之各 層最小總厚度將超過設計規則的170nm，而達到2l6nm ° 根據上述，要將HSG矽層應用於170nm的設計規則中是 不可能的，因此也將無法達到元件效能所須之足夠的電容 値。 發明槪述 5 本紙張尺度適用中國國家標準（CNS)A4規格（210x297公;^ ) (諝先閱讀背面之沒意事項再填寫本頁) 裝 j丨丨丨訂i — 線— 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作杜印製 425703 4 ίΐ 5 5 pi ί . d υ c/00 2 五、發明說明（i ) 本發明提供了一種在高密度積體電路元件中形成內表 面上具有HSG之圓柱狀電容器的方法。 本發明的一特徵爲藉由形成內表面上有HSG的圓柱狀 電容器來增大其有效的表面積，其中，爲了製造儲存電極 而形成的開口係由微影製程定義出來，再以濕式蝕刻技術 加大此開口的方式來進行設計規則較寬的微影製程。相鄰 之儲存電極的間距可被縮短到l〇nm。 本發明的另一特徵爲形成接觸窗插塞突出於其所埋入 之介電層的上表面，以增強對後續形成之儲存電極的支 撐。 爲了達到上述及其他目的，本發明係先於積體電路基 底上形成鑄形層。利用微影製程移除特定部分的鑄形層， 於其中形成開口，以利於儲存電極的形成。藉著濕式蝕刻 法蝕刻掉預定厚度的開口側壁，以加大此開口。沿著此加 大的開口的表面輪廓，於加大的開口中及鑄形層上沉積一 層作爲儲存電極的導電層，並在導電層的表面上形成HSG 矽凸塊。在具有HSG矽凸塊的導電層上沉積一層絕緣層， 以完全塡滿此加大的開口。將絕緣層與導電層平坦化至鑄 形層。將剩餘的絕緣層從加大的開口中移除，以形成圓柱 狀電容器。此時，鑄形層也將被移除。接著，沉積介電薄 膜與平板電極於其上，以形成圓柱狀電容器。 更進一步說，開口側壁（也就是鑄形層）被移除的厚度 至少要與作爲儲存電極之導電層的厚度相等。相鄰之開口 的間距可以縮短至大約l〇nm的大小。 6 <請先閲讀背面之注意事項再填寫本頁) -裝------ 訂---------線. 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 425703 485 5pit doc/002 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（f) 上述的方法更包括於沉積絕緣層之前，在HSG矽凸塊 上形成一層保護層，並且在沉積介電薄膜之前，將此保護 層移除掉。 上述的方法更包括於形成鑄形層之前，形成另一絕緣 層，並於其中形成接觸於儲存電極的接觸窗插塞。接觸窗 插塞是以蝕刻特定部分之另一絕緣層以及沉積並平坦化導 電材料的製程所形成。此外，位於接觸窗插塞外側的另一 絕緣層將被過度蝕刻掉部分的厚度，以形成突出於被蝕刻 之另一絕緣層之上表面的接觸窗插塞。此突出的接觸窗插 塞與儲存電極之間將具有較大的接觸面積，並且對儲存電 極有較佳的支撐。 在上述的方法中，絕緣層係形成於鑄形層上，以於開 口中形成孔洞。 爲了達到上述及其他目的，本發明係先於積體電路基 底上形成鑄形層。利用微影蝕刻製程移除特定部分鑄形 層，於其中形成開口，以利於儲存電極的形成。以濕式蝕 刻法蝕刻掉預定厚度的開口側壁，以加大此開口。沿著此 加大的開口的表面輪廓沉積一層作爲儲存電極的導電層於 加大的開口中以及鑄形層上。在導電層上沉積一層絕緣 層，以完全塡滿此加大的開口。將絕緣層與導電層平坦化 至鑄形層。將剩餘的絕緣層從加大的開口中移除，以形成 圓柱狀儲存電極。於圓柱狀儲存電極的內表面上形成HSG 矽，並於其上沉積介電薄膜與平板電極，以形成圓柱狀電 容器。 7 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------------I--訂· ------— , (請先閱讀背面之注*?#.項再填寫本頁) 425703 4 8 _S 5 μ i f. d t> c / 0 0 2 經濟部智慧財產局員工消費合作社印製 五、發明說明（f) 在上述的方法中，絕緣層可以沉積至孔洞形成。 根據上述及其他目的，本發明係於積體電路基底上形 成第一絕緣層與第一抗反射塗佈層。軸刻第一抗反射塗佈 層與第一絕緣層以形成接觸窗開口暴露出基底。接著，以 導電材料塡滿接觸窗開口以形成接觸窗插塞。於第一絕緣 層與接觸窗插塞上形成鑄形層，所形成之鑄形層的高度至 少須超過儲存電極之高度。於鑄形層上沉積第二抗反射塗 佈層。利用微影製程蝕刻第二抗反射塗佈層與鑄形層之特 定部分，以形成開口暴露出接觸窗插塞與第一抗反射塗佈 層之上表面。移除第二與第一抗反射塗佈層。以濕式蝕刻 法蝕刻開口側壁，以增大開口的尺寸，並且縮短相鄰開口 之間以微影製程定義出來的間距。接著，於加大的開口中 以及鑄形層上沉積作爲儲存電極的導電層，電性連接於接 觸窗插塞。在作爲儲存電極的導電層上形成HSG矽凸塊。 於HSG矽凸塊與導電層上沉積第二絕緣層以完全塡滿此 加大的開口。將第二絕緣層、HSG矽凸塊以及導電層平坦 化至鑄形層。移除加大的開口中剩餘的絕緣層，以形成具 有HSG矽凸塊的圓柱狀儲存電極。此時，鑄形層也會被 移除。接著，沉積介電薄膜與平板電極以形成圓柱狀電容 器。 在上述的方法中，於沉積絕緣層之前，可在HSG矽凸 塊上形成保護層。 根據上述及其他目的，本發明係於積體電路基底上形 成第一絕緣層，此第一絕緣層至少包括一層氮化層與一層 8 (請先閱讀背面之注意事項再填寫本頁) 裝 i I---II 訂----I--— -線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 4257 03 A7 4855pif.doc/002 _B7_ 五、發明說明（（） 氧化層。蝕刻第一絕緣層以形成接觸窗開口。接著，以導 電材料塡進接觸窗開口中，以形成接觸窗插塞。於第一絕 緣層與接觸窗插塞上沉積鑄形層。蝕刻鑄形層之特定部 分，以形成用以製造儲存電極的開口，暴露出接觸窗插塞 與其外側之絕緣層的上表面。由於是以氮化層作爲鈾刻終 止層，第一絕緣層也會有部分的厚度被蝕刻掉，因而使得 接觸窗插塞突出。等向性蝕刻開口的側壁，以加大其尺寸 並且縮短相鄰開口的間距。之後，於加大的開口中與鑄形 層上沉積導電層電性連接於接觸窗插塞。於導電層上形成 HSG凸塊。在加大的開口之剩餘空間中與導電層上沉積第 二絕緣層，以於加大的開口中形成孔洞。將第二絕緣層、 HSG凸塊以及導電層平坦化至鑄形層。 在上述的方法中，絕緣層可以沉積至開口中形成孔洞。 這樣可以減少在後續移除絕緣層的步驟中需要移除之絕緣 層的量。 根據上述及其他目的，本發明提供一種DRAM記憶胞 電容器，包括彤成於絕緣層上的圓柱狀儲存電極，此圓柱 狀儲存電極經由形成於絕緣層中的接觸窗插塞電性連接於 基底，此儲存電極與相鄰之儲存電極的最大間距大約爲 10nm ;形成於儲存電極上的HSG凸塊；形成於儲存電極、 HSG凸塊與絕緣層上的介電薄膜；以及形成於介電薄膜上 的平板電極。 根據上述及其他目的，本發明提供一種DRAM記憶胞 電容器，包括形成於積體電路基底上的絕緣層，此絕緣層 9 (請先閲讀背面之注意事項再填寫本頁) -111--―—訂-------I . 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4257 03 4 8 5 ί p i t . d 〇 c/0 0 2 經濟部智慧財產局員工消費合作社印製 五、發明說明（"） 具有接觸窗開口；塡充於接觸窗開口且突出於絕緣層之上 表面一段預定距離之接觸窗插塞；形成於絕緣層上並且與 接觸窗插塞電性連接的圓柱狀儲存電極；形成於儲存電極 與絕緣層上的介電薄膜；以及形成於介電薄膜上的平板電 極，其中圓柱狀儲存電極與相鄰之儲存電極的最大間距大 約爲1 Onm。 圖式之簡單說明 本發明之上述特徵及優點將在以下之特定實施例的詳 細描述並配合所附圖示顯現出來，圖式爲： 第1A圖至第1E圖繪示依照本發明之第一較佳實施 例，DRAM記憶胞電容器之製程步驟的特定階段之半導 體基底的剖面圖； 第2圖繪示依照本發明之第一較佳實施例，一種DRAM 記憶胞電容器的示意圖； 第3A圖至第3D圖繪示依照本發明之第二較佳實施 例，DRAM記憶胞電容器之製程步驟在特定階段之半導 體基底的剖面圖； 第4A圖至第4E圖繪示依照本發明之第三較佳實施 例，DRAM記憶胞電容器的製程步驟在特定階段之半導 體基底的剖面圖； 第5A圖至第5E圖繪示依照本發明之第四較佳實施 例，DRAM記憶胞電容器的製程步驟在特定階段之半導 體基底的剖面圖； 第6A圖至第6E圖繪示依照本發明之第五較佳實施 (請先閱讀背面之注意事項再填寫本頁) 裝 訂· --------線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製
425703 A7 4 8 5 5 p i Γ. d 〇 ^/0 0 2 _____B7 五、發明說明（） 例，DRAM記憶胞電容器的製程步驟在特定階段之半導 體基底的剖面圖；以及 第7A圖至第7E圖繪示依照本發明之第六較佳實施 例，DRAM記憶胞電容器的製程步驟在特定階段之半導 體基底的剖面圖。 圖式之標記說明 100 ' 103、105、1 10、200、203、205、210、318、403、 508 :氧化層 102、104、202、204、402、502 ··氮化層 106、108、208 ' 213、308、408、506 :接觸窗插塞 111、2Π、311、410、508 :鑄形層 112 、 112b 、 212 、 312 、 413 、 512 :開□ 112a、212a、312a、413a、512a:加大的開口 U3 :突出部 114、214、3 14、414、514 :導電層 114a、120、220 ' 320、414a :儲存電極 116、218、316、416: HSG 矽凸塊 Π7 :蝕刻終止層 1 18、318、418、518 :平坦氧化層 216 :材料層 319 :孔洞 400、500、502、503 :絕緣層 404、503 :第一抗反射塗佈層 406、504 :接觸窗開口 I I (請先閲讀背面之注意事項再填寫本頁)
J I — — — I — — — — I — — —— I 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 425 7 0 3 A7 4855pif doc/002 _B7_ 五、發明說明（$ ) 411、509 :第二抗反射塗佈層 412 :罩幕圖案 420、520 :介電薄膜 422、522 :平板電極 430、530 :電容器 較佳實施例之詳細說明 以下將配合繪示本發明之較佳實施例的附圖，對本發 明作全面性的描述。然而，本發明可以不同的形式實施， 因此並不限定於所述之實施例。此外，由於提供了實施例， 因此這樣的揭露全面且周詳，可以使熟知此技藝者全面的 了解本發明的範圍。在圖示中，各層的厚度與各區域將較 爲誇大，以淸楚的表示。此外，當指說某一層位於另一層” 上”時，有可能爲直接位於另一層的上方，或是之間還存 有其他層。甚者，所描述與例舉的實施例也包括了與其互 補的導電型。 (第一實施例） 第1A圖至第1E圖繪示根據本發明之第一較佳實施 例，形成DRAM記憶胞電容器的製程步驟中，半導體基 底在各選定階段的剖面示意圖。第2圖則繪示了第1A圖 至第1E圖中所繪示之DRAM記憶胞的佈局圖。 請參照第1E圖，其繪示了圓柱狀儲存電極的結構， 圓柱狀儲存電極120包括了位於圓柱內表面上之HSG矽 凸塊116。儲存電極120經由接觸窗插塞108，電性連接 於積體電路基底（未繪示於圖中）的主動區域。而接觸窗插 I----------- -----—訂--------, (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 425703 4S55pif a〇c/002 ^ __B7____ 五、發明說明（β) 塞108則位於絕緣層100、102、103與104之中。各個絕 緣層係由交替的氧化層100與103以及氮化層102與1〇4 所形成。由於接觸窗插塞108突出於氮化層104的上表面， 儲存電極！2〇與接觸窗插塞108之間的接觸面積將會增 大，因此降低了接觸電阻並且有利於支撐儲存電極120。 其中，接觸電極120係形成於位於接觸窗插塞1〇6外側的 氮化層104以及接觸窗插塞1〇6上。 由於僅於圓柱的內表面形成HSG矽凸塊1 16，因此可 以避免相鄰之儲存電極之間的電性橋接，同時也使得相鄰 之儲存電極的間距可以縮短至最小。 以下將配合第1A圖至第1E圖描述上述之儲存電極120 的形成。本發明是有關於一種製造DRAM記憶胞之電容 器的方法，因此對於目前已經應用於DRAM記憶胞製程 中之場氧化層與電晶體結構將只做簡短的描述，以便於更 淸楚的了解本發明。 首先，提供積體電路基底（未繪示於圖中），並於此基 底上形成場氧化層以定義出主動區與非主動區。主動區是 用來構成電性連接的區域。場氧化層可以利用淺溝渠隔離 技術或是矽的區域氧化技術來形成。電晶體則是以習知的 技術形成於基底上預定的區域。 在基底上形成其中具有位元線（未繪示於圖中）的層間 絕緣層100。雖然並未顯示出來，位元線電性連接於預定 之主動區域。在層間絕緣層100上形成氮化矽層或是氧化 層。首先，在層間絕緣層100上沉積氮化矽層102，並於 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） {請先閱讀背面之注意事項再填寫本頁) '裝------訂------I . 4 25 7 0 3 Λ7 4855pil.d〇c/002 Λ __B7 五、發明說明（"） 其上形成氧化層103。再於氧化層103上形成另一層氮化 石夕層1 04，並於另一層氮化層104上形成另一層氧化層 1〇5°氮化矽層102與104的厚度皆爲大約30埃至5CI0埃。 氮化矽層102的作用爲避免位元線在氧化製程中發生氧 化。 在交替層102、103與104以及層間絕緣層100中形成 接觸窗開口 106以暴露出基底之預定的主動區。將導電材 質塡滿接觸窗開口 106，並且進行平坦化，以形成接觸窗 插塞108。導電材質包括複晶砂、氮化鈦、鈦金屬、鎢金 屬、矽化鎢及其所有可能的組合。上述對於材質的條列僅 爲舉例，而非全部列出。平坦化包括回蝕刻步驟。 在交替層中的氧化層105與接觸窗插塞108上方沉積 比如爲PE-TEOS的氧化層110至一定的厚度，而此厚度 決定了後續形成之儲存電極的高度。氧化層110與105係 作爲鑄形層111，以配合儲存電極的形成。運用設計規則 爲170nm的微影製程，對鑄形氧化層進行相對於接觸窗插 塞108與氮化層104的選擇性鈾刻，以形成開口 112並使 接觸窗插塞108突出於氮化層104之上表面(請參見標號 113)。此開口 112係用以形成接觸電極。由於接觸窗插塞 108是突出來的，因此可以增加其與後續形成之儲存電極 之間的接觸面積，而且可以增加與接觸窗插塞重疊的邊 緣。 請參照第2圖，所形成之開口 112在其寬度最小的方 向上的尺寸a(大約爲170nm)與相鄰開口之間的間距相同。 本紙張尺度適用_國國家標準<CNS)A4規格（210 X 297公釐） (清先閲讀背面之泫意事項再填寫本頁) 裝·！ _ 訂線 經濟部智慧財產局員工消費合作社印製 A7 4S55pir.doc/0U2
經濟部智慧財產局員工消費合作社印製 五、發明說明（lZ) 也就是說，相鄰開口間的間距相等於開口於寬度最小之部 分的尺寸a。而尺寸a即是形成儲存電極之微影製程的杖 計規則。 請參照第1B圖，鈾刻開口 II2兩側側壁的部分厚度’ 以加大其尺寸，形成加大開口 112a並且減小相鄰開口的 間距。以濕式蝕刻法蝕刻掉開口側壁一定的厚度’此厚度 相等於後續形成之導電層的厚度’而此導電層是作爲儲存 電極之用。舉例來說’被蝕刻掉的側壁厚度至少有大約 40nm。如同第2圖所示’開口的大小從a增加到e，因此 相鄰開口的間距就從a減少到c °根據這個方法，相鄰開 口的間距可以超越設計規則，而由於此加大的開口，儲存 電極的表面積也得以增加。 請參照第1C圖，在加大的開口 l12a中以及鑄形層U1 上沿著加大之開口 112a的表面輪廓沉積厚度至少爲4〇nm 的導電層II4,以作爲儲存電極。這是要在導電層上長成 HSG矽所需要的最小厚度。此導電層的材質爲非晶矽。之 後，以任何適合的習知技藝在導電層114上形成HSG矽 凸塊116。在第2圖中可見，在沉積導電層114與形成HSG 矽凸塊116之後，所形成之開口 112b在寬度最小的方向 上將具有d的尺寸。 之後，於導電層114與HSG矽凸塊116上沉積比如爲 PE-TEOS的平坦氧化層118以完全塡滿開口的剩餘部分。 此氧化層Πδ的作用爲在後續的平坦化製程中避免HSG 矽與導電層受到污損。 本紙張尺度適用+國國家標準（CNS)A4現格（210 X 297公楚） (請先閲讀背面之注意事項再填寫本頁) 裝！ —訂_!--線 經濟部智慧財產局員工消費合作社印製 4 25 7 03 4855piId〇c^fi^2 _____B7______五、發明說明（（夕） 如第1D圖所示，爲了電性隔離相鄰的儲存電極，進 進行比如爲化學機械硏磨技術的平坦化製程，直到鑄形層 111，以形成儲存電極114a。 如第1E圖所示，運用比如爲緩衝氧化鈾刻劑（BOE)的 濕式化學藥品，選擇性的去除平坦氧化層Π8、鑄形層 以及氮化層〗〇4，以形成內表面上具有HSG砂巴塊116的 儲存電極1 lh。之後，進行高濃度ΡΗ3回火，以對儲存電 極進行摻雜。 接著，形成介電薄膜與上電極，以形成圓柱狀電容器。 —·般而言，在設計規則爲l7〇nm的256DRAM中，具 有HSG的圓柱狀電容器在開口之寬度最小的方向上具有 l7〇nm的最小特徵尺寸。此時，做爲HSG之支架的導電 層至少須有4〇ηηι的厚度，而HSG的厚度則大約爲30nm。 因此儲存電極的總厚度大約爲l4〇nm(2X40+2X30)。因此， 後續要形成介電薄膜與平板電極就相當困難。由於介電薄 膜的厚度大約爲8nm，而平板電極的厚度大約爲30nm， 所以沉積於圓柱狀開□中的各層在寬度最小的方向上的總 厚度大約爲216nm(l4〇+30X2 + 8X2)。而這個厚度超過設計 規則之HOnrn的。由此可知，在設計規則爲170nm的製 程中要形成HSG是不可能的。 然而，本發明可以利用濕式蝕刻法加大原本以170nm 設計規則定義之用以形成儲存電極的開口 112大約40nm 或是更多，比如爲加大70nm。更精確的說，藉著蝕刻開 口 112之側壁大約70nm(“b”），微影製程所定義之開口 112 A7 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用令國國家標準（CNS)A4規格（210 X 297公釐） '425703 4855pii' doc/002 A7 五、發明說明（$) (請先閱讀背面之注意事項再填寫本頁) 之170nm的a尺寸可以增大至31〇nm的e尺寸。如此， 後續之HSG的支架導電層（大約4〇nm)，HSG層（大約 30nm)’介電沉積（大約gnm)以及平板電極（大約30nm)將 具有足夠的空間。在完成儲存電極、HSG矽、介電薄膜以 及平板電極之後’大約還有90nm或更大的空間° 此時’相鄰開口的間距將從l70niT^9a尺寸縮短至”c”。 此距離c可縮短至大約10ηιη，而以20nm至丨OOnm爲較 佳。所以’此方法適合應用於高密度積體電路元件。 再者’由於開口以根據本發明的濕式蝕刻法加大了， 因此伴隨接觸窗插塞與開口之間發生誤對準而來的問題將 較少。 經濟部智慧財產局員工消費合作社印製 此外’在一定的設計規則中，根據本發明之方法所形 成之圓柱形電容器的電容値將大於習知不具有HSG之簡 單電容器。精確而言，習知以HOnm的設計規則製造之沒 有HSG的簡單圓柱狀電容器若是以Ta〇爲介電層，則其 電容値大約爲2lfF/(Cmin)至25 fF/(Cmin)。而若是以NO 爲介電層’則其電容値則爲13 fF/(Cmin@ 15 fF/(Cmin)。 另一方面，根據本發明所形成之具有HSG较凸塊的電容 器，若以Ta〇爲介電層，其電容値爲大約35 fF/(Cmin)至 42 fF/(Cmin)。而若以NO爲介電層，其電容値則爲3〇 fF/(Cmin)至35fF/(Cmin)。本發明提供了元件之可靠效能 所需之最小爲28 fF/(Cmin)的電容値。 (第二實施例） 本發明之第二實施例將配合第3A圖至第3D圖來描 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公笼） 經濟部智慧財產局員工消費合作杜印製 425703 4«55pif cIoc/002 A7 __B7 五、發明說明（（乂） 述。在第3A圖至第3D圖中功能相同於與第1A圖至第IE 圖中的元件將採用相同的標號，並省略其說明。與第一實 施例的明顯差異爲形成蝕刻阻障層，以在前淸洗製程中保 護HSG矽凸塊。 請參照第3A圖，在鑄形層111中形成類似於第一實 施例之加大的開口 112a。在加大的開口 H2a中與鑄形層 上沉基比如爲非晶矽層的導電層以作爲儲存電極。於導電 層114上形成HSG矽凸塊116。形成HSG矽凸塊之後’ 於其上形成蝕刻罩幕層117,以於後續之前淸洗步驟以及 以濕式化學藥品移除鑄形層111與平坦氧化層118的步驟 中保護HSG矽凸塊。而此前淸洗步驟係使用HF與SC-1(H202與去離子水）的濕式化學藥品。 如第3B圖中所示，於開口的剩餘空間中沉積平坦氧 化層11S。之後，進行平坦化製程(見第3C圖），以電性隔 離。以諸如BOE的濕式蝕刻劑選擇性的蝕刻平坦氧化層118 與鑄形層111。由於具有蝕刻阻障層117，HSG可免於濕 式蝕刻劑的損壞。 在形成介電薄膜之前，以HF與SC-1(H202與去離子 水）的濕式化學藥品進行前淸洗步驟。在此前淸洗步驟中， 蝕刻阻障層也可以保護HSG矽凸塊。 (第三實施例） 本發明的第三實施例將配合第4A圖至第4E圖加以描 述。儲存電極的最後結構係繪示於第4E圖中。請參照第 4E圖，儲存電極220在圓柱之內表面與其上表面上具有 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------- ---- ---I--II — — — — — — — I · (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 425703 48 55pii',doc/002 A7 ____B7五、發明說明（丨t) HSG矽凸塊218。每一個儲存電極220皆埋於鑄形層211 中’並且彼此電性隔離。儲存電極220經由位於絕緣層 200、2〇2、2〇3與204中的接觸窗插塞2〇8電性連接於積 體電路基底（未繪示於圖中）的主動區域。絕緣層是由交替 的氧化層2〇〇與203以及氮化層202與204所組成。接觸 窗插塞2〇8突出於交替層中之氮化層2〇4的上表面。因此， 形成於接觸窗插塞208及接觸窗插塞外側之氮化層上之儲 存電極220與接觸窗插塞208之間據有較大的接觸面積， 而且可供儲存電極220較佳的支撐。 由於HSG矽凸塊形成於圓柱的內表面與上表面，且圓 柱狀儲存電極係埋於鑄形層中，因此可以避免相鄰之儲存 電極之間的電性橋接。 現將描述上述之圓柱狀儲存電極的形成方法，並將省 略與第一實施例相同的步驟以簡化。請參照第4A圖，以 類似第一實施例的方法於鑄形層211中形成開口 212以及 突出的接觸窗插塞2Π。如第4B圖所示，開口 212係以 濕式蝕刻法來加大。 請參照第4C圖’於加大的開口 212a中與鑄形層211 上沉積作爲儲存電極的導電層214。再導電層2 14上沉積 相對於導電層214具有蝕刻選擇性的物質層216，以塡滿 開口的剩餘空間。物質層210比如爲以PECVD技術形成 之氮化層。 對氮化層216進行回蝕刻步驟，以暴露出開口 212a外 側之導電層214的上表面。之後，選擇性蝕刻暴露出之導 19 (請先閲讀背面之注意事項再填寫木頁> --— — — —— — 訂·! I---- 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） 經濟部智慧財產局員工消費合作社印製 425703 A7 48?5pif,doc/002 ^ _B7 五、發明說明（) 電層214的部分厚度以及用以電性隔離的氮化層216與鑄 形層211。如第4D圖所示，以濕式蝕刻法選擇性地移除 開口中剩餘的氮化層，藉以形成儲存電極214a。 精確而言，以濕式蝕刻法至少蝕刻掉導電層的厚度， 因此儲存電極2 Ma的上表面將低於鑄形層211的上表面。 這是爲了避免相鄰儲存電極214a在形成HSG矽凸塊時發 生電性橋接的情形。 如第4E圖所示，在暴露出之儲存電極214a上形成HSG 矽凸塊，並藉此完成埋於鑄形層211中的儲存電極。 剩餘之鑄形層211的功用是在形成金屬接觸窗開口時作爲 層間絕緣層。接著，於所形成之結構上沉積介電薄膜與平 板電極，以形成圓柱狀電容器。在沉積介電薄膜前，進行 高濃度PH3回火，以摻雜HSG矽。 (第四實施例） 本發明的第四實施例將配合第5A圖至第5E圖加以描 述。如第5E圖所示，第四實施例提供一種圓柱狀電容器。 請參照第5E圖，儲存電極320埋於鑄形層中但是除漼電 極320的高度高於鑄形層311。HSG矽316僅形成於圓柱 狀儲存電極的內表面。儲存電極320電性連接於接觸窗插 塞 308。 形成上述之儲存電極320的方法將描述於下。爲了簡 化，相同於第一與第三實施例的步驟將省略。請參照第5A 圖，在鑄形層311中形成用以製造儲存電極的開口 312， 以暴露出接觸窗插塞308。如第5B圖所示，進行濕式蝕 20 (請先閱讀背面之沒意事項再填寫本頁) 裝 i — li —訂----I--I 線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 7 03 4«5ipir.d〇c/002 A7 ____— B7五、發明說明（丨》） 刻以加大開口。在加大的開口 312a中與鑄形層311上沉 積導電層3 14。HSG矽凸塊3〗6則形成於導電層314上。 在開口中的剩餘空間沉積比如爲PE_TE〇s的平坦氧化 層318。如第5C圖中所示’仔細地控制氧化層的沉 積，以於開口中形成孔洞319。這樣可以檢邵再後續的十 刻製程中需要移除之氧化層的量. 進行比如爲CMP的平坦化製程直到注形層3U的上表 面。如第5E圖中所示，以濕式蝕刻法移除開口中剩餘的 氧化層318,以形成儲存電極32〇。在此濕式蝕刻氧化層318 的步驟中，有部分厚度的鑄形層311也會同時被蝕刻掉， 因此降低其尚度。由於剩餘的鑄形層3 1 1在形成金屬接觸 窗時係作爲層間絕緣層，因此可以降低接觸窗開口的高寬 比。 之後，在所形成之結構上形成藉電薄膜與平板電極， 藉此形成儲存電極。在形成介電薄膜前，進行高濃度ph3 回火，以摻雜HSG矽。 (第五實施例） 本發明的第五實施例將配合第6A圖至第6E圖加以描 述。請参照弟6A圖’於積體電路基底（未繪示於圖中）上 依序形成絕緣層4〇〇、氮化砂層4〇2、氧化層4〇3與第— 抗反射覆蓋層404。在絕緣層400中則形成有未繪示出來 的位元線。氮化層係用以避免位元線發生氧化，且其厚度 大約爲50埃至1〇〇埃。氮化層4〇2所形成的厚度比如爲 大約70埃。氧化層403是以PE-TEOS氧化層所形成，且 --------I--- 裝------II 訂--------*線· (請先閱讀背面之注意事項再填寫本頁) 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 425703 4 8: )ifd〇c/002 A7 B7 五、發明說明（π ) 其厚度大約爲5〇〇埃。第—抗反射層4〇4的材質爲氮氧化 矽層’且具有大約100埃至10〇〇埃的厚度。抗反射層404 所形成的厚度比如爲大約260埃。 在弟一抗反射層4〇4、氧化層403、氮化層4〇2與層間 絕緣層400中形成接觸窗開口 406。以諸如氮化鈦、鈦' 鎢、矽化鎢及其組合之導電材料塡滿接觸窗開口 406。之 後’進行比如爲濕式蝕刻的平坦化製程，以形成接觸窗插 塞 408。 在第一抗反射層404與接觸窗插塞408上沉積鑄形層 410至厚度大於所欲形成之電容器的高度。鑄形層4]0比 如爲厚度大約爲9000埃的PE-TEOS氧化層在鑄形層410 上形成第二抗反射層411。第二抗反射層411爲厚度大約 爲100埃至1000埃的SiON。第二抗反射層411的厚度比 如爲260埃。 於第二抗反射層411上形成罩幕圖案412。罩幕圖案412 比如爲設計規則爲l7〇nm的光阻圖案。利用此罩幕圖案 412，將第二抗反射層411與鑄形層410蝕刻至第一抗反 射層4〇4’並藉此形成儲存電極開口 413。以習知的灰化 與移除製程移除罩幕圖案412之後，移除第二抗反射層 411。而暴露出來的第一抗反射層4〇4也同時被移除，並 且暴露出位於下方的氧化層430。 蝕刻開口 413兩側側壁的部分厚度，以加大其尺寸， 藉此形成加大的開口 413a。開口被蝕刻掉之側壁的厚度相 等於後續形成用以作爲儲存電極之導電層的厚度。因此縮 22 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁) i ----I---訂--------- 經濟部智慧財產局員工消費合作杜印製 經濟部智慧財產局員工消費合作社印製 425703 A7 4S5^pii'.doc/〇〇2 _B7 五、發明說明（W) 短/相鄰開口間以罩幕圖案所定義出來的間距。所以可以 形成比設計規則更細微的間距。相鄰開口間的間距可以減 小到大約1 Onm。 請參照第6C圖，沉積用以作爲儲存電極的導電層414 至大約500埃的厚度。於導電層414上形成大約300埃或 是更厚的HSG矽凸塊416。沉積比如爲PE-TEOS的平坦 氧化層41S以完全塡滿開口的剩餘部分，其厚度比如爲 2〇Onm或是更厚。 如第6D圖所示，進行比如爲化學機械硏磨法的平坦 化製程直到鑄形氧化層418的上表面，以電性隔離各儲存 電極。對位於開口內外之剩餘氧化層418與410進行相對 於氮化層404的選擇性蝕刻，以形成內表面具有HSG矽 凸塊416的儲存電極414a。在對HSG進行高濃度之PH3 回火之後，於絕緣結構上形成介電薄膜420與平板電極422 以形成電容器430。介電薄膜420是以厚度大約爲8nm至 10nm的一氧化氮層所形成，而平板電極422的厚度則大 約爲135mn。 如同第二實施例，在形成平坦氧化層418之前，更可 於HSG上形成蝕刻終止層（未繪示），以在淸洗製程中保護 HSG。 (第六實施例） 本發明的第六實施例將配合第7A圖至第7E圖加以說 明。於積體電路基底（未繪示於圖中）上依序形成層間絕緣 層500、氮化矽層502以及第一抗反射層503。形成於層 23 (請先閱讀背面之注意事項再填寫本頁) 褒----- -訂--------線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 425 7 〇3 4 S 5 5 p i ί - d o c / 0 0 2 A7 B7 — " 1 _ 五、發明說明（Z f) 間絕緣層500中的位元線並未繪示於圖中。氮化砂層502 是由PECVD技術所形成，且其具有大約30nm至lOOnm 的厚度，其中又以lOOnm爲較佳。氮化矽在氧化製程中可 保護位元線。第一抗反射層503是由SiON所組成並且具 有大約至l〇〇n厚度。第一抗反射層503的厚度比如 爲大約26nm。 位於絕緣層5〇0、502與503中的接觸窗開口 504是以 習知的微影蝕刻製程所形成。導電材料包括氮化鈦、鈦、 鎢、矽化鎢及其組合。再平坦化製程之後比如進行濕式蝕 刻已形成接觸窗插塞506。 在接觸窗插塞506與第一抗反射層503上沉積厚度超 過所欲形成之儲存電極的氧化層508，以作爲用以形成儲 存電極的鑄形層°比如形成厚度大約爲10000埃的PE-TEOS 氧化層。 於鑄形層5〇8上形成第二抗反射層5〇9。第二抗反射 層509是由厚度介於l〇nm至100nm之間的氮氧化矽層所 形成。舉例來說’第二抗反射層509的厚度約爲26nm。 使用罩幕圖案5] 〇 ’蝕刻第二抗反射層509與鑄形層508， 以形成暴露出第一抗反射層503的開口 512。 如第7B圖所示，蝕刻開口 512兩側側壁的部分厚度， 以加大其尺寸’形成加大的開口 5 12。開口側壁被蝕刻的 量至少與後續形成用以作爲儲存電極的導電層的厚度相 等°因此，可以形成超越設計規則的細微間距。相鄰之開 口之間的間距可以降低至大約1 Ortm。 24 本-紙張尺S)A4規格⑵叶297公复） (請先閲讀背面之注意事項再填寫本頁) 裝---- 訂---------線 經濟部智慧財產局負工消費合作社印製 典257 03 4S5?pit'.d〇c/〇〇2 fij 五、發明說明（2¾ 一·^ ^么、、、$ 7G目’沉㈣1^彡龍存賴騎電層5U 至大約400埃至500抢 主⑽㈣厚度。導電層514是由非晶砂所 ^「⑦，在導電層514上形成半球形砂晶粒凸塊516 至厚度大約爲300埃或是更大。沉積比如爲PE-TEOS的 =坦^化層以完全塡滿開口，其厚度比如爲大約2〇〇11爪或
是更厚二沉積氧化層51S的步驟必須小心的控制以便第7C 圖中所示於開口中形成孔洞Μ。如此—來，需要蝕刻移 除之氧化層的量就可以減少。 j口第7D圖中所示，以比如爲化學機械硏磨法的技術 進行平坦化製程至鑄形層5〇8之上表面的高度。移除開口 中剩餘的氧化層518，以形成儲存電極。在此移除氧化層 518的步驟中’鑄形層5〇8同時也會被移除掉部分的厚度， 因此其高度也會被降低。由於鑄形層是用以作爲形成金屬 接觸窗的層間絕緣層，因此可以降低接觸窗的高寬比。 於所形成的結構上依序形成介電薄膜52〇以及平板電 極522，以形成如第7圖中所示的電容器530。在形成介 電薄膜之前，在高濃度的PH3中進行回火，以對半球形砂 晶粒進行摻雜。 介電薄膜是由厚度大約爲8nm至l〇nm的一氧化氮層 所形成。而平板電極522則是由厚度大約爲135rnn的複晶 石夕所形成。 25 本紙張尺度適用中國國家標準（CNS)A4規格（210x297公釐） f靖先閱讀背面之注意事項再填寫本頁)
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  1. 425703 4S55pir.doc/002 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 申請專利範圍 1 · 一種製造動態隨機存取記憶體記憶胞之電容器的方 法，包括： 於一積體電路基底上形成一_形層，該鑄形層具有一 用以形成儲存電極之一開口； 蝕刻該開口之兩側側壁至一預定厚度，以加大該開口； 沉積用以做爲該儲存電極之一導電層於該加大的開口 中與該鑄形層上； 於該導電層上沉積一絕緣層，以完全塡滿該加大的開 Π ;以及 平坦化該絕緣層與該導電層至該鑄彤層。 2. 如申請專利範圍第1項之方法，其中加大該開口之 該步驟包括濕式鈾刻掉該鑄形層至少該導電層相等的厚 度，其中該開口可加大至與一相鄰開口的間距縮短至大約 10nm。 3. 如申請專利範圍第1項之方法，該方法更包括於沉 積該絕緣層之前，形成HSG矽凸塊於該導電層上，其中 更包括至少移除在該加大的開口中剩餘之該絕緣層，以形 成儲存電極，並後續形成一介電層與一平板電極，以形成 一電容器。 4. 如申請專利範圍第1項之方法，更包括移除該加大 的開口中之該絕緣層，以形成一儲存電極，於暴露出之該 處存電極上成HSG矽凸塊，並依序形成一介電層與一 平板電極以電容器。 .如申請第4項之方法，該方法更包括於形成該
    26 本紙張尺度適用中國國家標準（CNS )Α4規格（210X2^7公釐） - - I «II —^1 11 I-I 士^s -I n If ___TJ 0¾ '言 (請先閱讀背面之注意事項再填寫本頁) 425703 48 ? 5pi Γ do^/〇〇2 A8 Bg CS D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 HSG矽凸塊之後，移除該鑄形層。 6·—種形成動態隨機存取記億體記憶胞之電容器的方 法，包括： 形成至少包括一氮化層與一氧化層之一第一絕緣層於 一積體電路基底上； 選擇性餓刻該第一絕緣層以形成一接觸窗開口； 以一導電材料塡滿該接觸窗開口，以形成一接觸窗插 塞； 於該第一絕緣層與該接觸窗插塞上形成一鑄形層，該 鑄形層具有一開口，該開口暴露出該接觸窗插塞及其外側 之該絕緣層的上表面； 將該開口兩側側壁蝕刻掉—預定厚度，以加大該開口； 於該加大的開口中與該鑄形層上沉積用以作爲一儲存 電極之一導電層電性連接於該接觸窗插塞； 於該導電層上形成HSG矽凸塊以作爲該儲存電極； 於S亥HSG矽凸塊與該導電層上沉積一第二絕緣層以完 全塡滿該加大的開口； 平坦化該第二絕緣層、該HSG矽凸塊以及該導電層至 該鑄形層。 7·如申請專利範圍第6項之方法，其中形成該開口之 該步驟包括以該第一絕緣層之該氮化層最爲蝕刻終止層， 蝕刻該鑄形層與部分該第一絕緣層，以使該接觸窗插塞突 出於該終止氮化層之上表面。 S.如申請專利範圍第6項之方法，其中加大該開口之 27 · n^i -- I n I I — J 1 n I -i 1^1 I— 1---(請先閱讀背面之注意事項再填寫本頁) 本紙倀尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部智慧財產局員工消費合作社印製 425 7 03 A8485SpirdHC/002 ll D8六、申請專利範圍 該步驟包括將該鑄形層蝕刻掉與該導電層相等之一厚度， 其中該開口可被加大至與一相鄰開口之距離縮短至大約 1 Onm ° 9. 如申請專利範圍第6項之方法，該方法更包括於形 成該第二絕緣層之前，形成一材料層於該HSG矽凸塊上， 以對其形成保護。 10. 如申請專利範圍第6項之方法，該方法更包括至少 移除位於該加大的開口中之剩餘的該第二絕緣層，並依序 形成一介電薄膜與一平板電極，以形成一電容器。 11. 一種製造動態隨機存取記憶體記憶胞之電容器的方 法，包括： 於一積體電路基底上形成至少包括一氮化層與一氧化 層之一第一絕緣層； 選擇性蝕刻該第一絕緣層以形成一接觸窗開口； 以一導電材料塡滿該接觸窗開口，並形成一接觸窗插 塞； 形成一鑄形層於該第一絕緣層與該接觸窗插塞上，該 鑄形層具有一開口，該開口暴露出該接觸窗插塞與其外部 之該絕緣層的上表面； 將該開口之兩側側壁蝕刻掉一預定厚度，以加大該開 P ； 於該加大的開口中與該鑄形層上沉積用以作爲該儲存 電極之-導電層電性連接於該接觸窗插塞； 於該導電層上沉積一第二絕緣層以完全塡滿該加大的 28 本張尺度適财關緖準（CNS )纟4祕（210X297公釐) '---------- ^^1 i i In It n^i I I nn 、T (請先閱讀背面之注意Ϋ項再填寫本頁) ^ 425703 4855pif doc/002 經濟部智慧財產局員工消費合作社印製 六'申請專利範圍 開口，該第二絕緣層相對於該鑄形層具有蝕刻選擇性； 平坦化該第二絕緣層與該導電層至該鑄形層； 移除位於該加大的開口中之該第二絕緣層的剩餘部 分，以形成一儲存電極；以及 於該儲存電極暴露出之表面上形成HSG矽凸塊。 12. 如申請專利範圍第U項之方法，其中形成該開口 之該步驟包括以該第一絕緣層之該氮化層作爲蝕刻終止 層，蝕刻該鑄形層與部分該第一絕緣層，以使該接觸窗插 塞突出於該終止氮化層之上表面。 13. 如申請專利範圍第U項之方法，其中加大該開口 之該步驟包括濕式蝕刻掉該鑄形層至少與導電層相等的厚 度，其中該開口可被加大至與一相鄰開口之距離縮短至大 約1.Onm的大小。 I4·如申請專利範圍第11項之方法，該方法更包括於 形成HSG矽凸塊之後，移除該鑄形層並依序形成一介電 薄膜與一平板電極以形成一電容器。 15. —種製造動態隨機存取記憶體記億胞之電容器的方 法，包括： 於一積體電路基底上形成至少包括一氮化層與一氧化 層之一第.一絕緣層； 選擇性蝕刻該第一絕緣層以形成一接觸窗開口； 以一導電材料塡滿該該接觸窗開口，並形成一接觸窗 插塞； 於該第一絕緣層與該接觸窗插塞上形成一鑄形層，該 29 I ίϋ n^— fi^— i 1 c n^i ^in If— ^ ΜΨ (請先閱讀背面之注意事項再填寫本頁) 本紙張制t國國家縣（CNS) (21GX297公董） 425703 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 鑄形層具有一開口，該開口暴露出該接觸窗插塞及其外部 之該絕緣層的上表面； 將該開口之兩側側壁蝕刻掉一預定厚度，以加大該開π ； 於該加大的開口中與該鑄形層上沉積作爲該儲存電極 之一導電層電性連接於該接觸窗插塞； 於該導電層上形成HSG砂凸塊； 於該加大的開口的剩餘空間中與該鑄形層上沉積一第 二絕緣層，以使該加大的開口中形成孔洞；以及 平坦化該第二絕緣層、該半球形矽晶粒凸塊與該導電 層至該鑄形層。 16.如申請專利範圍第15項之方法，其中形成該開口 的方法包括以該第一絕緣層之該氮化層作爲蝕刻終止層， 蝕刻該鑄形層與部分之該第一絕緣層，以使該接觸窗插塞 突出於該終止氮化層之上表面。 如申請專利範圍第丨5項之方法，其中加大該開口 之該步驟包括濕式蝕刻掉該鑄形層至少與該導電層相同的 厚度’其中該開口可被加大至與相鄰開口之距離縮短至大 約 1 Onm 3 I8.如申請專利範圍第15項之方法，該方法更包括移 除位於該加大的開口中之該第二絕緣層的剩餘部分，並依 序形成一介電薄膜與一平板電極以形成一電容器^ 19‘一種製造動態隨機存取記憶體記憶胞之電容器的方 法，包括： 30 本^張尺度適用中國國家梯準（cGiA4規格（210X297公着一) ---- --— — —— — - - J —----- - I n ^ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 425 7 03 Ag 4855nif.d〇c/002 B8 C8 D8 六、申請專利範圍 於一積體電路基底上依序形成一第一絕緣層與一第一 抗反射層； 選擇性蝕刻該第一抗反射層與該第一絕緣層以形成一 接觸窗開口； 以一導電材料塡滿該接觸窗開口並且形成一接觸窗插 塞； 於該第一抗反射層與該接觸窗插塞上依序形成一鑄形 層與一第二抗反射層； 蝕刻該第二抗反射層與該鑄形層以形成一開口，該開 口暴露出該接觸窗插塞及其外側之該第一抗反射層的上表 面； 移除位於該開口中之該第二抗反射層與該第一抗反射 層； 將該開口之兩側側壁蝕刻掉一預定厚度，以加大該開 匚1 ; 於該加大的開口中與該鑄形層上沉積一導電層電性連 接於該接觸窗插塞，以作爲該儲存電極； 於該導電層上形成HSG矽凸塊； 沉積一第二絕緣層以完全塡滿該加大的開α;以及 平坦化該第二絕緣層、該HSG矽凸塊與該導電層至該 鑄形層。 20.如申請專利範圍第19項之方法，其中加大該開口 之該步驟包括濕式蝕刻掉該鑄形層與該導電層相等之厚 度，其中該開口可被加大至與相鄰開口之距離縮短至大約 1 I^n I. m ml n^— I. ί I n I— n m n^— (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度逋用中國國家標隼（CNS ) A4規格（210X297公釐） 經濟部智慧財1局員工消費合作社印製 425703 A8 4855piflL1〇c/002 Βδ C8 _ D8 六、申請專利範圍 1 Onm。 21·如申請專利範圍第19項之方法，該方法更包括於 形成該第二絕緣層之前，形成一材料層於該HSG矽凸塊 上以對其產生保護。 22. 如申請專利範圍第19項之方法，更包括至少移除 位於該加大的開口中的該第二絕緣層，並依序形成一介電 薄膜與一平板電極以形成一電容器。 23. —種製造動態隨機存取記憶體記憶胞之電容器的方 法，包括： 於一積體電路基底上依序形成一第一絕緣層與一第一 抗反射層； 選擇性蝕刻該第一抗反射層與該第一絕緣層，以形成 一接觸窗開口； 以一導電材料塡滿該接觸窗開口，並形成一接觸窗插審， 於該第一抗反射層與該第一絕緣層上依序形成一鑄形 層與一第二絕緣層； 蝕刻該第二抗反射層與該鑄形層以形成一開口，該開 口暴露出該接觸窗插塞及其外側之該第一抗反射層之上表 面； 移除位於該開口中之該第二抗反射層與該第一抗反射 層： 將該開口之兩側側壁蝕刻掉一預定厚度，以加大該開 P ； J2 本紙張尺度適用中國國家樣準（CNS ) A4規格（210X297公釐) ^^^1----- —^1 1^1 I i u I 1^1 -一ffJ (請先閱讀背面之注意事項再填寫本頁) 425703 48iipif.d〇c/〇U2 B8 C8 ---:__ ______ 六、申請專利範圍 於該加大的開口中與該鑄形層上沉積一導電層電性連 接於該接觸窗插塞，以作爲該儲存電極； 於該導電層上形成HSG矽凸塊； 於該加大的開口的剩餘空間中與該導電層上沉積一第 二絕緣層’以於該加大的開口中形成孔洞；以及 平坦化該第二絕緣層、該半球形矽晶粒凸塊與該導電 層至該鑄形層。 21如申請專利範圍第U項之方法，其中加大該開口 β該步·驟包括濕式蝕刻掉該鑄形層與該導電層相等的厚 度’其中該開口可被加大至與相鄰開α之距離縮短至大約 I Onm ° 25.如申請專利範圍第23項之方法，更包括移除至少 該第二絕緣層位於該加大之開口中的剩餘部分，並依序形 成一介電薄纟吴與一平板電極以形成一電容器。 26·—種動態隨機存取記憶體記憶胞之電容器，包括： --絕緣層，形成於一積體電路基底上； 一圓柱狀儲存電極，形成於該絕緣層上並且經由形成 於該絕緣層中的接觸窗插塞電性連接於該基底，該儲存電 極與一相鄰儲存電極的最大間距大約爲〗〇nm ; HSG矽凸塊，形成於該儲存電極上； 一介電薄膜，形成於該儲存電極、該HSG矽凸塊與該 絕緣層上；以及 一平板電極，形成於該介電薄膜上。 27.如申請專利範圍第26項所述之動態隨機存取記憶 3 3 本紙張尺度適用F國國家標準（CNS ) A4规格（210X 297公釐） ' — (請先閱讀背面之注意事項再填寫本頁) -裝 經濟部智慧財產局員工消費合作社印製 4257 0 3 485 5 pi r.doc/0(]2 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 體記憶胞之電容器，其中該HSG矽凸塊係形成於該圓柱 狀儲存電極的內表面上。 28. 如申請專利範圍第26項所述之動態隨機存取記憶 體記憶胞之電容器，其中該HSG矽凸塊係形成於該圓柱 狀儲存電極的內表面與上表面上。 29. 如申請專利範圍第26項所述之動態隨機存取記憶 體記憶胞之電容器，更包括環繞於該圓柱狀儲存電極之另 一絕緣層，其中該介電薄膜係形成於該儲存電極的內表面 與上表面上以及該另一絕緣層上方。 30. —種動態隨機存取記憶靖記憶胞之電容器，包括： 一絕緣層，形成於一積體電路基底上，該絕緣層包括 一接觸窗開口； 一接觸窗插塞，塡充於該接觸窗開口並且向上突出於 該絕緣層之上表面一預定厚度； 一圓柱狀儲存電極，形成於該絕緣層上並且電性連接 於該接觸窗插塞； 一介電薄膜，形成於該儲存電極與該絕緣層上；以及 一平板電極，形成於該介電薄膜上； 其中該圓柱狀儲存電極與一相鄰儲存電極之最大間距 大約爲1 〇nm。 3 4 --I ^n· ^^^1 1 ^1— ^—^1- I « -- In In— I. (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標率（CNS ) A4現格（210X297公嫠）
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Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6838719B2 (en) * 1998-04-09 2005-01-04 Samsung Electronics Co. Ltd. Dram cell capacitors having U-shaped electrodes with rough inner and outer surfaces
JP2992516B1 (ja) 1998-09-04 1999-12-20 株式会社日立製作所 半導体装置の製造方法
FR2790597B1 (fr) * 1999-02-12 2003-08-15 St Microelectronics Sa Integration de condensateurs
US6303956B1 (en) * 1999-02-26 2001-10-16 Micron Technology, Inc. Conductive container structures having a dielectric cap
KR100319560B1 (ko) * 1999-05-03 2002-01-05 윤종용 물리 화학적 연마(cmp) 저지막을 사용한 커패시터 스토리지 전극 형성 방법
US6750495B1 (en) * 1999-05-12 2004-06-15 Agere Systems Inc. Damascene capacitors for integrated circuits
US6667502B1 (en) * 1999-08-31 2003-12-23 Micron Technology, Inc. Structurally-stabilized capacitors and method of making of same
US6331379B1 (en) * 1999-09-01 2001-12-18 Micron Technology, Inc. Photo-lithography process using multiple anti-reflective coatings
JP3344482B2 (ja) 1999-10-01 2002-11-11 日本電気株式会社 半導体記憶装置及びその製造方法
KR100319170B1 (ko) * 1999-12-30 2001-12-29 박종섭 반도체소자의 캐패시터 형성방법
JP2001196557A (ja) * 2000-01-13 2001-07-19 Mitsubishi Electric Corp 半導体装置の製造方法
JP3555078B2 (ja) * 2000-03-30 2004-08-18 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
TW544849B (en) * 2000-08-29 2003-08-01 Samsung Electronics Co Ltd Method for manufacturing semiconductor device
KR100344761B1 (ko) * 2000-09-28 2002-07-20 주식회사 하이닉스반도체 반도체장치의 캐패시터 및 그 제조방법
KR20020043815A (ko) * 2000-12-04 2002-06-12 윤종용 반구형 그레인 커패시터의 제조방법
KR100384859B1 (ko) * 2000-12-28 2003-05-22 주식회사 하이닉스반도체 캐패시터의 제조 방법
KR100388206B1 (ko) * 2000-12-29 2003-06-19 주식회사 하이닉스반도체 반도체 소자의 커패시터 제조방법
KR100745059B1 (ko) * 2001-06-28 2007-08-01 주식회사 하이닉스반도체 반도체소자의 커패시터 및 그 제조방법
JP2003152105A (ja) * 2001-11-15 2003-05-23 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100818074B1 (ko) * 2001-12-07 2008-03-31 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
KR20030059495A (ko) * 2001-12-29 2003-07-10 주식회사 하이닉스반도체 반도체 메모리 소자의 캐패시터 제조방법
KR100438782B1 (ko) 2001-12-29 2004-07-05 삼성전자주식회사 반도체 소자의 실린더형 커패시터 제조방법
US20030141597A1 (en) * 2002-01-31 2003-07-31 Houston Theodore W. Semiconductor apparatus having contacts of multiple heights and method of making same
US6784479B2 (en) * 2002-06-05 2004-08-31 Samsung Electronics Co., Ltd. Multi-layer integrated circuit capacitor electrodes
US6794245B2 (en) * 2002-07-18 2004-09-21 Micron Technology, Inc. Methods of fabricating double-sided hemispherical silicon grain electrodes and capacitor modules
US6808983B2 (en) * 2002-08-27 2004-10-26 Micron Technology, Inc. Silicon nanocrystal capacitor and process for forming same
KR20040045765A (ko) * 2002-11-25 2004-06-02 삼성전자주식회사 스토리지 노드를 갖는 디램 셀 형성방법
KR20040049659A (ko) * 2002-12-06 2004-06-12 주식회사 하이닉스반도체 반도체소자의 캐패시터 형성방법
US20040219759A1 (en) * 2002-12-19 2004-11-04 Houston Theodore W Semiconductor apparatus having contacts of multiple heights and method of making same
KR100469158B1 (ko) * 2002-12-30 2005-02-02 주식회사 하이닉스반도체 반도체소자의 캐패시터 형성방법
KR100620659B1 (ko) * 2002-12-30 2006-09-13 주식회사 하이닉스반도체 반도체소자의 캐패시터 제조방법
KR100485388B1 (ko) * 2003-02-28 2005-04-27 삼성전자주식회사 트렌치 형성 방법 및 이를 이용한 반도체 장치의 제조 방법
US7091085B2 (en) * 2003-11-14 2006-08-15 Micron Technology, Inc. Reduced cell-to-cell shorting for memory arrays
KR100648247B1 (ko) * 2004-06-07 2006-11-24 삼성전자주식회사 캐패시터의 금속 하부전극 형성 방법 및 이를 위한선택적인 금속막 식각 방법
KR100558036B1 (ko) * 2004-12-28 2006-03-07 주식회사 하이닉스반도체 반도체메모리장치의 제조 방법
US7547598B2 (en) * 2006-01-09 2009-06-16 Hynix Semiconductor Inc. Method for fabricating capacitor in semiconductor device
US7382012B2 (en) * 2006-02-24 2008-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing parasitic capacitance of MIM capacitor in integrated circuits by reducing effective dielectric constant of dielectric layer
JP2008016721A (ja) * 2006-07-07 2008-01-24 Elpida Memory Inc 半導体装置及びその製造方法
KR100815186B1 (ko) * 2006-09-11 2008-03-19 주식회사 하이닉스반도체 돌출형상의 텅스텐플러그를 구비한 반도체소자의 제조 방법
JP4901459B2 (ja) 2006-12-26 2012-03-21 株式会社東芝 半導体記憶装置
DE102007022748B4 (de) * 2007-05-15 2009-03-05 Qimonda Ag Verfahren zur Strukturierung eines Materials und strukturiertes Material
JP2009088381A (ja) * 2007-10-02 2009-04-23 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
KR20100087915A (ko) * 2009-01-29 2010-08-06 삼성전자주식회사 실린더형 스토리지 노드를 포함하는 반도체 메모리 소자 및그 제조 방법
WO2018138604A1 (en) 2017-01-27 2018-08-02 Semiconductor Energy Laboratory Co., Ltd. Capacitor, semiconductor device, and manufacturing method of semiconductor device
KR102411071B1 (ko) 2017-05-29 2022-06-21 삼성전자주식회사 반도체 장치
WO2019021098A1 (en) 2017-07-26 2019-01-31 Semiconductor Energy Laboratory Co., Ltd. SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE
JP7081543B2 (ja) 2019-03-22 2022-06-07 株式会社村田製作所 積層セラミックコンデンサ
CN112018240B (zh) * 2019-05-31 2022-08-12 无锡华润上华科技有限公司 半导体器件及其制备方法
CN114267677A (zh) * 2020-09-16 2022-04-01 长鑫存储技术有限公司 电容器阵列结构及其制造方法和动态随机存储器
CN116018025A (zh) * 2021-10-20 2023-04-25 北京京东方技术开发有限公司 显示基板及显示装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2528731B2 (ja) * 1990-01-26 1996-08-28 三菱電機株式会社 半導体記憶装置およびその製造方法
KR950012554B1 (ko) * 1992-06-24 1995-10-18 현대전자산업주식회사 고집적 반도체소자의 전하저장전극 제조방법
US5714779A (en) * 1992-06-30 1998-02-03 Siemens Aktiengesellschaft Semiconductor memory device having a transistor, a bit line, a word line and a stacked capacitor
US5401681A (en) * 1993-02-12 1995-03-28 Micron Technology, Inc. Method of forming a bit line over capacitor array of memory cells
US5340763A (en) 1993-02-12 1994-08-23 Micron Semiconductor, Inc. Multi-pin stacked capacitor utilizing micro villus patterning in a container cell and method to fabricate same
KR960015122B1 (ko) * 1993-04-08 1996-10-28 삼성전자 주식회사 고집적 반도체 메모리장치의 제조방법
KR970003168B1 (ko) * 1993-05-19 1997-03-14 삼성전자 주식회사 반도체 메모리장치의 커패시터 제조방법
US5340765A (en) 1993-08-13 1994-08-23 Micron Semiconductor, Inc. Method for forming enhanced capacitance stacked capacitor structures using hemi-spherical grain polysilicon
US5656531A (en) * 1993-12-10 1997-08-12 Micron Technology, Inc. Method to form hemi-spherical grain (HSG) silicon from amorphous silicon
US5444013A (en) * 1994-11-02 1995-08-22 Micron Technology, Inc. Method of forming a capacitor
US5597756A (en) * 1995-06-21 1997-01-28 Micron Technology, Inc. Process for fabricating a cup-shaped DRAM capacitor using a multi-layer partly-sacrificial stack
US5518948A (en) * 1995-09-27 1996-05-21 Micron Technology, Inc. Method of making cup-shaped DRAM capacitor having an inwardly overhanging lip
US5744833A (en) * 1996-08-16 1998-04-28 United Microelectronics Corporation Semiconductor memory device having tree-type capacitor
US5796138A (en) * 1996-08-16 1998-08-18 United Microelectronics Corporation Semiconductor memory device having a tree type capacitor
US5770500A (en) * 1996-11-15 1998-06-23 Micron Technology, Inc. Process for improving roughness of conductive layer
TW359037B (en) * 1997-12-12 1999-05-21 United Semiconductor Corp Manufacturing method for DRAM capacitors
TW373323B (en) * 1998-03-18 1999-11-01 United Microelectronics Corporaiton Dynamic RAM production method
JPH11330397A (ja) * 1998-05-20 1999-11-30 Mitsubishi Electric Corp 半導体装置の製造方法
US5976981A (en) * 1998-06-12 1999-11-02 Vanguard International Semiconductor Corporation Method for manufacturing a reverse crown capacitor for DRAM memory cell
US6037219A (en) * 1998-06-25 2000-03-14 Vanguard International Semiconductor Corporation One step in situ doped amorphous silicon layers used for selective hemispherical grain silicon formation for crown shaped capacitor applications
US6046083A (en) * 1998-06-26 2000-04-04 Vanguard International Semiconductor Corporation Growth enhancement of hemispherical grain silicon on a doped polysilicon storage node capacitor structure, for dynamic random access memory applications
US6090679A (en) * 1998-11-30 2000-07-18 Worldwide Semiconductor Manufacturing Corporation Method for forming a crown capacitor

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