DE19729602C2 - Halbleitereinrichtung mit Kurzschlußverhinderung in der Verdrahtungsschicht und zugehöriges Herstellungsverfahren - Google Patents

Halbleitereinrichtung mit Kurzschlußverhinderung in der Verdrahtungsschicht und zugehöriges Herstellungsverfahren

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Description

Diese Erfindung bezieht sich auf eine Halbleitereinrichtung und ein zugehöriges Herstellungsverfahren und spezieller auf ein Kontaktloch, das zur elektrischen Verbindung eines Halbleitersubstrats mit einer Verdrahtungsschicht oder Elektrode ausgebildet ist.
In den vergangenen Jahren wird eine Verdrahtungsschicht einer Halbleitereinrichtung mehr und mehr reduziert infolge einer zunehmend größeren Integration eines Elementes in der Halbleitereinrichtung, z. B. ein DRAM (Dynamischer Speicher für wahlfreien Zugriff).
Fig. 45 zeigt eine Schnittansicht eines der Anmelderin bekannten DRAM, sogenannten internen Stand der Technik. In Fig. 45 beinhaltet der DRAM ein Siliziumsubstrat 1, einen Trennoxidfilm 2, der auf einer Oberfläche des Siliziumsubstrats 1 ausgebildet ist, ein Gateoxid 3, das auf einer Hauptoberfläche des Siliziumsubstrats 1 gebildet ist, eine Wortleitung 4, die auf dem Gateoxid 3 gebildet ist, eine Isolierschicht 5, die auf der Wortleitung 4 ausgebildet ist, ein Dotierstoff-Diffusionsbereich 6, der auf der Oberfläche des Siliziumsubstrats 1 gebildet ist und als ein Source- und Drain­ bereich dient, ein Seitenwand-Abstandshalter 7, der auf beiden Seiten des Gateoxids 3, der Wortleitung 4 und der Isolierschicht 5 gebildet ist. Die Wortleitung 4 ist eine Gateelektrode des DRAM (später bezeichnet als Gateelektrode 4). Ein MOS-Transistor wird durch das Gateoxid 3, die Gateelektrode 4, die Isolierschicht 5, den Dotierstoff-Diffusionsbereich 6 und den Seitenwand-Abstandshalter 7 gebildet.
Ferner beinhaltet der DRAM eine Isolierfilmschicht 8, die oben auf dem MOS- Transistor gebildet ist, eine Bitleitung 13a, die oben auf der Isolierfilmschicht 8 gebildet ist und mit der Dotierstoff-Diffusionsschicht 6 über eine Schicht eines elektrischen Leiters 12a im Kontaktloch 11 elektrisch verbunden ist, eine andere Isolierfilmschicht 14, die oben auf der Isolierfilmschicht 8 ausgebildet ist, einen Kondensator, der aus einer unteren Elektrode 18a, einer Dielektrizitätsschicht 20 und einer oberen Elektrode 21 auf der Isolierfilmschicht 14 besteht, eine Isolierfilmschicht 22, die auf dem Kondensator gebildet ist und eine Verdrahtungsschicht 23, die auf der Isolierfilmschicht 22 ausgebildet ist. Die Verdrahtungsschicht 23 ist mit der internen Verdrahtung der Halbleitereinrichtung elektrisch verbunden. Die untere Elektrode 18a ist mit dem Dotierstoff-Diffusionsbereich 6 durch ein Kontaktloch 17 elektrisch verbunden.
Ein Verfahren zur Herstellung des oben genannten DRAM ist in den Fig. 46-58 gezeigt. Diese Figuren zeigen dreizehn Schritte des Herstellungsprozesses.
Wie in Fig. 46 gezeigt, werden die Trennoxidschicht 2, das Gateoxid 3, die Gateelektrode 4, die Isolierschicht 5, der Dotierstoff-Diffusionsbereich 6 und der Seitenwand- Abstandshalter 7 auf dem Siliziumsubstrat 1 gebildet. Die Isolierfilmschicht 8 wird auf den oben genannten Elementen, wie in Fig. 47 gezeigt, gebildet. Unter Bezugnahme auf Fig. 48, wird ein Photoresist auf der Isolierfilmschicht 8 als Schicht aufgebracht, und ein Resistmuster 10, das einen Öffnungsabschnitt 9 hat, wird nach einem nachfolgenden Photolithographie- Prozess gebildet. Die Isolierfilmschicht 8 wird gemäß des Resistmusters 10 als Maske geatzt und ein Kontaktloch 11 wird ausgebildet.
Als nächstes wird nach dem Entfernen des Resistmusters 10 die Schicht des elektrischen Leiters 12 auf der Isolierfilmschicht 8 und im Kontaktloch 11, wie in Fig. 49 gezeigt, aufgebracht. Ein elektrischer Leiter 12a wird im Kontaktloch 11 gemäß einer auf die ganze Oberfläche des elektrischen Leiters 12 angewendete Rückätz-Technik ausgebildet, wie in Fig. 50 gezeigt. Wie in Fig. 51 gezeigt, wird ein Resistmuster 60 durch einen Photolithographie-Prozess nach dem Bilden eines Photoresists auf einer Schicht eines elektrischen Leiters 13 gebildet. Wie in Fig. 52 gezeigt, wird die Bitleitung 13a durch einen Ätzprozess unter Verwendung des Resistmusters 60 als Maske gebildet.
Wie in Fig. 53 gezeigt, wird nach dem Bilden der Isolierfilmschicht 14 auf der Isolierfilmschicht 8 und nach dem Bilden der Bitleitung 13a ein Photoresist auf der Isolierfilmschicht 14 als Schicht aufgebracht, und ein Resistmuster 16 mit einem Öffnungsabschnitt 15 wird gemäß eines Photolithographie-Prozesses gebildet. Wie in Fig. 54 gezeigt, wird das Kontaktloch 17 durch einen Ätzprozess auf der Isolierfilmschicht 14 und der Isolierfilmschicht 8 gemäß des Resistmusters 16 als Maske gebildet.
Nach dem Entfernen des Resistmusters 16 wird, wie in Fig. 55 gezeigt, eine Schicht eines elektrischen Leiters 18 auf der Isolierfilmschicht 14 und im Kontaktloch 17 gebildet. Nach dem Bilden eines Photoresists auf der Schicht des elektrischen Leiters 18 wird ein Resistmuster 19 auf der Schicht des elektrischen Leiters 18 mittels eines Photolithographie- Prozesses gebildet. Wie in Fig. 56 gezeigt, wird die untere Elektrode 18a mittels eines Ätz- Prozesses gemäß des Resistmusters 19 als Maske gebildet. Nach dem Entfernen des Resistmusters 19 werden, wie in Fig. 57 gezeigt, die Dielektrizitätsschicht 20 und die obere Elektrode 21 des Kondensators gebildet. Wie in Fig. 58 gezeigt, wird nach dem Bilden der Isolierfilmschicht 22 schließlich die Verdrahtungsschicht 23 auf der Isolierfilmschicht 22 ausgebildet.
Die Halbleitereinrichtung ist wie die oben beschriebene ausgebildet, und eine elektrische Ladung wird in den Kondensator geladen oder die geladene elektrische Ladung wird in die Bitleitung 13a eingelesen durch einen ON- oder OFF-Zustand eines Transistors des DRAM.
In der oben beschriebenen Halbleitereinrichtung muß die untere Elektrode 18a des Kondensators in elektrischer Verbindung stehen mit dem Dotierstoff-Diffusionsbereich 6, aber die Kontaktierung der Bitleitung 13a und der Gateelektrode 4 vermeiden. Jedoch ist die untere Elektrode 18a schwierig mit dem Dotierstoff-Diffusionsbereich 6 zu verbinden ohne eine Kontaktierung der Bitleitung 13a und der Gateelektrode 4 infolge einer Zunahme der Unterteilung einer Speicherzelle. Wie in Fig. 45 gezeigt, liegt ein Problem darin, daß die untere Elektrode 18a mit der Bitleitung 13a oder der Gateelektrode 4 elektrisch kurzgeschlossen ist aufgrund der Freilegung der Bitleitung 13a und der Gateelektrode 4 im Prozess zum Bilden des Kontaktlochs 17.
Ferner gibt es in der oben beschriebenen Halbleitereinrichtung, wie in Fig. 59 gezeigt, dasselbe Problem auch am elektrischen Leiter 12a. Kurz gesagt, ist die Bitleitung 13a mit der Gateelektrode 4 über den elektrischen Leiter 12a kurzgeschlossen, welcher zum elektrischen Verbinden der Bitleitung 13a und des Dotierstoff-Diffusionsbereiches 6 dient.
Aus der US 5,359,217 ist eine Halbleitereinrichtung bestehend aus einer ersten Verdrahtungsschicht, die auf einer Hauptoberfläche eines Halbleitersubstrats gebildet ist, einer ersten Isolierfilmschicht, die auf der ersten Verdrahtungsschicht gebildet ist und ein erstes und ein zweites Kontaktloch aufweist, welche bis auf die Hauptoberfläche des Halbleitersubstrat reichen, einer Elektrode, die auf der ersten Isolierfilmschicht ausgebildet ist, einem ersten elektrischen Leiter, der mit dem Halbleitersubstrat elektrisch verbunden, den ersten Kontaktloch gebildet ist und von der ersten Verdrahtungsschicht elektrisch getrennt verbindet, sich in dem zweiten Kontaktloch befindet, und von der ersten Verdrahtungsschicht elektrisch getrennt ist, einer zweiten Isolierfilmschicht, die auf der ersten Isolierfilmschicht und auf der Elektrode gebildet ist und ein drittes Kontaktloch aufweist, welches bis zum Kontaktloch gebildet, elektrisch verbunden mit dem ersten Leiter und von der zweiten Verdrahtungsschicht elektrisch getrennt ist, bekannt. Ferner ist aus dieser Druckschrift ein Verfahren zur Herstellung einer derartigen Halbleitereinrichtung bekannt.
Demgemäß ist eine Aufgabe der vorliegenden Erfindung, eine Halbleitereinrichtung hoher Integration ohne jeglichen Kurzschluß zwischen der unteren Elektrode 18a des Kondensators und der Bitleitung 13 oder der Gateelektrode 4 und ohne jeglichen Kurzschluß zwischen der Bitleitung 13a und der Gateelektrode 4 und ein Verfahren zur Herstellung dieser Erfindung anzugeben.
Diese Aufgabe wird gelöst durch eine Halbleitereinrichtung nach Anspruch 1 bzw. ein Verfahren nach Anspruch 9.
Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Die Halbleitereinrichtung hoher Integration ist ohne jeglichen Kurzschluß zwischen der Kondensatorelektrode und der Bitleitung oder der Gateelektrode und ohne jeglichen Kurzschluß zwischen der Bitleitung und der Gateelektrode gebildet.
Es folgt die Beschreibung von Ausführungsbeispielen unter Bezugnahme auf die Figuren. Es zeigen
Fig. 1 eine Schnittansicht einer Halbleitereinrichtung einer ersten Ausführungsform der vorliegenden Erfindung,
Fig. 2 eine Schnittansicht eines ersten Prozess-Schrittes einer Herstellung der Halbleitereinrichtung in der ersten Ausführungsform,
Fig. 3 eine Schnittansicht eines zweiten Prozess-Schrittes der Herstellung der Halbleitereinrichtung in der ersten Ausführungsform,
Fig. 4 eine Schnittansicht eines dritten Prozess-Schrittes der Herstellung der Halbleitereinrichtung in der ersten Ausführungsform,
Fig. 5 eine Schnittansicht eines vierten Prozess-Schrittes der Herstellung der Halbleitereinrichtung in der ersten Ausführungsform,
Fig. 6 eine Schnittansicht eines fünften Prozess-Schrittes der Herstellung der Halbleitereinrichtung in der ersten Ausführungsform,
Fig. 7 eine Schnittansicht eines sechsten Prozess-Schrittes der Herstellung der Halbleitereinrichtung in der ersten Ausführungsform,
Fig. 8 eine Schnittansicht eines siebten Prozess-Schrittes der Herstellung der Halbleitereinrichtung in der ersten Ausführungsform,
Fig. 9 eine Schnittansicht eines achten Prozess-Schrittes der Herstellung der Halbleitereinrichtung in der ersten Ausführungsform,
Fig. 10 eine Schnittansicht eines neunten Prozess-Schrittes der Herstellung der Halbleitereinrichtung in der ersten Ausführungsform,
Fig. 11 eine Schnittansicht eines zehnten Prozess-Schrittes der Herstellung der Halbleitereinrichtung in der ersten Ausführungsform,
Fig. 12 eine Schnittansicht eines elften Prozess-Schrittes der Herstellung der Halbleitereinrichtung in der ersten Ausführungsform,
Fig. 13 eine Schnittansicht eines zwölften Prozess-Schrittes der Herstellung der Halbleitereinrichtung in der ersten Ausführungsform,
Fig. 14 eine Schnittansicht eines dreizehnten Prozess-Schrittes der Herstellung der Halbleitereinrichtung in der ersten Ausführungsform,
Fig. 15 eine Schnittansicht eines vierzehnten Prozess-Schrittes der Herstellung der Halbleitereinrichtung in der ersten Ausführungsform,
Fig. 16 eine Schnittansicht eines fünfzehnten Prozess-Schrittes der Herstellung der Halbleitereinrichtung in der ersten Ausführungsform,
Fig. 17 eine Schnittansicht eines sechzehnten Prozess-Schrittes der Herstellung der Halbleitereinrichtung in der ersten Ausführungsform,
Fig. 18 eine Schnittansicht eines siebzehnten Prozess-Schrittes der Herstellung der Halbleitereinrichtung in der ersten Ausführungsform,
Fig. 19 eine Schnittansicht einer Halbleitereinrichtung einer zweiten Ausführungsform der vorliegenden Erfindung,
Fig. 20 eine Schnittansicht einer Halbleitereinrichtung einer dritten Ausführungsform der vorliegenden Erfindung,
Fig. 21 eine Schnittansicht eines ersten Prozess-Schrittes der Herstellung der Halbleitereinrichtung in der dritten Ausführungsform,
Fig. 22 eine Schnittansicht eines zweiten Prozess-Schrittes der Herstellung der Halbleitereinrichtung in der dritten Ausführungsform,
Fig. 23 eine Schnittansicht eines dritten Prozess-Schrittes der Herstellung der Halbleitereinrichtung in der dritten Ausführungsform,
Fig. 24 eine Schnittansicht eines vierten Prozess-Schrittes der Herstellung der Halbleitereinrichtung in der dritten Ausführungsform,
Fig. 25 eine Schnittansicht eines fünften Prozess-Schrittes der Herstellung der Halbleitereinrichtung in der dritten Ausführungsform,
Fig. 26 eine Schnittansicht eines sechsten Prozess-Schrittes der Herstellung der Halbleitereinrichtung in der dritten Ausführungsform,
Fig. 27 eine Schnittansicht eines siebten Prozess-Schrittes der Herstellung der Halbleitereinrichtung in der dritten Ausführungsform,
Fig. 28 eine Schnittansicht eines achten Prozess-Schrittes der Herstellung der Halbleitereinrichtung in der dritten Ausführungsform,
Fig. 29 eine Schnittansicht eines neunten Prozess-Schrittes der Herstellung der Halbleitereinrichtung in der dritten Ausführungsform,
Fig. 30 eine Schnittansicht einer Halbleitereinrichtung einer vierten Ausführungsform der vorliegenden Erfindung.
Fig. 31 eine Schnittansicht eines ersten Prozess-Schrittes einer Herstellung der Halbleitereinrichtung in der vierten Ausführungsform,
Fig. 32 eine Schnittansicht eines zweiten Prozess-Schrittes der Herstellung der Halbleitereinrichtung in der vierten Ausführungsform,
Fig. 33 eine Schnittansicht eines dritten Prozess-Schrittes der Herstellung der Halbleitereinrichtung in der vierten Ausführungsform,
Fig. 34 eine Schnittansicht eines vierten Prozess-Schrittes der Herstellung der Halbleitereinrichtung in der vierten Ausführungsform,
Fig. 35 eine Schnittansicht eines fünften Prozess-Schrittes der Herstellung der Halbleitereinrichtung in der vierten Ausführungsform,
Fig. 36 eine Schnittansicht eines sechsten Prozess-Schrittes der Herstellung der Halbleitereinrichtung in der vierten Ausführungsform,
Fig. 37 eine Schnittansicht eines siebten Prozess-Schrittes der Herstellung der Halbleitereinrichtung in der vierten Ausführungsform,
Fig. 38 eine Schnittansicht einer Halbleitereinrichtung einer fünften Ausführungsform der vorliegenden Erfindung,
Fig. 39 eine Schnittansicht einer Halbleitereinrichtung einer sechsten Ausführungsform der vorliegenden Erfindung,
Fig. 40 eine Schnittansicht eines ersten Prozess-Schrittes einer Herstellung der Halbleitereinrichtung in der sechsten Ausführungsform
Fig. 41 eine Schnittansicht eines zweiten Prozess-Schrittes der Herstellung der Halbleitereinrichtung in der sechsten Ausführungsform
Fig. 42 eine Schnittansicht eines dritten Prozess-Schrittes der Herstellung der Halbleitereinrichtung in der sechsten Ausführungsform
Fig. 43 eine Schnittansicht eines vierten Prozess-Schrittes der Herstellung der Halbleitereinrichtung in der sechsten Ausführungsform
Fig. 44 eine Schnittansicht eines fünften Prozess-Schrittes der Herstellung der Halbleitereinrichtung in der sechsten Ausführungsform
Fig. 45 eine Schnittansicht einer Halbleitereinrichtung,
Fig. 46 eine Schnittansicht eines ersten Prozess-Schrittes einer Herstellung der Halbleitereinrichtung,
Fig. 47 eine Schnittansicht eines zweiten Prozess-Schrittes der Herstellung der Halbleitereinrichtung,
Fig. 48 eine Schnittansicht eines dritten Prozess-Schrittes der Herstellung der Halbleitereinrichtung,
Fig. 49 eine Schnittansicht eines vierten Prozess-Schrittes der Herstellung der Halbleitereinrichtung,
Fig. 50 eine Schnittansicht eines fünften Prozess-Schrittes der Herstellung der Halbleitereinrichtung,
Fig. 51 eine Schnittansicht eines sechsten Prozess-Schrittes der Herstellung der Halbleitereinrichtung,
Fig. 52 eine Schnittansicht eines siebten Prozess-Schrittes der Herstellung der Halbleitereinrichtung,
Fig. 53 eine Schnittansicht eines achten Prozess-Schrittes der Herstellung der Halbleitereinrichtung,
Fig. 54 eine Schnittansicht eines neunten Prozess-Schrittes der Herstellung der Halbleitereinrichtung,
Fig. 55 eine Schnittansicht eines zehnten Prozess-Schrittes der Herstellung der Halbleitereinrichtung,
Fig. 56 eine Schnittansicht eines elften Prozess-Schrittes der Herstellung der Halbleitereinrichtung,
Fig. 57 eine Schnittansicht eines zwölften Prozess-Schrittes der Herstellung der Halbleitereinrichtung,
Fig. 58 eine Schnittansicht eines dreizehnten Prozess-Schrittes der Herstellung der Halbleitereinrichtung,
Fig. 59 eine Schnittansicht einer anderen Halbleitereinrichtung.
Erste Ausführungsform
Eine erste Ausführungsform der vorliegenden Erfindung wird unter Bezug auf die Fig. 1-44 zuerst beschrieben.
Fig. 1 zeigt eine Schnittansicht einer Halbleitereinrichtung der ersten Ausführungsform der vorliegenden Erfindung, die ein Siliziumsubstrat 1 als ein Halbleitersubstrat, eine Trennoxidschicht 2, die auf einer Oberfläche des Siliziumsubstrats 1 ausgebildet ist, ein Gateoxid 3, das auf einer Hauptoberfläche des Siliziumsubstrats 1 ausgebildet ist, eine Wortleitung 4 als eine erste Verdrahtungsschicht, die auf dem Gateoxid 3 ausgebildet ist, eine Isolierschicht 5, die auf der Wortleitung 4 ausgebildet ist, einen Dotierstoff Diffusionsbereich (später auch bezeichnet als Dotierstoffbereichsschicht) 6 als einen Source- und ein Drain- Bereich, der auf bzw. in der Oberfläche des Siliziumsubstrats 1 ausgebildet ist und einen Seitenwand-Abstandshalter 7, der auf beiden Seiten des Gateoxids 3, der Wortleitung 4 und der Isolierschicht 5 ausgebildet ist und aus Siliziumdioxid besteht, aufweist. Die Wortleitung 4 ist eine Gateelektrode des DRAM (später bezeichnet als "Gateelektrode 4"). Ein MOS- Transistor umfaßt die Gateoxidschicht 3, die Gateelektrode 4, die Isolierschicht 5, den Dotierstoff-Diffusionsbereich 6 und den Seitenwand-Abstandshalter 7. Der Seitenwand- Abstandshalter 7 ist auf der Trennoxidschicht 2 und auf beiden Seiten der Gateelektrode 4 und der Isolierschicht 5 ausgebildet.
Ferner beinhaltet die Halbleitereinrichtung eine Siliziumnitrid (Si3N4)- oder eine Siliziumoxynitrid (SiON)-Schicht 30 als eine untere Schicht einer ersten auf dem Transistor gebildeten Isolierfilmschicht, eine Siliziumdioxidschicht 8 als eine obere Schicht der ersten Isolierfilmschicht, Kontaktlöcher 11c und 11d als ein erstes Loch und ein zweites Loch in der ersten Isolierfilmschicht, einen ersten elektrischen Leiter 12c im Kontaktloch 11c, einen zweiten elektrischen Leiter 12d im Kontaktloch 11d und eine Bitleitung 13a als eine zweite Verdrahtungsschicht auf dem zweiten elektrischen Leiter 12d, die eine Isolierfilmschicht 31a hat. Die Bitleitung 13a ist über den zweiten elektrischen Leiter 12d elektrisch verbunden mit dem Dotierstoff-Diffusionsbereich 6, der auf dem Siliziumsubstrat 1 gebildet ist. Die Ätzgeschwindigkeit der unteren Schicht der ersten Isolierfilmschicht ist kleiner als diejenige der oberen Schicht der ersten Isolierfilmschicht. Der erste und der zweite elektrische Leiter 12c und 12d sind in den Kontaktlöchern 11c und 11d selbstausrichtend in Bezug auf die Gateelektrode 4 ausgebildet.
Die Halbleitereinrichtung beinhaltet auch eine Siliziumnitrid- oder Siliziumoxynitridschicht 32 als eine untere Schicht einer zweiten Isolierfilmschicht, die auf der oberen Schicht der ersten Isolierfilmschicht und der Isolierschicht 31a ausgebildet ist, eine Siliziumdioxidschicht 14 als eine obere Schicht der zweiten Isolierfilmschicht, ein Kontaktloch 17b als ein drittes Loch, das in der zweiten Isolierfilmschicht gebildet ist und so weit wie der erste elektrische Leiter 12c reicht und einen aus Siliziumdioxid bestehenden Seitenwand- Abstandshalter 33, der auf der Innenseitenwand des Kontaktloches 17b gebildet ist. Die Ätzgeschwindigkeit der unteren Schicht der zweiten Isolierfilmschicht ist kleiner als diejenige der oberen Schicht der zweiten Isolierfilmschicht.
Zusätzlich ist eine untere Elektrode 34a des Kondensators auf dem oberen Abschnitt der zweiten Isolierfilmschicht (der Siliziumdioxidschicht 14) und in dem Kontaktloch 17b abgesehen von dem Seitenwand-Abstandshalter 33 gebildet. Eine Dielektrizitätsschicht 20 des Kondensators ist auf der unteren Elektrode 34a ausgebildet. Eine obere Elektrode 21 und eine Isolierfilmschicht 22 sind auf dem Kondensator ausgebildet und eine Verdrahtungsschicht 23 ist auf der Isolierfilmschicht 22 gebildet. Die untere Elektrode 34a ist selbstausrichtend in Bezug auf die Bitleitung 13a gebildet und ist mit dem Dotierstoff-Diffusionsbereich 6 über den ersten elektrischen Leiter 12c elektrisch verbunden. Der Kondensator besteht aus der unteren Elektrode 34a, der Induktionselektrizitätsschicht 20 und der oberen Elektrode 21. Die Verdrahtungsschicht 23 ist elektrisch verbunden mit einer internen Verdrahtung (nicht gezeigt) der Halbleitereinrichtung.
Die Fig. 2-18 zeigen eine Schnittansicht eines Verfahrens zur Herstellung der Halbleitereinrichtung in Fig. 1.
Wie in Fig. 2 gezeigt, wird die Trennoxidschicht 2 auf dem Siliziumsubstrat 1 mittels einer LOCOS (Lokale Oxidation von Silizium)-Technik gebildet. Eine Siliziumdioxidschicht, eine Polysiliziumschicht mit einem Dotierstoff und eine Siliziumdioxidschicht werden auf den jeweiligen Oberflächen des Siliziumsubstrats 1, des Gateoxids 3, der Gateelektrode 4 und der Isolierschicht 5 durch einen Photolithographie-Prozess ausgebildet. Die Dotierstoffbereichsschicht 6, die als ein Source und als ein Drain dient, wird durch einen Ionenimplantationsprozess im Siliziumsubstrat 1 gebildet.
Als nächstes wird Siliziumdioxid auf die Hauptoberfläche der Halbleitereinrichtung in Fig. 2 mittels CVD (chemisches Abscheiden aus der Gasphase) aufgebracht. Die bedeckte Hauptoberfläche wird rückgeätzt mittels einem anisotropen Ätzen und der Seitenwand- Abstandshalter 7 aus Siliziumdioxid wird auf beiden Seiten des Gateoxids 3, bzw. der Gateelektrode 4 und der Isolierschicht 5 ausgebildet. Der MOS-Transistor wird durch den Herstellungsprozess gebildet. Der Seitenwand-Abstandshalter 7 aus Siliziumdioxid wird auf beiden Seiten der Wortleitung 4 und der Isolierschicht 5 auf der Trennoxidschicht 2 ausgebildet.
Wie in Fig. 3 gezeigt, wird die Siliziumnitridschicht (Si3N4) 30 oder die Siliziumoxynitridschicht (SiON) 30 als die untere Schicht der ersten Isolierfilmschicht auf der Oberfläche mit einer CVD-Technik aufgebracht. Die Dicke des Films 30 beträgt 50 × 10-10- 1000 × 10-10 m. Dann wird die Siliziumdioxidschicht 8 als die obere Schicht der ersten Isolierfilmschicht auf der Oberfläche mit einer CVD-Technik aufgebracht. Die Dicke der Siliziumdioxidschicht 8 beträgt 250 × 10-10-5000 × 10-10 m.
Wie in Fig. 4 gezeigt, wird ein Photoresist auf die Siliziumdioxidschicht 8 als Schicht aufgetragen und ein Resistmuster 10 mit den Öffnungsabschnitten 9a und 9b wird mit einem Photolithographieprozess gebildet. Die Ätzgeschwindigkeit der Siliziumdioxidschicht 8 ist größer als diejenige der Siliziumnitridschicht (Si3N4) 30 oder der Siliziumoxynitridschicht (SiON) 30 als der unteren Schicht der ersten Isolierfilmschicht. Dann wird unter Verwendung eines Ätzprozesses die Siliziumdioxidschicht 8 trockengeätzt mittels RIE (Reaktives Ionenätzen)-Techniken und die Kontaktlöcher 11a und 11b werden in der Siliziumdioxidschicht 8 gebildet.
Im Trockenätzprozess der Siliziumdioxidschicht 8, der eine größere Ätzgeschwindigkeit als derjenige der Siliziumnitrid (Si3N4)- oder der Siliziumoxynitrid (SiON)-Schicht 30 hat, wird ein Gas der Fluor-Kohlenstoff-Familie oder ein Gas der Fluor- Kohlenwasserstoff-Familie, z. B. c-C4F8, C3F8, C3F6, C5F12, C4F8, C5F10, CHF3 oder eine Mischung dieser Gase, eine Mischung von Argon (Ar), Kohlenmonoxid (CO) oder Sauerstoff (O2) mit einem Gas der Fluor-Kohlenstoff-Familie, oder eine Mischung von Ar, CO oder O2 mit einer Mischung der Gase der Fluor-Kohlenstoff-Familie benutzt.
Wie in Fig. 5 gezeigt, wird die Siliziumnitrid (Si3N4)- oder die Siliziumoxynitrid (SiON)-Schicht 30 trockengeätzt mittels RIE-Techniken unter Benutzung eines CF4-Gases und dergleichen zum Bilden der Kontaktlöcher 11c und 11d.
Wie in Fig. 6 gezeigt, wird nach dem Entfernen des Resistmusters 10 die Polysiliziumschicht 12 auf der Hauptoberfläche der Halbleitereinrichtung mittels CVD- Techniken aufgebracht. Die Dichte von Phosphor in der Polysiliziumschicht 12 beträgt 1 × 1019-8 × 1020/cm3. Wie in Fig. 7 gezeigt, wird die auf der Siliziumdioxidschicht 8 gebildete Polysiliziumschicht 12 mit einer Rückätz-Technik entfernt und der erste und der zweite elektrische Leiter 12c und 12d werden in den Kontaktlöchern 11c bzw. 11d gebildet.
Wie in Fig. 8 gezeigt, wird die Schicht des elektrischen Leiters 13 bestehend aus einer chemischen Verbindung von Wolfram (W) und Silizium (Si) oder einer chemischen Verbindung von Titan (Ti) und Silizium (Si) auf der Siliziumdioxidschicht 8 und auf dem ersten und zweiten elektrischen Leiter 12c und 12d mittels CVD-Techniken oder Sputtertechniken gebildet, und eine Isolierfilmschicht 31 wird auf der Schicht des elektrischen Leiters 13 mittels CVD-Techniken gebildet. Die Isolierfilmschicht 31 besteht aus Siliziumdioxid (SiO2) und hat eine Dicke von 300 × 10-10-3000 × 10-10 m.
Wie in Fig. 9 gezeigt, wird ein Photoresist auf die Isolierfilmschicht 31 (Siliziumdioxidfilm-Schicht) als Schicht aufgetragen, und ein Resistmuster 61 wird mittels eines Photolithographie-Prozesses gebildet. Die Isolierfilmschicht 31 und die Schicht des elektrischen Leiters 13 werden unter Benutzung des Resistmusters 61 als Maske geätzt, wie in Fig. 10 gezeigt. Dann wird die Bitleitung 13a, die die Isolierfilmschicht 31a hat, als die zweite Verdrahtungsschicht gebildet. Wie in Fig. 10 gezeigt, wird ein Teil der Oberflächen des ersten und zweiten elektrischen Leiters 12c und 12d leicht überätzt. Das Resistmuster 61 wird entfernt.
Wie in Fig. 11 gezeigt, wird die Siliziumnitrid- oder Siliziumoxynitridschicht 32 als die untere Schicht der zweiten Isolierfilmschicht auf der Oberfläche mittels CVD-Techniken gebildet. Die Dicke der unteren Schicht der zweiten Isolierfilmschicht beträgt 50 × 10-10-1000 × 10-10 m. Die Siliziumdioxidschicht 14 als die obere Schicht der zweiten Isolierfilmschicht wird mittels CVD-Techniken gebildet. Die Dicke der oberen Schicht der zweiten Isolierfilmschicht beträgt 250 × 10-10-5000 × 10-10 m.
Wie in Fig. 12 gezeigt, wird ein Photoresist auf der Siliziumdioxidschicht 14 als Schicht aufgebracht und das Resistmuster 16, das einen Öffnungsabschnitt 15 hat, wird mittels eines Photolithographie-Prozesses gebildet. Die Ätzgeschwindigkeit der Siliziumdioxidschicht 14 ist größer als diejenige der Siliziumnitrid- oder Siliziumoxynitridschicht 32 als der unteren Schicht der zweiten Isolierfilmschicht. Unter Benutzung eines Ätzprozesses wird die Siliziumdioxidschicht 14 trockengeätzt mittels RIE- Techniken und ein Kontaktloch 17a wird gebildet.
Wie in Fig. 13 gezeigt, wird die Siliziumnitrid- oder Siliziumoxynitridschicht 32 trockengeätzt mittels RIE-Techniken unter Verwendung von CF4 oder dergleichen und das Kontaktloch 17b wird als das dritte Loch gebildet.
Wie in Fig. 14 gezeigt, wird nach dem Entfernen des Resistmusters 16 Siliziumdioxid auf der Siliziumdioxidschicht 14 und im Kontaktloch 17b mittels CVD-Techniken gebildet und der erste elektrische Leiter 12c wird mittels Rückätz-Techniken im Kontaktloch 17b freigelegt, wobei der Seitenwand-Abstandshalter 33 im Kontaktloch 17b gebildet wird.
Wie in Fig. 15 gezeigt, wird eine Polysiliziumschicht 34 auf der Oberfläche mittels CVD-Techniken gebildet. Die Dichte des Phosphors in der Polysiliziumschicht 34 beträgt 1 × 1019-8 × 1020/cm3. Nach dem Bilden der Polysiliziumschicht 34, wie in Fig. 16 gezeigt, und dem Aufbringen des Photoresists als Schicht darauf, wird ein Resistmuster 19 mittels eines Photolithographieprozesses gebildet. Die Polysiliziumschicht 34 wird unter Verwendung des Resistmusters 19 als Maske geätzt, und die untere Elektrode 34a des Kondensators wird auf der Siliziumdioxidschicht 14 und im Kontaktloch 17b mit Ausnahme des Seitenwand- Abstandshalters 33 gebildet.
Wie in Fig. 17 gezeigt, werden nach dem Entfernen des Resistmusters 19 die Induktionselektrizitätsschicht 20 bestehend aus Siliziumnitrid und die obere Elektrode 21 bestehend aus Polysilizium mittels CVD-Techniken gebildet. Die Isolierfilmschicht 22 (Siliziumdioxidfilm-Schicht) wird auf der oberen Elektrode 21 mittels CVD-Techniken, wie in Fig. 18 gezeigt, gebildet. Ein Kontaktloch (nicht gezeigt) wird in der Isolierfilmschicht 22 zur Freilegung einer internen Verdrahtung gebildet, und die Verdrahtungsschicht 23 bestehend aus AlCu oder AlSiCu wird auf der Isolierfilmschicht 22 gebildet.
Gemäß der Halbleitereinrichtung und des zugehörigen Herstellungsverfahrens in dieser Ausführungsform, wird, wenn das Kontaktloch 11d in der Siliziumdioxidschicht 8 als erster Isolierflimschicht gebildet wird, der zweite elektrische Leiter 12d, der die Bitleitung 13a und das Siliziumsubstrat 1 elektrisch verbindet, selbstausrichtend in Bezug auf die Gateelektrode 4 gebildet, weil die Ätzgeschwindigkeit der Siliziumdioxidschicht 8 größer ist als diejenige der Siliziumnitrid (Si3N4)- oder der Siliziumoxynitrid (SiON)-Schicht 30 als der ersten Isolierflimschicht.
Ferner wird, wenn das Kontaktloch 11c in der Siliziumdioxidschicht 8 gebildet wird, der erste elektrische Leiter 12c, der die unter Elektrode 34a mit dem Siliziumsubstrat 1 elektrisch verbindet, selbstausrichtend in Bezug auf die Gateelektrode 4 gebildet, weil die Ätzgeschwindigkeit des Siliziumdioxidfilms 8 größer ist als diejenige der Siliziumnitrid (Si3N4)- oder Siliziumoxynitrid (SiON)-Schicht 30 als der ersten Isolierflimschicht.
Auch wird, wenn das Kontaktloch 17 gebildet wird, die untere Elektrode 34a selbstausrichtend in Bezug auf die Bitleitung 13a gebildet, weil die Ätzgeschwindigkeit der Siliziumdioxidschicht 14 größer ist als diejenige der Siliziumnitrid (Si3N4)- oder Siliziumoxynitrid (SiON)-Schicht 32 und der Seitenwand-Abstandshalter 33 im Kontaktloch 17b gebildet ist.
Daher kann in einem Hochintegrations-DRAM, der eine Speicherzelle mit reduzierter Größe benötigt, die Halbleitereinrichtung ohne einen Kurzschluß zwischen der Bitleitung 13a und der Gateelektrode 4 und ohne einen Kurzschluß zwischen der unteren Elektrode 34a und der Bitleitung 13a bzw. der Gateelektrode 4 gebaut werden.
Zweite Ausführungsform
Als nächstes wird eine zweite Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf Fig. 19 beschrieben.
Fig. 19 zeigt eine Schnittansicht einer Halbleitereinrichtung der zweiten Ausführungsform der vorliegenden Erfindung. In der ersten Ausführungsform ist ein Kondensator auf der Siliziumdioxidschicht 14 und im Kontaktloch 17b mit Ausnahme des Seitenwand-Abstandshalters 33 gebildet. In der zweiten Ausführungsform, wie in Fig. 19 gezeigt, ist eine Verdrahtungsschicht 34b als eine dritte Verdrahtungsschicht anstelle des Kondensators gebildet. Die Verdrahtungsschicht 34b besteht aus Polysilizium und Phosphor. Die Dichte des Phosphors beträgt 1 × 1019-8 × 1020/cm3. Wenn eine Hochintegrations- Logikschaltungseinrichtung gebildet wird, kann eine Einrichtung einer Schaltung mit reduzierter Größe erhalten werden ohne jeglichen Kurzschluß zwischen der Verdrahtungsschicht 34b und der Bitleitung 13a oder der Gateelektrode 4.
Dritte Ausführungsform
Eine dritte Ausführungsform der vorliegenden Erfindung wird unter Bezug auf die Fig. 20- 29 beschrieben.
Fig. 20 zeigt eine Schnittansicht einer Halbleitereinrichtung der dritten Ausführungsform der vorliegenden Erfindung. Die Bitleitung 13a und die zweite Isolierfilmschicht (die Siliziumdioxidschicht 14, die Siliziumnitrid- oder Siliziumoxynitridschicht 32) sind auf der ersten Isolierfilmschicht (der Siliziumnitrid- oder Siliziumoxynitridschicht 30, der Siliziumdioxidschicht 8) wie in der ersten Ausführungsform gebildet. Jedoch beinhaltet in der dritten Ausführungsform die Halbleitereinrichtung ein Kontaktloch 43 als viertes Loch, ein Kontaktloch 44 als fünftes Loch und eine Siliziumnitrid- oder Siliziumoxynitridschicht 40 als eine dritte Isolierfilmschicht, welche zwischen der ersten Isolierfilmschicht und der Bitleitung 13a oder der zweiten Isolierfilmschicht gebildet wird. Die Ätzgeschwindigkeit der Siliziumnitridschicht oder der Siliziumoxynitridschicht 40 ist kleiner als diejenige der Bitleitung 13a. Die Oberfläche des ersten elektrischen Leiters 12c und eines Teils der Oberfläche des zweiten elektrischen Leiters 12d sind nicht überätzt, anders als in der ersten Ausführungsform. Die anderen Strukturen der Fig. 20 sind dieselben wie diejenigen der ersten Ausführungsform. Die Höhen der oberen Oberfläche des ersten elektrischen Leiters 12c und des zweiten elektrischen Leiters 12d ausgehend von der Hauptoberfläche des Siliziumsubstrats 1 sind im wesentlichen gleich der Höhe der oberen Oberfläche der Siliziumdioxidschicht 8 ausgehend von der Hauptoberfläche des Siliziumsubstrats 1.
Die Fig. 21-29 zeigen eine Schnittansicht eines Herstellungsverfahrens der Halbleitereinrichtung in Fig. 20.
Wie in Fig. 21 gezeigt, werden gemäß desselben Herstellungsprozesses wie in der ersten Ausführungsform der erste und der zweite elektrische Leiter 12c und 12d in den Kontaktlöchern 11c bzw. 11d, welche in der ersten Isolierfilmschicht ausgebildet werden, gebildet. Wie in Fig. 22 gezeigt, wird die dritte Isolierfilmschicht mittels CVD-Techniken gebildet. Die Dicke der Siliziumnitrid- oder Siliziumoxynitridschicht 40 beträgt 50 × 10-10- 1000 × 10-10 m. Wie in Fig. 23 gezeigt, wird ein Photoresist auf der Siliziumnitrid- oder Siliziumoxynitridschicht 40 als Schicht aufgebracht, und ein Resistmuster 42, das einen Öffnungsabschnitt 41 aufweist, wird mittels eines Photolithographie-Prozesses gebildet. Die Siliziumnitrid- oder Siliziumoxynitridschicht 40 wird unter Verwendung des Resistmusters 42 als Maske geätzt. Die obere Oberfläche des zweiten elektrischen Leiters 12d wird freigelegt entsprechend dem Kontaktloch 43.
Wie in Fig. 24 gezeigt, wird die Schicht des elektrischen Leiters 13, die aus einer chemischen Verbindung von Wolfram (W) und Silizium (Si) oder einer chemischen Verbindung von Titan (Ti) und Silizium (Si) besteht, mittels CVD-Techniken oder Sputtertechniken auf der Siliziumnitrid- oder Siliziumoxynitridschicht 40 und dem zweiten elektrischen Leiter 12d aufgebracht. Die Isolierfilmschicht 31, die aus Siliziumdioxid (SiO2) besteht, wird mittels CVD-Techniken auf der Siliziumnitridschicht 40 oder der Siliziumoxynitridschicht 40 und der zweiten Elektrode 12d ausgebildet. Die Dicke der Isolierfilmschicht 31 beträgt 300 × 10-10-3000 × 10-10 m. Nach dem Bilden des Photoresists und der Anwendung des Photolithographie-Prozesses wird das Resistmuster 62 auf der Isolierfilmschicht 31 gebildet.
Wie in Fig. 25 gezeigt, wird die Bitleitung 13a als die zweite Verdrahtungsschicht, die die Isolierfilmschicht 31a hat, unter Anwendung eines Ätzprozesses auf die Isolierfilmschicht 31 und die Schicht des elektrischen Leiters 13 gemäß des Resistmusters 62 als Maske gebildet. Die Oberflächen des ersten elektrischen Leiters 12c und des zweiten elektrischen Leiters 12d werden nicht überätzt, anders als in der ersten Ausführungsform, weil die Siliziumnitrid oder Siliziumoxynitridschicht 40 auf dem ersten elektrischen Leiter 12c und dem zweiten elektrischen Leiter 12d zu diesem Zeitpunkt gebildet werden. Dann wird das Resistmuster 62 entfernt.
Wie in Fig. 26 gezeigt, wird die Siliziumnitridschicht 32 oder die Siliziumoxynitridschicht 32 als die untere Schicht der zweiten Isolierfilmschicht auf der Oberfläche mittels CVD-Techniken gebildet. Die Dicke der unteren Schicht der zweiten Isolierfilmschicht beträgt 50 × 10-10-1000 × 10-10 m. Die Siliziumdioxidschicht 14 wird als die obere Schicht der zweiten Isolierfilmschicht mittels CVD-Techniken gebildet. Die Dicke der oberen Schicht der zweiten Isolierfilmschicht beträgt 250 × 10-10-5000 × 10-10 m.
Wie in Fig. 27 gezeigt, wird ein Photoresist auf der Siliziumdioxidschicht 14 als Schicht aufgebracht, und das Resistmuster 16, das einen Öffnungsabschnitt 15 aufweist wird mittels des Photolithographie-Prozesses gebildet. Die Ätzgeschwindigkeit der Siliziumdioxidschicht 14 ist größer als diejenige der Siliziumnitrid- oder Siliziumoxynitridschicht 32 als der unteren Schicht der zweiten Isolierfilmschicht. Unter Anwendung des Ätzprozesses wird die Siliziumdioxidschicht 14 trockengeätzt mittels RIE- Techniken und das Kontaktloch 17a wird gebildet.
Wie in Fig. 28 gezeigt, werden die Siliziumnitrid- oder die Siliziumoxynitridschicht 32 und die Siliziumnitrid- oder die Siliziumoxynitridschicht 40 als die dritte Isolierfilmschicht trockengeätzt mittels RIE-Techniken unter Verwendung von CF4-Gas oder dergleichen, und das Kontaktloch 17b wird als das dritte Loch und das Kontaktloch 44 wird als das fünfte Loch der Reihe nach gebildet.
Der Seitenwand-Abstandshalter 33, die untere Elektrode 34a, die Induktionselektrizitätsschicht 20, die obere Schicht 21, die Isolierfilmschicht 22 und die Verdrahtungsschicht 23 werden gemäß eines Prozesses gebildet, der demjenigen der ersten Ausführungsform ähnlich ist, und die Halbleitereinrichtung, wird wie in Fig. 29 gezeigt, gebildet.
Gemäß der Halbleitereinrichtung und des zugehörigen Herstellungsverfahrens in der dritten Ausführungsform werden, wenn die Bitleitung 13a durch Ätzen der Schicht des elektrischen Leiters 13 gebildet wird, die Oberflächen des ersten elektrischen Leiters 12c und des zweiten elektrischen Leiters 12d nicht überätzt, weil die Ätzgeschwindigkeit der Siliziumnitrid- oder Siliziumoxynitridschicht 40, die auf dem ersten elektrischen Leiter 12c und dem zweiten elektrischen Leiter 12d gebildet ist, kleiner ist als diejenige der Bitleitung 13a.
Darum können gute Charakteristika des elektrischen Widerstandes zwischen der unteren Elektrode 34a und dem Siliziumsubstrat 1 verglichen mit der ersten Ausführungsform erhalten werden, weil der elektrische Widerstand zwischen der unteren Elektrode 34a und dem Siliziumsubstrat 1 abnimmt mit dem Anwachsen der Querschnittsfläche des ersten elektrischen Leiters 12c im Kontaktloch 11c, wie in Fig. 20 gezeigt.
Ferner kann die dritte Verdrahtungsschicht anstelle des Kondensators wie in der zweiten Ausführungsform gebildet werden. Die dritte Verdrahtungsschicht besteht aus Polysilizium, das 1 × 1019-8 × 1020/cm3 Phosphor enthält. In diesem Fall kann die Halbleitereinrichtung mit demselben Effekt wie in der dritten Ausführungsform erhalten werden.
Vierte Ausführungsform
Eine vierte Ausführungsform der vorliegenden Erfindung wird unter Bezugnahme auf die Fig. 30-37 folgendermaßen beschrieben.
Fig. 30 zeigt eine Schnittansicht einer Halbleitereinrichtung der vierten Ausführungsform der vorliegenden Erfindung. In der ersten Ausführungsform ist die untere Elektrode 34a des Kondensators auf der Siliziumdioxidschicht 14 und im Kontaktloch 17b mit Ausnahme des Seitenwand-Abstandshalters 33 gebildet und die aus Siliziumnitrid bestehende Induktionselektrizitätsschicht 20 und die aus Polysilizium bestehende obere Elektrode 21 sind auf der unteren Elektrode 34a gebildet. Die untere Elektrode 34a besteht bei der ersten Ausführungsform aus Polysilizium. In der vierten Ausführungsform ist, wie in Fig. 30 gezeigt, ein ein Material mit einer hohen Dielektrizitätskonstante aufweisender Kondensator, der ein Metall oder eine Metallverbindung in einer Elektrode erfordert, auf der Siliziumdioxidschicht 14 ausgebildet. Ein dritter elektrischer Leiter 50a, der aus einem anderen, von dem Material der unteren Elektrode 34a verschiedenen Material besteht, ist im Kontaktloch 17b mit Ausnahme des Seitenwand-Abstandshalters 33 ausgebildet. Die anderen Strukturen aus Fig. 30 sind dieselben wie diejenigen der ersten Ausführungsform.
Die Fig. 31-37 zeigen eine Schnittansicht eines Herstellungsverfahrens der Halbleitereinrichtung in Fig. 30.
Wie in Fig. 31 gezeigt, wird durch denselben Prozess wie bei der ersten Ausführungsform der Seitenwand-Abstandshalter 33 im Kontaktloch 17b gebildet. Wie in Fig. 32 gezeigt, wird eine Schicht eines elektrischen Leiters 50, der aus einer Verbindung von Titan und Nickel oder Sauerstoff, einer Verbindung von Tantal und Nickel oder Sauerstoff oder einer Verbindung von Wolfram und Nickel oder Sauerstoff besteht, auf der Oberfläche mittels CVD-Techniken gebildet. Diese Verbindungen haben eine Diffusionskontrolle, die für das Metall oder die Metallverbindung als der unteren Elektrode des Kondensators wirksam ist.
Wie in Fig. 33 gezeigt, wird die Schicht des elektrischen Leiters 50, die auf der oberen Schicht der Siliziumdioxidschicht 14 gebildet wird, mittels einer Rückätz-Technik, die auf die gesamte Oberfläche der Leiterschicht 50 angewendet wird, entfernt. Der dritte elektrische Leiter 50a wird im Kontaktloch 17b mit Ausnahme des Seitenwand-Abstandshalters 33 gebildet. Der dritte elektrische Leiter 50a hat die Diffusionskontrolle, die für das Metall oder die Metallverbindung als der unteren Elektrode des Kondensators wirksam ist.
Wie in Fig. 34 gezeigt, wird eine Schicht eines elektrischen Leiters 34 auf der Siliziumdioxidschicht 14 und der dritte elektrische Leiter 50a mittels CVD-Techniken oder Sputter-Techniken gebildet. Die Schicht des elektrischen Leiters 34 besteht aus Platin, Ruthenium (Ru), Rutheniumdioxid (RuO2), Wolfram, Titan oder Tantal. Die Dicke der Schicht des elektrischen Leiters 34 beträgt 200 × 10-10-10000 × 10-10 m. Nach dem schichtförmigen Aufbringen des Photoresists auf die Schicht des elektrischen Leiters 34 wird das Resistmuster 19 als Maske mittels des Photolithographie-Prozesses gebildet.
Wie in Fig. 35 gezeigt, wird gemäß dem Resistmuster als Maske die Schicht des elektrischen Leiters 34 tockengeätzt, und die untere Schichtelektrode 34a wird geformt. Ein Gas für das Trockenätzen verwendet Sauerstoff, Argon, Helium, Kohlendioxid oder Chlor.
Wie in Fig. 36 gezeigt, werden nach dem Entfernen der Resistmusters 19 die Hochinduktionselektrizitätsschicht 20 und die obere Elektrode 21 mittels CVD-Techniken oder Sputter-Techniken gebildet. Die Hochinduktionselektrizitätsschicht 20 besteht aus STO (SrTiO3), BST ((Ba, Sr)TiO3), oder PZT (Pb(ZrxTi1-x)O3). Die obere Elektrode 21 besteht aus Platin, Ruthenium (Ru), Rutheniumdioxid (RuO2), Wolfram, Titan, oder Tantal. Dann wird die Isolierfilmschicht 22 (Siliziumdioxidfilmschicht) auf der oberen Elektrode 21 mittels CVD-Techniken ausgebildet. Das Kontaktloch (nicht gezeigt) wird in der Isolierfilmschicht 22 zum Freilegen der internen Verdrahtung gebildet, und die Verdrahtungsschicht 23 bestehend aus AlCu oder AlSiCu wird gebildet. Darum wird die Halbleitereinrichtung gebildet, wie sie in Fig. 37 gezeigt ist.
Gemäß der Halbleitereinrichtung und des zugehörigen Herstellungsverfahrens in der vierten Ausführungsform kann die Halbleitereinrichtung eine Speicherzelle aufweisen, die eine hohe Kapazität in allen Einzelheiten hat, ohne eine Verschlechterung der Einrichtungseigenschaften in Bezug auf die Diffusion des Metalls oder der Metallverbindung in das Siliziumsubstrat 1. Dies ist deshalb zu verwirklichen, weil der Kondensator mit dem Material der hohen Dielektrizitätskonstante, welcher das Metall oder die Metallverbindung für die Elektrode benötigt, und der dritte elektrische Leiter 50a, der aus der Verbindung für die Kontrolle der Diffusion des Metalls oder der Metallverbindung der unteren Elektrode 34a besteht, gebildet werden.
Daher kann die Halbleitereinrichtung eine hohe Kapazität und eine hohe Integration in der vierten Ausführungsform erhalten.
Der erste elektrische Leiter 12c und der zweite elektrische Leiter 12d wird überätzt beim Bilden der Bitleitung 13a in der vierten Ausführungsform.
Jedoch kann sie wie die dritte Ausführungsform gebildet werden. Wenn die Bitleitung 13a beim Ätzprozess gebildet wird, können der erste elektrische Leiter 12c und der zweite elektrische Leiter 12d so geformt werden, daß sie nicht überätzt werden, infolge des Bildens der Siliziumnitridschicht 40 oder der Siliziumoxynitridschicht 40 auf dem ersten elektrischen Leiter 12c und dem zweiten elektrischen Leiter 12d. Dies ist zurückzuführen auf die Tatsache, daß die Ätzgeschwindigkeit der Siliziumnitrid- oder Siliziumoxynitridschicht 40, welche auf dem ersten elektrischen Leiter 12c und dem zweiten elektrischen Leiter 12d gebildet ist, kleiner ist als diejenige der Bitleitung 13a. Die oben beschriebene Halbleitereinrichtung kann die gleiche Effektivität wie die vierte Ausführungsform erhalten.
Fünfte Ausführungsform
Eine fünfte Ausführungsform der vorliegenden Erfindung wird unter Bezugnahme auf die Fig. 38 wie folgt beschrieben.
Fig. 38 zeigt eine Schnittansicht einer Halbleitereinrichtung der fünften Ausführungsform der vorliegenden Erfindung. Der Kondensator ist auf der Siliziumdioxidschicht 14 und dem dritten elektrischen Leiter 50a in der vierten Ausführungsform ausgebildet, aber in der fünften Ausführungsform ist eine dritte Verdrahtungsschicht 34b, die aus Platin, Ruthenium (Ru), Rutheniumdioxid (RuO2), Wolfram, Titan, oder Tantal besteht, anstelle des Kondensators wie in Fig. 38 gezeigt, gebildet. Der Herstellungsprozess der Halbleitereinrichtung hoher Kapazität und hoher Integration, die die Logikschaltung enthält, kann mit voller Breite vermindert werden, weil die Logikschaltung, die eine hohe Kapazität in allen Einzelheiten enthält, mit dem gleichen Prozess wie derjenige gebildet werden kann, der die Speicherzelle bildet, die einen Kondensator mit dem Material der hohen Dielektrizitätskonstante in der vierten Ausführungsform aufweist.
In der Halbleitereinrichtung der fünften Ausführungsform wird der erste elektrische Leiter 12c und der zweite elektrische Leiter 12d überätzt, wenn die Bitleitung 13a gebildet wird. Wie in der dritten Ausführungsform beschrieben, können der erste elektrische Leiter 12c und der zweite elektrische Leiter 12d, wenn die Bitleitung 13a durch den Ätzprozess gebildet wird, so ausgebildet werden, daß sie nicht überätzt werden, durch Bilden der Siliziumnitridschicht 40 oder der Siliziumoxynitridschicht 40 auf dem ersten elektrischen Leiter 12c und dem zweiten elektrischen Leiter 12d, weil die Ätzgeschwindigkeit der Siliziumnitrid- oder Siliziumoxynitridschicht 40, die auf dem ersten elektrischen Leiter 12c und dem zweiten elektrischen Leiter 12d gebildet ist, kleiner ist als diejenige der Bitleitung 13a. Die oben beschriebene Halbleitereinrichtung kann mit derselben Effektivität erhalten werden, wie in der fünften Ausführungsform.
Sechste Ausführungsform
Eine sechste Ausführungsform der vorliegenden Erfindung wird unter Bezugnahme auf die Fig. 39-44 wie folgt beschrieben.
Fig. 39 zeigt eine Schnittansicht der Halbleitereinrichtung in der sechsten Ausführungsform. Die untere Elektrode 34a des Kondensators, die auf der Siliziumdioxidschicht 14 und im Kontaktloch 17b mit Ausnahme des Seitenwand- Abstandshalters 33 gebildet ist, ist mit einem Abschnitt einer oberen Oberfläche des ersten elektrischen Leiters 12c im Kontaktloch 11c in der ersten Ausführungsform verbunden und als Zusatz zur ersten Ausführungsform ist die untere Elektrode 34a mit einem Abschnitt einer Seitenoberfläche des ersten elektrischen Leiters 12c verbunden. Die anderen Strukturen sind dieselben wie diejenigen der ersten Ausführungsform.
Die Fig. 40-44 zeigen eine Schnittansicht eines Herstellungsverfahrens der Halbleitereinrichtung in Fig. 39.
Wie in Fig. 40 gezeigt, wird durch denselben Prozess wie bei der ersten Ausführungsform der Photoresist auf der Siliziumdioxidschicht 14 als Schicht aufgebracht, und das den Öffnungsteil 15 aufweisende Resistmuster 16 wird durch einen Photolithographie-Prozess gebildet. Die Ätzgeschwindigkeit des Siliziumdioxidfilms 14 ist größer als diejenige der Siliziumnitrid- oder Siliziumoxynitridschicht 32 als der unteren Schicht der zweiten Isolierfilmschicht. Unter Anwendung des Ätzprozesses wird die Siliziumdioxidschicht 14 trockengeätzt mittels RIE-Techniken, wobei das Kontaktloch 17a gebildet wird.
Wie in Fig. 41 gezeigt, wird die Siliziumnitridschicht 32 oder die Siliziumoxynitridschicht 32 trockengeätzt mittels RIE-Techniken unter Benutzung des CF4- Gases oder dergleichen, und das Kontaktloch 17b wird gebildet.
Wie in Fig. 42 gezeigt, wird nach dem Entfernen des Resistmusters 16 Siliziumdioxid auf der Siliziumdioxidschicht 14 und im Kontaktloch 17b mittels CVD-Techniken gebildet. Der erste elektrische Leiter 12c wird im Kontaktloch 17b freigelegt und der Seitenwand- Abstandshalter 33 wird im Kontaktloch 17b mittels Rückätz-Techniken gebildet.
Wie in Fig. 43 gezeigt, werden alle Oberflächen der Siliziumdioxidschicht 14 weiter geätzt, und ein Teil der Siliziumdioxidschicht 8 als der oberen Schicht der ersten Isolierfilmschicht, welche mit dem ersten elektrischen Leiter 12c Kontakt hat, wird überätzt zur Freilegung eines Abschnitts der Seitenoberfläche des ersten elektrischen Leiters 12c. Die Tiefe k ausgehend vom oberen Ende der Oberfläche des ersten elektrischen Leiters 12c beträgt 500 × 10-10-3000 × 10-10 m. Zu diesem Zeitpunkt werden die Siliziumdioxidschicht 14 als die obere Schicht der zweiten Isolierfilmschicht und der Seitenwand-Abstandshalter 33 leicht überätzt, aber die Bitleitung 13a wird niemals freigelegt.
Wie in Fig. 44 gezeigt, kann die Halbleitereinrichtung durch Erzeugung der Induktionselektrizitätsschicht 20, der unteren Elektrode 34a und der oberen Elektrode 21, der Isolierfilmschicht 22 und der Verdrahtungsschicht 23 durch denselben Prozess wie die erste Ausführungsform gebildet werden.
Wie oben beschrieben, ist gemäß der Halbleitereinrichtung und des zugehörigen Herstellungsverfahrens in der sechsten Ausführungsform die untere Elektrode 34a des Kondensators, die auf der Siliziumdioxidschicht 14 und im Kontaktloch 17b mit Ausnahme des Seitenwand-Abstandshalters 33 ausgebildet ist, mit einem Abschnitt der Seitenoberfläche des ersten elektrischen Leiters 12c zusätzlich zur elektrischen Verbindung mit einem Abschnitt der oberen Oberfläche des ersten elektrischen Leiters 12c elektrisch verbunden. Falls das Kontaktloch 17b eine kleine Spalte hat und bis zum Kontaktloch 11c gebildet ist, wird die Kontaktfläche der Seitenoberfläche des ersten elektrischen Leiters 12c und der unteren Elektrode 34a hinzugefügt, auch wenn die Kontaktfläche der oberen Oberfläche des ersten elektrischen Leiters 12c und der unteren Elektrode 34a verringert wird. Daher kann die Halbleitereinrichtung mit einer guten Charakteristik des elektrischen Widerstands zwischen der unteren Elektrode 34a und dem Siliziumsubstrat 1 erhalten werden.
Ferner kann die dritte Verdrahtungsschicht 34b anstelle des Kondensators gebildet werden wie in der zweiten Ausführungsform. Die dritte Verdrahtungsschicht besteht aus Polysilizium, das 1 × 1019-8 × 1020/cm3 Phosphor enthält. In diesem Fall kann die Halbleitereinrichtung dieselbe Effektivität wie die sechste Ausführungsform erhalten.
Ferner kann wie in der vierten und der fünften Ausführungsform der dritte elektrische Leiter 50a im Kontaktloch 17b mit Ausnahme des Seitenwand-Abstandshalters 33 gebildet werden, und die dritte Verdrahtungsschicht 34b oder die untere Elektrode 34a können auf dem dritten elektrischen Leiter 50a und der Siliziumdioxidschicht 14 gebildet werden. In diesem Fall kann die Halbleitereinrichtung mit derselben Effektivität erhalten werden wie die sechste Ausführungsform.
Wie oben beschrieben, wird gemäß der vorliegenden Erfindung, da die Bitleitung und die Gateelektrode ausgebildet werden, ohne freigelegt zu werden, wenn das Kontaktloch gebildet wird, eine hochintegrierte Halbleitereinrichtung erzeugt ohne jeglichen Kurzschluß zwischen der Elektrode des Kondensators und der Bitleitung oder der Gateelektrode und ohne jeglichen Kurzschluß zwischen der Bitleitung und der Gateelektrode.

Claims (16)

1. Eine Halbleitereinrichtung bestehend aus
einer ersten Verdrahtungsschicht (4), die auf einer Hauptoberfläche eines Halbleitersubstrats (1) gebildet ist,
einer ersten Isolierfilmschicht (8, 30), die auf der ersten Verdrahtungsschicht (4) gebildet ist und ein erstes und ein zweites Kontaktloch (11c) und (11d) aufweist, welche bis auf die Hauptoberfläche des Halbleitersubstrats (1) reichen,
einer zweiten Verdrahtungsschicht (13a), die auf der ersten Isolierfilmschicht (8, 30) ausgebildet ist,
einem ersten elektrischen Leiter (12c), der mit dem Halbleitersubstrat (1) elektrisch verbunden, in dem ersten Kontaktloch (11c) gebildet ist und von der ersten Verdrahtungs­ schicht (4) elektrisch getrennt ist,
einem zweiten elektrischen Leiter (12d), der die zweite Verdrahtungsschicht (13a) mit dem Halbleitersubstrat (1) elektrisch verbindet, sich in dem zweiten Kontaktloch (11d) befindet und von der ersten Verdrahtungsschicht (4) elektrisch getrennt ist,
einer zweiten Isolierfilmschicht (14, 32), die auf der ersten Isolierfilmschicht (8, 30) und auf der zweiten Verdrahtungsschicht (13a) gebildet ist und ein drittes Kontaktloch (17b) aufweist, welches bis zum ersten Kontaktloch (11c) reicht,
einer ersten Elektrode (34a) oder einer dritten Verdrahtungsschicht (34b), die auf der zweiten Isolierfilmschicht (14, 32) und im dritten Kontaktloch (17b) gebildet, elektrisch verbunden mit dem ersten elektrischen Leiter (12c) und von der zweiten Verdrahtungsschicht (13a) elektrisch getrennt ist,
wobei jede der ersten und zweiten Isolierfilmschichten (8, 30, 14, 32) aus einer oberen und einer unteren Schicht mit verschiedenen Ätzraten gebildet ist.
2. Die Halbleitereinrichtung nach Anspruch 1, in der die unteren Schichten (30, 32) Siliziumnitrid oder Siliziumoxynitrid und die oberen Schichten (8, 14) Siliziumdioxid aufweisen.
3. Die Halbleitereinrichtung nach Anspruch 1 oder 2, in der die zweite Verdrahtungsschicht (13a) eine obere Schicht und eine untere Schicht aufweist.
4. Die Halbleitereinrichtung nach einem der Ansprüche 1 bis 3, in der Höhen des ersten elektrischen Leiters (12c) und des zweiten elektrischen Leiters (12d) vom Halbleitersubstrat (1) im wesentlichen einer Höhe der ersten Isolierfilmschicht (8, 30) vom Halbleitersubstrat (1) gleich sind.
5. Die Halbleitereinrichtung nach einem der Ansprüche 1 bis 3, in der die erste Elektrode (34a) oder eine dritte Verdrahtungsschicht (34b) mit einer oberen Oberfläche und einer Seitenoberfläche des ersten elektrischen Leiters (12c) über das dritte Kontaktloch (17b) elektrisch verbunden ist.
6. Die Halbleitereinrichtung nach einem der Ansprüche 1 bis 4, in der die erste Elektrode (34a) oder die dritte Verdrahtungsschicht (34b) eine zweite Elektrode oder eine vierte Verdrahtungsschicht aufweisen, welche auf der zweiten Isolierfilmschicht (14, 32) und einem dritten elektrischen Leiter (50a) gebildet sind, der die zweite Elektrode oder die vierte Verdrahtungsschicht mit dem ersten elektrischen Leiter (12c), welcher von der zweiten Verdrahtungsschicht (13a) elektrisch getrennt ist, elektrisch verbindet, im dritten Kontaktloch (17b) ausgebildet ist.
7. Die Halbleitereinrichtung nach Anspruch 6, in der der dritte elektrische Leiter (50a) mit der oberen Oberfläche und der Seitenoberfläche des ersten elektrischen Leiters (12c) elektrisch verbunden ist.
8. Die Halbleitereinrichtung nach Anspruch 6 oder 7, in der die zweite Elektrode oder die vierte Verdrahtungsschicht ein Metall oder eine Metallverbindung aufweist und der dritte elektrische Leiter (50a) eine Diffusion des Metalls oder der Metallverbindung kontrolliert.
9. Ein Verfahren zur Herstellung einer Halbleitereinrichtung, bestehend aus folgenden Schritten:
Bilden einer ersten Verdrahtungsschicht (4) auf einem Halbleitersubstrat (1),
Bilden einer ersten Isolierfilmschicht (8, 30) auf dem Halbleitersubstrat (1) und der ersten Verdrahtungsschicht (4),
Bilden eines ersten Kontaktloches (11c) und eines zweiten Kontaktloches (11d) jeweils selbstausrichtend in Bezug auf die erste Verdrahtungsschicht (4), welche bis zum Halbleitersubstrat (1) reichen, in der ersten Isolierfilmschicht (8, 30),
Bilden eines ersten elektrischen Leiters (12c) im ersten Kontaktloch (11c) bzw. eines zweiten elektrischen Leiters (12d) im zweiten Kontaktloch (11d),
Bilden einer zweiten Verdrahtungsschicht (13a) auf dem zweiten elektrischen Leiter (12d),
Bilden einer zweiten Isolierfilmschicht (14, 32) auf dem ersten elektrischen Leiter (12c) und der zweiten Verdrahtungsschicht (13a),
Bilden eines dritten Kontaktloches (17b), das bis zum ersten elektrischen Leiter (12c) reicht, in der zweiten Isolierfilmschicht (14, 32) selbstausrichtend in Bezug auf die zweite Verdrahtungsschicht (13a), und
Bilden einer ersten Elektrode (34a) oder einer dritten Verdrahtungsschicht (34b) auf der zweiten Isolierfilmschicht (14, 32) und im dritten Kontaktloch (17b) und elektrisches Verbinden mit dem ersten elektrischen Leiter (12c),
wobei jede der ersten und zweiten Isolierfilmschicht (8, 30, 14, 32) aus einer oberen und einer unteren Schicht mit verschiedenen Ätzraten gebildet wird.
10. Das Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 9,
wobei die erste Isolierfilmschicht (8, 30) und die zweite Isolierfilmschicht (14, 32) jeweils eine obere Schicht (8, 14) enthalten und beide eine untere Schicht (30, 32) enthalten, und
die unteren Schichten (30, 32) Siliziumnitrid oder Siliziumoxynitrid und die oberen Schichten (8, 14) Siliziumdioxid aufweisen.
11. Das Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 9 oder 10, das nach dem Bilden des ersten und des zweiten elektrischen Leiters (12c, 12d) ferner die Schritte aufweist:
Bilden einer dritten Isolierfilmschicht (40) auf der ersten Isolierfilmschicht (8, 30), dem ersten elektrischen Leiter (12c) und dem zweiten elektrischen Leiter (12d), und
Entfernen der dritten Isolierfilmschicht (40) auf dem zweiten elektrischen Leiter (12d) und dem ersten elektrischen Leiter (12c) vor dem Bilden der zweiten Verdrahtungsschicht (13a) und der einen aus der ersten Elektrode (34a) und der dritten Verdrahtungsschicht (34b).
12. Das Verfahren zur Herstellung einer Halbleitereinrichtung nach einem der Ansprüche 9 bis 11, nach dem Bilden des dritten Kontaktloches (17b), ferner bestehend aus den Schritten:
Bilden eines dritten elektrischen Leiters (50a) im dritten Kontaktloch (17b) selbstausrichtend in Bezug auf die zweite Verdrahtungsschicht (13a),
Bilden einer vierten Verdrahtungsschicht oder einer zweiten Elektrode auf dem dritten elektrischen Leiter (50a).
13. Das Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 12, das nach dem Bilden des ersten und zweiten elektrischen Leiters (12c) und (12d) ferner die Schritte aufweist:
Bilden einer dritten Isolierfilmschicht (40) auf der ersten Isolierfilmschicht (8, 30), dem ersten elektrischen Leiter (12c) und dem zweiten elektrischen Leiter (12d),
Entfernen der dritten Isolierfilmschicht (40) auf dem zweiten und dem ersten elektrischen Leiter (12d, 12c) vor dem Bilden der zweiten Verdrahtungsschicht (13a) bzw. des dritten elektrischen Leiters (50a).
14. Das Verfahren zur Herstellung einer Halbleitereinrichtung nach einem der Ansprüche 11 bis 13, wobei die dritte Isolierfilmschicht (40) aus Siliziumnitrid oder Siliziumoxynitrid besteht, welche eine Ätzgeschwindigkeit haben, die kleiner ist als diejenige der zweiten Verdrahtungsschicht (13a).
15. Das Verfahren zur Herstellung einer Halbleitereinrichtung nach einem der Ansprüche 9 bis 14, das nach dem Bilden des dritten Kontaktloches (17b) ferner den Schritt des Ätzens der zweiten Isolierfilmschicht (14, 32) zur Freilegung eines Abschnitts einer Seitenoberfläche des ersten elektrischen Leiters (12c) aufweist.
16. Das Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 15, wobei die erste Elektrode (34a) oder die dritte Verdrahtungsschicht (34b) mit dem Abschnitt der Seitenoberfläche des ersten elektrischen Leiters (12c) elektrisch verbunden wird.
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