KR100240543B1 - 반도체장치 및 그 제조방법 - Google Patents

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다니구찌 이찌로오, 기타오카 다카시
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Abstract

반도체장치 및 그 제조방법에 관한 것으로서, 비트선이 워드선과 전기적으로 단락하는 일이 없고 또한 콘덴서의 하부전극 또는 배선층이 비트선 및 워드선과 전기적으로 단락하는 일이 없도록 하기 위해서, 제1 절연막층(8), (30)이 갖는 제1 구멍(11c) 및 제2 구멍(11d)내에 각각 콘덴서의 하부전극(34a)와 반도체기판(1)을 전기적으로 접속하는 제1 전도체(12c) 및 비트선(13a)와 반도체기판(1)을 전기적으로 접속하는 제2 전도체(12d)를 워드선(4)에 대해 자기정합적으로 형성함과 동시에, 제2 절연막층(14), (32)가 갖는 제3 구멍(17b)내에 콘덴서의 하부전극(34a)를 비트선(13a)에 대해서 자기정합적으로 형성하였다.
이렇게 하는 것에 의해서, 비트선이 워드선과 전기적으로 단락하는 일이 없고 또한 콘덴서의 하부전극 또는 배선층이 비트선 및 워드선과 전기적으로 단락하는 일이 없으며, 또한 전극 또는 제3 배선층과 반도체기판 사이의 양호한 전기저항특성이 얻어진다는 효과가 있다.

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE WITH SHORT CIRCUIT PREVENTION AND METHOD OF MANUFACTURING THEREOF}
본 발명은 반도체장치 및 그 제조방법에 관한 것으로서, 특히 반도체기판과 그 상부에 형성된 배선층 또는 전극을 전기적으로 접속하기 위해 형성된 접촉 구멍에 관한 것이다.
DRAM(Dynamic Randam Access Memory) 등의 고집적화가 진행되어 반도체장치에 조립되는 소자의 고집적화에 따라서 배선층이 점차 미세화되고 있다.
도 45는 종래의 DRAM을 도시한 단면도이다. 도면에 있어서 (1)은 실리콘기판, (2)는 이 실리콘기판(1)의 표면부분에 형성된 분리산화막, (3)은 상기 실리콘기판(1)의 주표면상에 형성된 게이트산화막, (4)는 이 게이트산화막상에 형성된 워드선으로서 이 DRAM의 게이트전극이기도 하다. 그리고, (5)는 이 게이트전극(4)상에 형성된 절연막, (6)은 상기 실리콘기판(1)의 표면부분에 형성된 소오스 및 드레인인 불순물 확산영역, (7)은 상기 게이트산화막(3), 게이트전극(4) 및 절연막(5)의 측면에 형성된 측벽스페이서로서, 상기 게이트산화막(3), 게이트전극(4), 절연막(5), 불순물 확산영역(6) 및 측벽스페이서(7)에 의해 MOS트랜지스터가 형성되어 있다.
그리고, (8)은 상기 트랜지스터상에 형성된 절연막층으로서, 이 위에 형성된 배선층인 비트선(13a)는 접촉 구멍(11)내의 전도체(12a)에 의해서 불순물 확산영역(6)과 전기적으로 접속되어 있다. 그리고, (14)는 상기 절연막층(8)상에 형성된 또 하나의 절연막층으로서, 그 위에는 하부전극(18a), 유전막(20), 상부전극(21)로 이루어지는 콘덴서가 형성되어 있고, 이 콘덴서의 하부전극(18a)는 접촉 구멍(17)에 의해서 불순물 확산영역(6)과 전기적으로 접속되어 있다. 이 콘덴서상에는 또 절연막층(22)가 형성되어 있고, 그 위에는 배선층(23)이 형성되어 있으며, 이 단면이외의 곳에서 내부배선과 전기적으로 접속되어 있다.
다음에, 도 46 내지 도 58을 사용해서 상기 종래의 DRAM의 제조방법에 대해서 설명한다.
도 46 내지 도 58은 도 45에 도시되는 DRAM의 제조방법의 제1 공정부터 제13공정까지를 도시한 단면도이다.
도 46을 참조해서 실리콘기판(1)에 분리산화막(2), 게이트산화막(3), 게이트전극(4), 절연막(5), 확산층(6) 및 측벽 스페이서(7)을 형성한다. 그리고, 도 47에 도시한 바와 같이, 이들 위에 절연막층(8)을 퇴적시키고 나서 도 48에 도시한 바와 같이 그 위에 레지스트를 도포하고 사진제판공정을 거쳐 개구부(9)를 갖는 레지스트패턴(10)을 형성한다. 그리고, 이 레지스트패턴(10)을 마스크로 해서 절연막층(8)을 에칭하고 접촉 구멍(11)을 개구한다.
다음에, 상기 레지스트패턴(10)을 제거한 후 도 49를 참조해서 절연막층(8)상과 접촉 구멍(11)내에 도전막(12)를 퇴적시키고 나서, 도 50에 도시한 바와 같이 이 도전막(12)를 전면에칭하고 전도체(12a)를 형성한다. 그리고, 도 51에 도시한 바와 같이, 다른 도전막(13)을 퇴적시키고나서, 그 위에 레지스트를 도포하고 사진제판공정을 거치는 것에 의해서 레지스트패턴(14)를 형성한다. 그 후, 이 레지스트패턴(14)를 마스크로 해서 도전막(13)을 에칭하고, 도 52에 도시한 바와 같이 비트선(13a)를 형성한다.
그리고, 도 53을 참조해서 절연막층(8)상과 비트선(13a)상에 또 하나의 절연막층(14)를 퇴적시키고나서, 그 위에 레지스트를 도포하고 사진제판공정을 거쳐 개구부(15)를 갖는 레지스트패턴(16)을 형성한다. 다음에, 이 레지스트패턴(16)을 마스크로 해서 절연막(14)와 절연막층(8)을 에칭하고, 도 54에 도시한 바와 같이 접촉 구멍(17)을 형성한다.
그 후, 상기 레지스트패턴(16)을 제거하고 나서, 도 55를 참조해서 절연막층(14)상과 접촉 구멍(17)내에 도전막(18)을 퇴적시킨다. 그리고, 레지스트를 도포하고 사진제판공정을 거쳐서 레지스트패턴(19)를 형성한다. 다음에, 도 56에 도시한 바와 같이 이 레지스트패턴(19)를 마스크로 해서 도전막(18)을 에칭하고 콘덴서의 하부전극(18a)를 형성한다. 그리고, 상기 레지스트패턴(19)를 제거한 후, 도 57을 참조해서 콘덴서의 유전막(20)을 형성하고 나서 그 위에 콘덴서의 상부전극으로 되는 도전막(21)을 형성한다. 그리고, 도 58에 도시한 바와 같이 절연막층(22)를 퇴적시키고 나서, 마지막으로 그 위에 배선층(23)을 형성한다.
종래의 반도체장치는 상기와 같이 구성되어 트랜지스터의 온, 오프에 따라서 콘덴서의 전하가 축적되거나 콘덴서에 축적된 전하가 비트선(13a)에 리드되거나 한다.
상기와 같은 종래의 반도체장치에서는 콘덴서의 하부전극(18a)는 비트선(13a)와 게이트전극(4)를 피해서 불순물 확산영역(6)과 전기적으로 접속하지 않으면 안되지만, 메모리셀의 미세화에 따라서 비트선(13a)나 게이트전극(4)를 피하는 것이 곤란하게 되어 도 45에 도시한 바와 같이 접촉 구멍(17)의 형성시에 비트선(13a)나 게이트전극(4)를 노출시켜 버리고 콘덴서의 하부전극(18a)와 비트선(13a)나 게이트전극(4)가 전기적으로 단락한다는 문제가 있었다. 또, 도 59에 도시한 바와 같이 비트선(13a)와 불순물 확산영역(6)을 전기적으로 접속하는 전도체(12a)에 대해서도 마찬가지로 해서 게이트전극(4)와 전기적으로 단락한다는 문제가 있었다.
본 발명은 이러한 문제점을 해결하기 위해 이루어진 것으로서, 본 발명의 하나의 목적은 콘덴서의 하부전극이 비트선이나 게이트전극과 전기적으로 단락하지 않음과 동시에 비트선이 게이트전극과 전기적으로 단락하는 일이 없는 고집적도의 반도체 집적장치를 제공하는 것이고, 본 발명의 다른 목적은 그와 같은 반도체장치의 제조방법을 제공하는 것이다.
도 1은 본 발명의 실시예 1에 있어서의 반도체장치를 도시한 단면도
도 2는 본 발명의 실시예 1에 있어서의 반도체장치의 제조공정의 제1 공정을 도시한 단면도
도 3은 본 발명의 실시예 1에 있어서의 반도체장치의 제조공정의 제2 공정을 도시한 단면도
도 4는 본 발명의 실시예 1에 있어서의 반도체장치의 제조공정의 제3 공정을 도시한 단면도
도 5는 본 발명의 실시예 1에 있어서의 반도체장치의 제조공정의 제4 공정을 도시한 단면도
도 6은 본 발명의 실시예 1에 있어서의 반도체장치의 제조공정의 제5 공정을 도시한 단면도
도 7은 본 발명의 실시예 1에 있어서의 반도체장치의 제조공정의 제6 공정을 도시한 단면도
도 8은 본 발명의 실시예 1에 있어서의 반도체장치의 제조공정의 제7 공정을 도시한 단면도
도 9는 본 발명의 실시예 1에 있어서의 반도체장치의 제조공정의 제8 공정을 도시한 단면도
도 10은 본 발명의 실시예 1에 있어서의 반도체장치의 제조공정의 제9 공정을 도시한 단면도
도 11은 본 발명의 실시예 1에 있어서의 반도체장치의 제조공정의 제10 공정을 도시한 단면도
도 12는 본 발명의 실시예 1에 있어서의 반도체장치의 제조공정의 제11 공정을 도시한 단면도
도 13은 본 발명의 실시예 1에 있어서의 반도체장치의 제조공정의 제12 공정을 도시한 단면도
도 14는 본 발명의 실시예 1에 있어서의 반도체장치의 제조공정의 제13 공정을 도시한 단면도
도 15는 본 발명의 실시예 1에 있어서의 반도체장치의 제조공정의 제14 공정을 도시한 단면도
도 16은 본 발명의 실시예 1에 있어서의 반도체장치의 제조공정의 제15 공정을 도시한 단면도
도 17은 본 발명의 실시예 1에 있어서의 반도체장치의 제조공정의 제16 공정을 도시한 단면도
도 18은 본 발명의 실시예 1에 있어서의 반도체장치의 제조공정의 제17 공정을 도시한 단면도
도 19는 본 발명의 실시예 2에 있어서의 반도체장치를 도시한 단면도
도 20은 본 발명의 실시예 3에 있어서의 반도체장치를 도시한 단면도
도 21은 본 발명의 실시예 3에 있어서의 반도체장치의 제조공정의 제1 공정을 도시한 단면도
도 22는 본 발명의 실시예 3에 있어서의 반도체장치의 제조공정의 제2 공정을 도시한 단면도
도 23은 본 발명의 실시예 3에 있어서의 반도체장치의 제조공정의 제3 공정을 도시한 단면도
도 24는 본 발명의 실시예 3에 있어서의 반도체장치의 제조공정의 제4 공정을 도시한 단면도
도 25는 본 발명의 실시예 3에 있어서의 반도체장치의 제조공정의 제5 공정을 도시한 단면도
도 26은 본 발명의 실시예 3에 있어서의 반도체장치의 제조공정의 제6 공정을 도시한 단면도
도 27은 본 발명의 실시예 3에 있어서의 반도체장치의 제조공정의 제7 공정을 도시한 단면도
도 28은 본 발명의 실시예 3에 있어서의 반도체장치의 제조공정의 제8 공정을 도시한 단면도
도 29는 본 발명의 실시예 3에 있어서의 반도체장치의 제조공정의 제9 공정을 도시한 단면도
도 30은 본 발명의 실시예 4에 있어서의 반도체장치를 도시한 단면도
도 31은 본 발명의 실시예 4에 있어서의 반도체장치의 제조공정의 제1 공정을 도시한 단면도
도 32는 본 발명의 실시예 4에 있어서의 반도체장치의 제조공정의 제2 공정을 도시한 단면도
도 33은 본 발명의 실시예 4에 있어서의 반도체장치의 제조공정의 제3 공정을 도시한 단면도
도 34는 본 발명의 실시예 4에 있어서의 반도체장치의 제조공정의 제4 공정을 도시한 단면도
도 35는 본 발명의 실시예 4에 있어서의 반도체장치의 제조공정의 제5 공정을 도시한 단면도
도 36은 본 발명의 실시예 4에 있어서의 반도체장치의 제조공정의 제6 공정을 도시한 단면도
도 37은 본 발명의 실시예 4에 있어서의 반도체장치의 제조공정의 제7 공정을 도시한 단면도
도 38은 본 발명의 실시예 5에 있어서의 반도체장치를 도시한 단면도
도 39는 본 발명의 실시예 6에 있어서의 반도체장치를 도시한 단면도
도 40은 본 발명의 실시예 6에 있어서의 반도체장치의 제조공정의 제1 공정을 도시한 단면도
도 41은 본 발명의 실시예 6에 있어서의 반도체장치의 제조공정의 제2 공정을 도시한 단면도
도 42는 본 발명의 실시예 6에 있어서의 반도체장치의 제조공정의 제3 공정을 도시한 단면도
도 43은 본 발명의 실시예 6에 있어서의 반도체장치의 제조공정의 제4 공정을 도시한 단면도
도 44는 본 발명의 실시예 6에 있어서의 반도체장치의 제조공정의 제5 공정을 도시한 단면도
도 45는 종래의 반도체장치를 도시한 단면도
도 46은 종래의 반도체장치의 제조공정의 제1 공정을 도시한 단면도
도 47은 종래의 반도체장치의 제조공정의 제2 공정을 도시한 단면도
도 48은 종래의 반도체장치의 제조공정의 제3 공정을 도시한 단면도
도 49는 종래의 반도체장치의 제조공정의 제4 공정을 도시한 단면도
도 50은 종래의 반도체장치의 제조공정의 제5 공정을 도시한 단면도
도 51은 종래의 반도체장치의 제조공정의 제6 공정을 도시한 단면도
도 52는 종래의 반도체장치의 제조공정의 제7 공정을 도시한 단면도
도 53은 종래의 반도체장치의 제조공정의 제8 공정을 도시한 단면도
도 54는 종래의 반도체장치의 제조공정의 제9 공정을 도시한 단면도
도 55는 종래의 반도체장치의 제조공정의 제10 공정을 도시한 단면도
도 56은 종래의 반도체장치의 제조공정의 제11 공정을 도시한 단면도
도 57은 종래의 반도체장치의 제조공정의 제12 공정을 도시한 단면도
도 58은 종래의 반도체장치의 제조공정의 제13 공정을 도시한 단면도
도 59는 종래의 반도체장치의 다른 예를 도시한 단면도
도면의 주요 부분에 대한 부호의 설명
1 : 반도체기판 4 : 제1 배선층
8 : 제1 절연막층 11c : 제1 구멍
11d : 제2 구멍 12c : 제1 전도체
12d : 제2 전도체 13a : 제2 배선층
14 : 제2 절연막층 17b : 제3 구멍
30 : 제1 절연막층 32 : 제2 절연막층
34a : 전극 34b : 제3 배선층
40 : 제3 절연막층 43 : 제4 구멍
44 : 제5 구멍 50a : 제3 전도체
(발명의 실시예)
이하, 도 1 내지 도 44를 사용해서 본 발명의 실시예에 대해서 설명한다.
실시예 1
먼저, 도 1 내지 도 18을 사용해서 본 발명의 실시예1에 대해서 설명한다.
도 1은 본 발명의 실시예1에 있어서의 반도체장치를 도시한 단면도이다. 도 1을 참조하면, (1)은 반도체기판인 실리콘기판, (2)는 이 실리콘기판(1)의 표면부분에 형성된 분리산화막, (3)은 상기 실리콘기판(1)의 주표면상에 형성된 게이트산화막, (4)는 이 게이트산화막상에 형성된 제1 배선층인 워드선으로서 이 DRAM의 게이트전극이기도 하다. 그리고, (5)는 이 게이트전극(4)상에 형성된 절연막, (6)은 상기 반도체기판(1)의 표면부분에 형성된 소오스 및 드레인인 불순물확산영역, (7)은 상기 게이트산화막(3), 게이트전극(4) 및 절연막(5)의 측면에 형성된 이산화 실리콘의 측벽 스페이서로서, 상기 게이트산화막(3), 게이트전극(4), 절연막(5), 불순물 확산영역(6) 및 측벽 스페이서(7)에 의해 MOS트랜지스터가 형성되어 있다. 상기 분리산화막(2)상에도 워드선(4)와 절연막(5)의 측벽에 측벽 스페이서(7)이 형성되어 있다.
그리고, (30)은 상기 트랜지스터상에 형성된 제1 절연막층의 하층인 산화실리콘(Si3N4)막 또는 실리콘 옥시나이트라이드(SiON)막, (8)은 제1 절연막층의 상층인 이산화 실리콘막으로서, 제1 절연막층의 하층(30)의 에칭속도가 상기 제1 절연막층의 상층(8)의 에칭속도에 비해 느리다. (11c) 및 (11d)는 각각 이 제1 절연막층에 개구시킨 제1 구멍 및 제2 구멍인 접촉 구멍으로서, 상기 제1 구멍내에는 제1 전도체(12c)가, 상기 제2 구멍내에는 제2 전도체(12d)가 각각 워드선(4)에 대해 자기정합적으로 형성되어 있다. 이 제2 전도체(12d)상에는 절연막층(31a)를 구비한 제2 배선층인 비트선(13a)가 형성되어 있고, 이 비트선(13a)는 상기 제2 전도체(12d)에 의해서 실리콘기판(1)에 형성된 불순물 확산영역(6)과 전기적으로 접속되어 있다.
또, (32)는 제1 절연막층의 상층(8)과 절연막층(31a)상에 형성된 제2 절연막층의 하층인 질화실리콘막 또는 실리콘 옥시나이트라이드막으로서, 그 위에는 제2 절연막층의 상층인 이산화실리콘막(14)가 형성되어 있고, 이 제2 절연막층의 하층(32)의 에칭속도가 상기 제2 절연막층의 상층(14)의 에칭속도에 비해 느리다. (17b)는 이 제2 절연막층에 형성된 제1 전도체에 도달하는 제3 구멍인 접촉 구멍으로서, 그의 내측벽에는 이산화 실리콘으로 이루어지는 측벽 스페이서(33)이 형성되어 있다.
그리고, 상기 제2 절연막층의 상층(14)의 상부와 상기 제3 구멍(17b)내로서 측벽 스페이서(33)을 제외한 부분에는 콘덴서의 하부전극(34a)가 상기 비트선(13a)에 대해 자기정합적으로 형성되어 있고, 이 하부전극(34a)는 상기 제1 전도체(12c)에 의해서 반도체기판(1)에 형성된 불순물 확산영역(6)과 전기적으로 접속되어 있다. 그리고, 이 콘덴서의 하부전극(34a)상에는 콘덴서의 유전막(20)이, 또 그의 상부에는 상부전극(21)이 형성되어 있으며, 하부전극(34a), 유전막(20) 및 상부전극(21)에 의해 콘덴서를 구성하고 있다. 이 콘덴서의 상부에는 절연막(22)가 형성되어 있고, 또 그 위에는 배선층(23)이 형성되어 있으며 이 단면이외의 곳에서 내부배선과 전기적으로 접속되어 있다.
다음에, 도 2 내지 도 18을 사용해서 상기 반도체장치의 제조방법에 대해서 설명한다.
도 2 내지 도 18은 도 1에 도시되는 반도체장치의 제조공정의 제1 공정부터 제17공정까지를 도시한 단면도이다.
도 2를 참조해서 실리콘 실리콘기판(1)상에 LOCOS(Local Oxidation of Silicon)법을 사용해서 분리산화막(2)를 형성한다. 다음에, 실리콘기판(1)의 표면상에 이산화실리콘막, 불순물을 함유시킨 폴리실리콘막 및 이산화 실리콘막을 순차 형성하고나서 사진제판공정을 거치는 것에 의해서 게이트산화막(3), 게이트전극인 워드선(4) 및 절연막(5)를 각각 형성한다. 그리고, 절연막(5)와 분리산화막(2)를 마스크로 해서 실리콘기판(1)에 이온주입을 실행하여 소오스 및 드레인으로 되는 불순물 확산층(6)을 형성한다.
다음에, 이산화 실리콘을 CVD(Chemical Vapor Deposition)법에 의해 전면에 퇴적시킨 후, 이방성 에칭에 의해 전면에 에치백해서 게이트산화막(3), 게이트전극인 워드선(4) 및 절연막(5)의 양측면에 이산화실리콘의 측벽 스페이서(7)을 형성한다. 이것에 의해, MOS트랜지스터가 형성됨과 동시에, 분리산화막(2)상에도 워드선(4)와 절연막(5)의 측벽에 이산화실리콘의 측벽 스페이서(7)이 형성된다.
그리고, 도 3에 도시한 바와 같이, 전면에 CVD법에 의해 질화실리콘 또는 실리콘 옥시나이트라이드로 이루어지는 50 내지 1000Å의 막두께의 제1 절연막층의 하층(30)을 퇴적시키고나서, 역시 CVD법에 의해 제1 절연막층의 상층인 이산화 실리콘막(8)을 250 내지 5000Å 퇴적시킨다.
다음에, 도 4를 참조해서 제1 절연막층의 상층(8)상에 레지스트를 도포하고 나서, 사진제판공정을 거치는 것에 의해서 개구부(9a)와 (9b)를 갖는 레지스트패턴(10)을 형성한다. 그리고, 제1 절연막층의 하층인 질화실리콘막 또는 실리콘 옥시나이트라이드막(30)보다 에칭속도가 빠른 이산화실리콘의 에칭프로세스를 사용해서 RIE(반응성 이온에칭)법에 의해 제1 절연막층의 상층(8)을 드라이에칭해서 제1 절연막층의 상층(8)에 접촉 구멍(11a) 및 (11b)를 개구한다.
그런데, 질화실리콘 또는 실리콘 옥시나이트라이드보다 에칭속도가 빠른 이산화실리콘의 에칭프로세스로서는 c-C4F8, C3F8, C3F6, C5F12, C4F8, C5F10, CHF3등의 플로로카본계 가스 및 이들의 혼합가스, 아르곤Ar, 일산화탄소CO 또는 산소O2등과 플로로카본계 가스와의 혼합가스 및 아르곤Ar, 일산화탄소CO 또는 산소O2등과 이들의 플로로카본계 가스의 혼합가스와의 혼합가스를 사용한 드라이에칭 프로세스가 있다.
그리고, 도 5에 도시한 바와 같이 제1 절연막층의 하층인 질화실리콘막 또는 실리콘 옥시나이트라이드막(30)을 사불화탄소(CF4)가스 등을 사용한 RIE법에 의해 드라이에칭해서 제1 구멍인 접촉 구멍(11c) 및 제2 구멍인 접촉 구멍(11d)를 형성한다.
다음에, 도 6을 참조해서 레지스트패턴(10)을 제거하고나서, CVD법에 의해 인농도가 1×1019내지 8×1020/cm3인 폴리실리콘(12)를 전면에 퇴적시키고, 도 7에 도시한 바와 같이 이산화실리콘막(8)상의 폴리실리콘을 전면에 에치백하는 것에 의해서 제거하고, 접촉 구멍(11c)내에 제1 전도체(12c)를 또한 접촉 구멍(11d)내에 제2 전도체(12d)를 각각 형성한다.
그리고, 도 8에 도시한 바와 같이 이산화실리콘(8)과 제1 및 제2 전도체(12c), (12d)상에 CVD법 또는 스퍼터법에 의해 텅스텐(W)와 실리콘(Si)의 화합물 또는 티타늄(Ti)와 실리콘(Si)의 화합물로 이루어지는 도전막층(13) 및 CVD법에 의한 이산화실리콘(SiO2)로 이루어지는 막두께 300 내지 3000Å의 절연막층(31)을 순차 형성한다.
다음에, 도 9를 참조해서 이산화 실리콘막층(31)상에 레지스트를 도포하고나서, 사진제판공정을 거치는 것에 의해 레지스트패턴(14)를 형성한다. 그리고, 이 레지스트패턴을 마스크로 해서 이산화실리콘막층(31)과 도전막층(13)을 순차 에칭하여 도 10에 도시한 바와 같이 절연막층(31a)를 갖는 제2 배선층인 비트선(13a)를 형성한다. 이 때, 제1 전도체(12c)의 표면 및 제2 전도체(12d)의 일부 표면은 도면에 도시한 바와 같이 다소 오버에칭된다. 그 후, 이 레지스트패턴(14)를 제거한다.
그리고, 도 11에 도시한 바와 같이 전면에 CVD법에 의해 질화실리콘 또는 실리콘 옥시나이트라이드로 이루어지는 50 내지 1000Å의 막두께의 제2 절연막층의 하층(32)를 퇴적시키고 나서, 역시 CVD법에 의해 제1 절연막층의 상층인 이산화 실리콘막(14)를 250 내지 5000Å 퇴적시킨다.
다음에, 도 12를 참조해서 제2 절연막층의 상층(14)상에 레지스트를 도포하고나서, 사진제판공정을 거치는 것에 의해 개구부(15)를 갖는 레지스트패턴(16)을 형성한다. 그리고, 제2 절연막층의 하층인 질화실리콘막 또는 실리콘 옥시나이트라이드막(32)보다 에칭속도가 빠른 이산화실리콘의 에칭프로세스를 사용해서 RIE법에 의해 이산화실리콘막(14)를 드라이에칭해서 접촉 구멍(17a)를 개구한다. 그리고, 도 13에 도시한 바와 같이 제2 절연막층의 하층인 질화실리콘막 또는 실리콘 옥시나이트라이드막(32)를 사불화탄소(CF4)가스 등을 사용한 RIE법에 의해 드라이에칭해서 제3 구멍인 접촉 구멍(17b)를 형성한다.
다음에, 도 14를 참조해서 레지스트패턴(16)을 제거하고나서, 이산화실리콘막(14)상과 접촉 구멍(17b)내에 CVD법에 의해 이산화실리콘을 전면에 퇴적시킨 후 에치백해서 이 접촉 구멍(17b)내에 제1 전도체(12c)를 노출시킴과 동시에, 이 접촉 구멍(17b)의 내측벽에 측벽 스페이서(33)을 형성한다.
그리고, 도 15에 도시한 바와 같이 전면에 인농도가 1×1019내지 8×1020/cm3인 폴리실리콘(34)를 CVD법에 의해 퇴적시킨 후, 도 16에 도시한 바와 같이 레지스트를 도포하고나서 사진제판공정을 거치는 것에 의해 레지스트패턴(19)를 형성한다. 그리고, 이 레지스트패턴(19)를 마스크로 해서 폴리실리콘층(34)를 에칭하는 것에 의해서, 이산화실리콘층(14)상과 접촉 구멍(17b)내로서 측벽 스페이서(33)을 제외한 부분에 콘덴서의 하부전극(34a)를 형성한다.
다음에, 도 17을 참조해서 레지스트패턴(19)를 제거하고나서, CVD법에 의해 질화실리콘으로 이루어지는 콘덴서의 유전막(20)과 폴리실리콘으로 이루어지는 상부전극(21)을 퇴적시킨다. 그리고, 콘덴서의 상부전극(21)상에 CVD법에 의해 이산화실리콘막(22)를 퇴적시키고, 이 실리콘막에 내부배선을 노출시키는 접촉 구멍(도시하지 않음)을 형성하고나서, 알루미늄 동(AlCu) 또는 알루미늄 실리콘 동(AlSiCu)로 이루어지는 배선층(23)을 형성해서 도 18에 도시되는 반도체장치가 형성된다.
이상 설명한 바와 같이, 이 실시예1에 있어서의 반도체장치 및 그 제조방법에 의하면, 제1 절연막층에 제2 구멍인 접촉 구멍(11d)를 개구할 때 그의 하층의 절연막층(30)의 에칭속도가 그의 상층의 절연막층(8)의 에칭속도에 비해 느린 절연막층을 제1 절연막층으로 했으므로, 비트선(13a)와 반도체기판(1)을 전기적으로 접속하는 제2 전도체(12d)를 워드선(4)에 대해 자기정합적으로 형성할 수가 있다.
또, 제1 절연막층에 제1 구멍인 접촉 구멍(11c)를 개구할 때 그의 하층의 절연막층(30)의 에칭속도가 그의 상층의 절연막층(8)의 에칭속도에 비해 느린 절연막층을 제1 절연막층으로 했으므로, 콘덴서의 하부전극(34a)와 반도체기판(1)을 전기적으로 접속하는 제1 전도체(12c)를 워드선(4)에 대해 자기정합적으로 형성할 수 있음과 동시에, 제2 절연막층에 제3 구멍(17b)를 개구할 때 그의 하층의 절연막층(32)의 에칭속도가 그의 상층의 절연막층(14)의 에칭속도에 비해 느린 절연막층을 제2 절연막층으로 하고 또 제3 구멍(17b)의 내측벽에 측벽 스페이서(33)을 형성했으므로, 콘덴서의 하부전극(34a)를 비트선(13a)에 대해 자기정합적으로 형성할 수가 있다.
따라서, 미세한 메모리셀을 필요로 하는 고집적도의 DRAM에 있어서도 비트선이 게이트전극과 전기적으로 단락하는 일이 없고 또한 콘덴서의 하부전극이 비트선이나 게이트전극과 전기적으로 단락하는 일이 없는 고집적도의 반도체 집적장치를 실현할 수가 있다.
실시예 2
다음에, 도 19를 사용해서 본 발명의 실시예2에 대해서 설명한다.
도 19는 본 발명의 실시예2에 있어서의 반도체장치를 도시한 단면도이다.
상기 실시예1에서는 제2 절연막층의 상층(14)상과 제2 절연막층이 갖는 제3 구멍(17b)내로서 측벽 스페이서(33)을 제외한 부분에 콘덴서를 형성하고 있었지만, 이 실시예2에서는 도 19에 도시한 바와 같이 콘덴서 대신에 인을 1×1019내지 8×1020/cm3함유시킨 폴리실리콘으로 이루어지는 제3 배선층(34b)를 형성하고 있다. 이와 같이 하는 것에 의해서, 고집적도의 로직디바이스에 있어서도 제3 배선층(34a)가 비트선(13a)나 워드선(4)와 전기적으로 단락하는 일이 없는 미세한 회로를 형성할 수가 있다.
실시예 3
다음에, 도 20 내지 도 29를 사용해서 본 발명의 실시예3에 대해서 설명한다.
도 20은 본 발명의 실시예3에 있어서의 반도체장치를 도시한 단면도이다.
도 20을 참조해서 상기 실시예1에서는 제1 절연막층상에 제2 배선층인 비트선(13a) 또는 제2 절연막층을 형성하고 있었지만, 이 실시예3에서는 제1 절연막층과 제2 배선층인 비트선(13) 또는 제2 절연막층 사이에 제2 전도체(12d)에 도달하는 제4 구멍(43)과 제1 전도체(12c)에 도달하는 제5 구멍(44)를 갖는 비트선(13a)보다 에칭속도가 느린 제3 절연막층(40)을 형성하고 있다. 그리고, 제1 전도체(12c)의 표면 및 제2 전도체(12d)의 일부표면은 상기 실시예1과 같이 오버에칭되고 있지 않다. 그 이외의 구조에 관해서는 도 1에 도시되는 실시예1과 마찬가지이다.
다음에, 도 21 내지 도 29를 참조해서 상기 반도체장치의 제조방법에 대해서 설명한다.
도 21 내지 도 29는 도 20에 도시되는 반도체장치의 제조방법의 제1 공정부터 제9공정까지를 도시한 단면도이다.
먼저, 도 21을 참조해서 상기 실시예1의 경우와 마찬가지의 공정을 거쳐서 제1 절연막층에 형성된 제1 구멍인 접촉 구멍(11c)와 제2 구멍인 접촉 구멍(11d)내에 각각 제1 전도체(12c)와 제2 전도체(12d)를 형성한다. 그리고, 도 22에 도시한 바와 같이, CVD법에 의해 질화실리콘 또는 실리콘 옥시나이트라이드를 50 내지 1000Å 퇴적시키고 제3 절연막층(40)을 형성한다. 다음에, 도 23을 참조해서 이 질화실리콘막 또는 실리콘 옥시나이트라이드막(40)상에 레지스트를 도포하고나서, 사진제판공정을 거치는 것에 의해 개구부(41)을 갖는 레지스트패턴(42)를 형성한다. 그리고, 이 레지스트패턴(42)를 마스크로 해서 제3 절연막층(40)을 에칭하고, 제4 구멍인 접촉 구멍(43)을 개구해서 제2 전도체(12d)의 상부표면을 노출시킨다.
다음에, 도 24에 도시한 바와 같이 제3 절연막층(40)과 제2 전도체(12d)상에 CVD법 또는 스퍼터법에 의해 텅스텐(W)과 실리콘(Si)의 화합물 또는 티타늄(Ti)와 실리콘(Si)의 화합물로 이루어지는 도전막층(13) 및 CVD법에 의한 이산화실리콘(SiO2)으로 이루어지는 막두께 300 내지 3000Å의 절연막층(31)을 순차 형성한다. 그리고, 이산화 실리콘막층(31)상에 레지스트를 도포하고나서, 사진제판공정을 거치는 것에 의해 레지스트패턴(14)를 형성한다.
다음에, 도 25를 참조해서 이 레지스트패턴(14)를 마스크로 해서 이산화 실리콘막층(31)과 도전막층(13)을 순차 에칭해서 절연막층(31a)를 갖는 제2 배선층인 비트선(13a)를 형성한다. 이 때, 제1 전도체(12c)와 제2 전도체(12d)상에도 제3 절연막층(40)을 형성하고 있으므로, 제1 전도체(12c) 및 제2 전도체(12d)의 표면은 상기 실시예1과 같이 오버에칭되지 않는다. 그 후, 이 레지스트패턴(14)를 제거한다.
그리고, 도 26에 도시한 바와 같이 전면에 CVD법에 의해 질화실리콘 또는 실리콘 옥시나이트라이드로 이루어지는 50 내지 1000Å의 막두께의 제2 절연막층의 하층(32)를 퇴적시키고 나서, 역시 CVD법에 의해 제1 절연막층의 상층인 이산화 실리콘막(14)를 250 내지 5000Å 퇴적시킨다.
다음에, 도 27을 참조해서 제2 절연막층의 상층(14)상에 레지스트를 도포하고나서, 사진제판공정을 거치는 것에 의해 개구부(15)를 갖는 레지스트패턴(16)을 형성한다. 그리고, 제2 절연막층의 하층인 질화실리콘막 또는 실리콘 옥시나이트라이드막(32)보다 에칭속도가 빠른 이산화실리콘의 에칭프로세스를 사용해서 RIE법에 의해 제2 절연막층의 상층(14)를 드라이에칭해서 접촉 구멍(17a)를 개구한다. 그리고, 도 28에 도시한 바와 같이 제2 절연막층의 하층(32) 및 제3 절연막층(40)인 질화실리콘막 또는 실리콘 옥시나이트라이드막을 사불화탄소(CF4)가스 등을 사용한 RIE법에 의해 드라이에칭해서 제2 절연막층에 제3 구멍인 접촉 구멍(17b)를, 제3 절연막층(40)에는 제5 구멍인 접촉 구멍(44)를 순차 형성한다.
그 후, 실시예1의 경우와 마찬가지 공정을 거쳐서 측벽 스페이서(33), 콘덴서의 하부전극(34a), 유전막(20), 상부전극(21), 이산화실리콘막(22) 및 배선층(23)을 형성하고 도 29에 도시되는 반도체장치가 형성된다.
이상 설명한 바와 같이, 이 실시예3에 있어서의 반도체장치 및 그 제조방법에 의하면, 도전막층(13)을 에칭해서 비트선(13a)를 형성할 때 제1 전도체(12c)와 제2 전도체(12d)상에 비트선(13a)보다 에칭속도가 느린 제3 절연막층(40)을 형성하고 있으므로, 제1 전도체(12c) 및 제2 전도체(12d)의 표면은 실시예1의 경우와 같이 오버에칭되지 않는다. 따라서, 실시예1에 비해 제1 절연막층에 형성된 제1 구멍(11c)내에 있어서의 전도체의 횡단면적이 넓은 부분이 증가하므로, 콘덴서의 하부전극(34a)와 실리콘기판(1) 사이의 전기저항이 감소해서 콘덴서의 하부전극(34a)와 실리콘기판(1) 사이의 양호한 전기저항특성을 얻을 수가 있다.
또, 상기 실시예에서는 콘덴서를 형성하는 경우에 대해서 설명하였지만, 상기 실시예2에서 설명한 바와 같이 이 콘덴서 대신에 인을 1×1019내지 8×1020/cm3함유시킨 폴리실리콘으로 이루어지는 제3 배선층을 형성해도 좋고, 상기 실시예와 마찬가지의 효과를 얻을 수 있다.
실시예 4
다음에, 도 30 내지 37을 사용해서 본 발명의 실시예4에 대해서 설명한다.
도 30은 본 발명의 실시예4에 있어서의 반도체장치를 도시한 단면도이다.
상기 실시예1에서는 제2 절연막층의 상층(14)상과 제2 절연막층이 갖는 제3 구멍(17b)내로서 측벽 스페이서(33)을 제외한 부분에 폴리실리콘으로 이루어지는 콘덴서의 하부전극(34a)를 형성하고, 또 그 위에 질화실리콘으로 이루어지는 유전막(20)과 폴리실리콘으로 이루어지는 상부전극(21)을 형성하고 있었지만, 이 실시예4에서는 도 30에 도시한 바와 같이 제2 절연막층의 상층(14)상에는 전극에 금속 또는 금속화합물을 필요로 하는 고유전율 재료를 사용한 콘덴서를 형성하고, 제2 절연막층이 갖는 제3 구멍(17b)내로서 측벽 스페이서(33)을 제외한 부분에는 콘덴서의 하부전극(34a)와는 다른 재료로 이루어지는 제3 전도체(50a)를 형성하고 있다. 그 이외의 구조에 관해서는 도 1에 도시된 실시예1과 마찬가지이다.
다음에, 도 31 내지 도 37을 참조해서 상기 반도체장치의 제조방법에 대해서 설명한다.
도 31 내지 도 37은 도 30에 도시되는 반도체장치의 제조공정의 제1 공정부터 제7 공정까지를 도시한 단면도이다.
먼저, 도 31을 참조해서 상기 실시예1의 경우와 마찬가지 공정을 거쳐서 제2 절연막층이 갖는 제3 구멍(17b)내에 측벽 스페이서(33)을 형성한다. 그리고, 도 32에 도시한 바와 같이 나중에 형성하는 콘덴서의 하부전극으로 되는 금속 또는 금속화합물에 대해 확산억제효과가 있는 티타늄과 니켈 또는 산소의 화합물, 탄탈과 니켈 또는 산소의 화합물 혹은 텅스텐과 니켈 또는 산소의 화합물로 이루어지는 도전막(50)을 CVD법에 의해 전면에 퇴적시킨다. 다음에, 도 33을 참조해서 제2 절연막층의 상층(14)상의 도전막(50)을 전면에 에치백하는 것에 의해서 제거하고, 제2 절연막층이 갖는 제3 구멍(17b)내로서 측벽 스페이서(33)을 제외한 부분에 나중에 형성하는 콘덴서의 하부전극으로 되는 금속 또는 금속화합물에 대해 확산억제효과가 있는 제3 전도체(50a)를 형성한다.
그리고, 도 34에 도시한 바와 같이 CVD법 또는 스퍼터법에 의해 제2 절연막층의 상층(14)와 제3 전도체(50a)상에 플라티나, 루테늄(Ru), 이산화 루테늄(RuO2), 텅스텐, 티타늄 또는 탄탈로 이루어지는 도전막(34)를 두께 200 내지 10000Å 형성한다. 다음에, 레지스트를 도포한 후 사진제판공정을 거치는 것에 의해서 레지스트패턴(19)를 형성하고 나서, 도 35에 도시한 바와 같이 이 레지스트패턴(19)를 마스크로 하여 도전막(34)를 산소, 아르곤, 헬륨, 이산화 탄소 또는 염소를 이용해서 드라이에칭하고 콘덴서의 하부전극(34a)를 형성한다.
다음에, 도 36을 참조해서 레지스트패턴(19)를 제거하고나서, CVD법 또는 스퍼터법에 의해 STO, BST 또는 PZT로 이루어지는 고유전막(20), 플라티나, 루테늄(Ru), 이산화 루테늄(RuO2), 텅스텐, 티타늄 또는 탄탈로 이루어지는 상부전극(21)을 형성한다. 그리고, 콘덴서의 상부전극(21)상에 CVD법에 의해 이산화 실리콘막(22)를 퇴적시키고, 이 실리콘막에 내부배선을 노출시키는 접촉 구멍(도시하지 않음)을 형성하고 나서, 알루미늄 동(AlCu) 또는 알루미늄 실리콘 동(AlSiCu)로 이루어지는 배선층(23)을 형성해서 도 37에 도시된 반도체장치가 형성된다.
이상 설명한 바와 같이, 이 실시예4에 있어서의 반도체장치 및 그 제조방법에 의하면, 전극에 금속 또는 금속화합물을 필요로 하는 고유전율 재료를 사용한 콘덴서를 형성함과 동시에, 제2 절연막층이 갖는 제3 구멍(17b)내로서 측벽스페이서(33)을 제외한 부분에 상기 콘덴서의 하부전극(34a)를 구성하는 금속 또는 금속화합물의 확산을 억제하는 재료로 이루어지는 제3 전도체(50a)를 형성했으므로, 실리콘기판내로의 금속 또는 금속화합물의 확산에 의한 디바이스특성의 열화를 일으키지 않고 높은 콘덴서용량을 갖는 미세한 메모리셀을 형성할 수 있어 고축적 용량이고 또한 고집적도인 반도체 집적장치를 실현할 수가 있다.
또, 상기 실시예에서는 에칭에 의해 비트선(13a)를 형성할 때 제1 전도체(12c) 및 제2 전도체(12d)가 오버에칭되는 경우에 대해서 설명하였지만, 상기 실시예3에서 설명한 바와 같이 제1 및 제2 전도체(12c), (12d)상에 비트선(13a)보다 에칭속도가 느린 제3 절연막층(40)을 형성하는 것에 의해서, 에칭에 의해 비트선(13a)를 형성할 때 제1 및 제2 전도체(12c), (12d)가 오버에칭되지 않도록 해도 좋고 상기 실시예와 마찬가지 효과를 얻을 수 있다.
실시예 5
다음에, 도 38을 사용해서 본 발명의 실시예5에 대해서 설명한다.
도 38은 본 발명의 실시예5에 있어서의 반도체장치를 도시한 단면도이다.
상기 실시예4에서는 제2 절연막층의 상층(14)와 제3 전도체(50a)상에 콘덴서를 형성하였지만, 이 실시예5에서는 도 38에 도시한 바와 같이 콘덴서 대신에 플라티나, 루테늄(Ru), 이산화 몰리브덴(RuO2), 텅스텐, 티타늄 또는 탄탈로 이루어지는 제3 배선층(34b)를 형성하고 있다. 이렇게 하는 것에 의해서, 실시예4에서 설명한 고유전율 콘덴서를 구비한 기억소자의 형성시에 미세하고 또한 고집적도인 논리회로를 동일한 공정에서 형성할 수 있어 논리회로도 구비한 고축적 용량이고 또한 고집적도인 반도체장치의 제조공정수를 대폭으로 저감할 수가 있다.
또, 상기 실시예에서는 에칭에 의해 비트선(13a)를 형성할 때 제1 전도체(12c) 및 제2 전도체(12d)가 오버에칭되는 경우를 설명하였지만, 상기 실시예3에서 설명한 바와 같이 제1 및 제2 전도체(12c), (12d)상에 비트선(13a)보다 에칭속도가 느린 제3 절연막층(40)을 형성하는 것에 의해서, 에칭에 의해 비트선(13a)를 형성할 때 제1 및 제2 전도체(12c), (12d)가 오버에칭되지 않도록 해도 좋고 상기 실시예와 마찬가지 효과를 얻을 수 있다.
실시예 6
다음에, 도 39 내지 도 44를 사용해서 본 발명의 실시예6에 대해서 설명한다.
도 39는 본 발명의 실시예6에 있어서의 반도체장치를 도시한 단면도이다.
도 39를 참조해서 상기 실시예1에서는 제2 절연막층(14)상과 제2 절연막층이 갖는 제3 구멍(17b)내로서 측벽스페이서(33)을 제외한 부분에 형성한 콘덴서의 하부전극(34a)는 제1 절연막층이 갖는 제1 구멍(11c)에 형성한 제1 전도체(12c)와 그의 상면의 일부에서만 접속되어 있지만, 이 실시예6에서는 콘덴서의 하부전극(34a)는 제1 전도체(12c)와 그의 상면의 일부에 부가해서 측면의 일부와도 접속되어 있다. 그 이외의 구조에 관해서는 도 1에 도시된 실시예1과 마찬가지이다.
다음에, 도 40 내지 도 44를 참조해서 상기 반도체장치의 제조방법에 대해서 설명한다.
도 40 내지 도 44는 도 39에 도시된 반도체장치의 제조공정의 제1 공정부터 제5 공정까지를 도시한 단면도이다.
먼저, 도 40을 참조해서 상기 실시예1의 경우와 마찬가지 공정을 거쳐서 제2 절연막층의 상층(14)상에 레지스트를 도포하고나서 사진제판공정을 거치는 것에 의해서 개구부(15)를 갖는 레지스트패턴(16)을 형성하고, 제2 절연막층의 하층인 질화실리콘막 또는 실리콘 옥시나이트라이드막(32)보다 에칭속도가 빠른 이산화 실리콘의 에칭프로세스를 이용해서 RIE법에 의해 이산화실리콘막(14)를 드라이에칭해서 접촉 구멍(17a)를 개구한다. 그리고, 도 41에 도시한 바와 같이 제2 절연막층의 하층인 질화실리콘막 또는 실리콘 옥시나이트라이드막(32)를 사불화탄소(CF4) 가스 등을 사용한 RIE법에 의해 드라이에칭해서 제3 구멍인 접촉 구멍(17b)를 형성한다.
다음에, 도 42를 참조해서 레지스트패턴(16)을 제거하고나서 이산화실리콘막(14)상과 접촉 구멍(17b)내에 CVD법에 의해 이산화 실리콘을 전면에 퇴적한 후 에칭해서 접촉 구멍(17b)내에 제1 전도체(12c)를 노출시킴과 동시에, 이 접촉 구멍(17b)의 내측벽에 측벽 스페이서(33)을 형성한다.
그리고, 도 43에 도시한 바와 같이 이산화 실리콘의 전면에칭을 더욱 진행시켜 제1 전도체(12c)와 접하는 제1 절연막층의 상층(8)의 일부를 오버에칭하는 것에 의해서, 제1 전도체(12c)의 측면의 일부를 노출시킨다. 이 오버에칭에 의해 형성되는 제1 절연막층의 상층(8)의 홈의 제1 전도체(12c)의 최상면으로부터의 깊이k는 500 내지 3000Å이다. 이 때, 제2 절연막층의 상층(14)와 측벽 스페이서(33)도 약간 오버에칭되지만, 비트선(13a)가 노출되지는 않는다.
그 후, 실시예1의 경우와 마찬가지 공정을 거쳐서 콘덴서의 하부전극(34a), 유전막(20), 상부전극(21), 이산화실리콘막(22) 및 배선층(23)을 형성해서 도 44에 도시된 반도체장치가 형성된다.
이상 설명한 바와 같이, 본 실시예6에 있어서의 반도체장치 및 그 제조방법에 의하면 제2 절연막층(14)상과 제2 절연막층이 갖는 제3 구멍(17b)내로서 측벽스페이서(33)을 제외한 부분에 형성한 콘덴서의 하부전극(34a)는 제1 절연막층이 갖는 제1 구멍(11c)에 형성한 제1 전도체(12c)와 그의 상면의 일부에 부가해서 측면의 일부와도 전기적으로 접속되므로, 제1 절연막층이 갖는 제1 구멍(11c)에 대해서 제2 절연막층이 갖는 구멍(17b)가 어긋나서 개구되고 콘덴서의 하부전극(34a)가 제1 전도체(12c)의 상면과 접촉하는 면적이 감소하더라도 제1 전도체의 측면과의 접촉면적이 부가되므로, 콘덴서의 하부전극(34a)와 실리콘기판(1)사이의 양호한 전기저항특성이 얻어진다.
또, 상기 실시예에서는 콘덴서를 형성하는 경우에 대해서 설명하였지만, 상기 실시예2에서 설명한 바와 같이 이 콘덴서 대신에 인을 1×1019내지 8×1020/cm3함유시킨 폴리실리콘으로 이루어지는 제3 배선층을 형성해도 좋고 상기 실시예와 마찬가지 효과를 얻을 수 있다.
또, 상기 실시예에서는 제2 절연막층상과 제2 절연막층이 갖는 제3 구멍(17b)내로서 측벽 스페이서(33)을 제외한 부분에 콘덴서의 하부전극(34a)를 형성하는 경우에 대해서 설명하였지만, 상기 실시예4에서 설명한 바와 같이 제2 절연막층이 갖는 제3 구멍(17b)내로서 측벽스페이서(33)을 제외한 부분에 제3 전도체를 형성하고, 또 그 위와 제2 절연막상에 콘덴서의 하부전극 또는 제3 배선층을 형성해도 좋고 상기 실시예와 마찬가지 효과를 얻을 수 있다.
본 발명은 이상 설명한 바와 같이 구성되어 있으므로, 이하에 설명하는 바와 같은 효과를 얻을 수 있다.
제2 배선층이 제1 배선층과 전기적으로 단락하는 일이 없고 또한 전극 또는 제3 배선층이 제1 및 제2 배선층과 전기적으로 단락하는 일이 없는 고집적도의 반도체장치를 실현할 수가 있다.
또, 전극 또는 제3 배선층과 반도체기판 사이의 양호한 전기저항특성이 얻어진다.
또, 제2 배선층이 제1 배선층과 전기적으로 단락하는 일이 없고 또한 전극 또는 제3 배선층이 제1 및 제2 배선층과 전기적으로 단락하는 일이 없는 고집적도의 반도체장치를 실현할 수가 있다.
또, 반도체기판으로의 금속 또는 금속화합물의 확산에 의한 디바이스특성의 열화를 일으키지 않아 고축적 용량이고 또한 고집적도인 반도체장치를 실현할 수가 있다.
또, 전극 또는 제3 배선층과 반도체기판 사이의 양호한 전기저항특성이 얻어진다.
또, 제1 절연막층이 갖는 제1 구멍내에 있어서의 전도체의 횡단면적이 넓은 부분이 증가해서 전극 또는 제3 배선층과 반도체기판 사이의 양호한 전기저항특성을 얻을 수가 있다.

Claims (3)

  1. 반도체장치에 있어서,
    반도체기판의 주표면상에 형성된 제1 배선층과,
    상기 제1 배선층의 상부에 형성되고 상기 반도체기판의 상기 주표면에 도달하는 제1 및 제2 접촉 구멍(contact hole)을 갖는 제1 절연막층과,
    상기 제1 절연막층의 상부에 형성되는 제2 배선층과,
    상기 제1 접촉 구멍내에 상기 제1 배선층에 대해 자기정합적(self-aligned)으로 형성되고 상기 반도체기판과는 전기적으로 접속되며 상기 제1 배선층과는 전기적으로 절연되는 제1 전도체와,
    상기 제2 접촉 구멍내에 상기 제1 배선층에 대해 자기정합적으로 형성되고 상기 제2 배선층과 상기 반도체기판을 전기적으로 접속하며 상기 제1 배선층과는 전기적으로 절연되는 제2 전도체와,
    상기 제1 절연막층 및 상기 제2 배선층의 상부에 형성되고 상기 제 1 접촉 구멍에 도달하는 제 3 접촉 구멍을 갖는 제2 절연막층 및
    상기 제2 절연막층의 상부와 상기 제3 접촉 구멍내에 상기 제2 배선층에 대해 자기정합적으로 형성되고 상기 제1 전도체에는 전기적으로 접속되고 상기 제2 배선층과는 전기적으로 절연되는 제 1 전극 및 제3 배선층 중 하나
    를 포함하는 반도체장치.
  2. 제 1 항에 있어서,
    상기 제1 전극과 상기 제3 배선층 중 하나는 상기 제2 배선층에 대해 자기정합적으로 형성되고, 상기 제 3 접촉 구멍내에 형성되며, 상기 제2 전극이나 상기 제4 배선층을 상기 제2 배선층으로부터 전기적으로 절연된 상기 제1 전도체에 전기적으로 접속하는, 상기 제 3 전도체 및 상기 제2 절연막층의 상부에 형성되어 있는 제4 배선층과 제2 전극 중 하나를 포함하는 반도체장치.
  3. 반도체장치 제조 방법에 있어서,
    반도체기판상에 제1 배선층을 형성하는 단계와,
    상기 반도체기판상과 상기 제1 배선층상에 제1 절연막층을 형성하는 단계와,
    상기 제1 절연막층에 상기 반도체기판에 도달하는 제1 및 제2 접촉 구멍을 형성하는 단계와,
    제1 전도체는 상기 제1 접촉 구멍내에 제2 전도체는 상기 제 2 접촉 구멍내에 제각기 상기 제 1 배선층에 대하여 자기정합적으로 형성하는 단계와,
    상기 제 2 전도체상에 제 2 배선층을 형성하는 단계와,
    상기 제 1 전도체와 상기 제 2 배선층상에 제 2 절연막층을 형성하는 단계와,
    상기 제 2 절연막층에 상기 제 1 전도체에 도달하는 제 3 접촉 구멍을 형성하는 단계와,
    상기 제 2 절연막층상과 상기 제 3 접촉 구멍내에 제 1 전극과 제 3 배선층 중 하나를 상기 제 2 배선층에 대하여 자기정합적으로 형성하여 상기 제 1 전도체에 전기적으로 접속하는 단계
    를 포함하는 반도체장치 제조 방법.
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