KR930005234B1 - 핀-스택구조의 셀 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래의 구조단면도.
제2도는 본 발명의 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 기판 2 : 필드산화막
3 : 측벽산화막 4 : SiN막
5,5a,5b : SiO2막 6,6a,6b : 폴리실리콘
7,7a : 감광제
본 발명은 핀-스택(Fin-Stack)구조의 셀 제조방법에 관한 것으로, 특히 고집적화시 줄어드는 셀의 면적으로 인해 감소되는 커패시턴스를 늘릴 수 있도록 한것이다.
종래의 핀 스택구조의 셀 제조방법은 핀의 갯수를 늘려 셀 플레이트(Cell Plate)와 스토리지 노드(Storage Node)와의 접촉면적을 늘리므로써 작은 면적에서도 큰 커패시턴스를 얻을 수 있도록 하였다.
종래의 핀 스택구조의 셀 제조공정을 첨부된 제1도를 참조하여 상술하면 다음과 같다.
먼저 P형기판(10)위에 트랜지스터 영역을 형성한 후 유전체막(11)막 SiN(12)막을 HF와 BOE같은 SiO2계의 에치마스크(Etch Mask)로 형성한다.
이어 커패시터 유전체막으로서의 SiO2(또는 ONO(Oxide-Nitride-Oxide), NO(Nitride Oxide))(13)와 제1스토리지노드로서의 폴리실리콘(14) 및 커패시터 유전체로서의 SiO2(13a)를 차례로 형성한 후 커패시터 영역에 포토리토그래피(Photo lithography)공정을 이용하여 n+소오스/드레인 영역과의 접촉창을 연다. 다시 폴리실리콘(14a)을 증착하여 더블핀(Double fin)으로서의 제2스토리지노드를 만든 후 HF에 딥(Dip)하여 핀 사이의 SiO2를 제거하므로써 얇은 커패시터 유전체막(13)(13a)을 형성한다.
그리고 이위에 셀 플레이트(Cell Plate)로서의 형성을 위해 폴리실리콘(14b)을 증착한 후 포토그래피 공정을 거친다. 그러나 상기 종래기술은 다음과 같은 단점이 있었다.
초고집적인 UISI(Ultra Iarge Scale Integrated)급 DRAM(Dynamic RAM)메모리 소자의 제조에 사용할 경우 셀 면적은 매우 줄어들므로 핀의 갯수를 증가시켜 커패시턴스를 증가시켜야 하나, 이때는 토포러지(Topology)가 심해지므로 이를 평탄화 시키기 위한 작업이 힘들게 된다는 단점이 있었다.
본 발명은 상기 단점을 제거키 위한 것으로 토포러지를 줄일 수 있음과 동시에 커패시턴스를 크게할 수 있는 셀 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 수단으로서 본 발명은 트랜치 형성공정을 이용한다. 이를 첨부된 제2a도 내지 제2e도를 참조하여 상술하면 다음과 같다.
먼저 제2a도와 같이 P형기판(1)위에 트랜지스터 영역과 필드산화막(2)을 형성한 후 제2b도와 같이 측벽산화막(3)과 SiN막(4)을 HF나 BOE같은 SiO2계의 에치 마스크로 형성한다. 이어 제2c도와 같이 커패시터 유전체막으로서의 SiO2막(또는 ONO(Oxide-Nitride-Oxide), NO(Nitride-Oxide)(5)와, 스토리지노드로서의 폴리실리콘(6) 및 커패시터 유전체막으로서의 SiO2(또는 ONO, NO)막(5A)을 차례로 형성한 다음 이 커패시터 영역에 포토리토그래피 공정을 이용하여 N- 소오스/드레인 영역과의 접촉창(Contact Window)을 뚫음과 동시에 트렌치를 형성시킨다.
이어 제2d도와 같이 다시 폴리실리콘(6a)을 증착하여 더블핀 구조의 스토리지노드를 만든 후 인(P-)(또는 PoCl3)이온을 도핑시키고 감광제(7)를 커패시터 마스크로 하여 에치시킨 다음 어닐링(Annealing)시켜 트랜치밑에 N-영역을 형성한다.
그리고 제2e도와 같이 HF (또는 HOE)용액에 딥하여 핀 사이의 산화막을 제거하므로써 얇은 커패시터 유전체막으로 형성한 다음 다시 커패시터 유전체막으로서 SiO2막(5b)을 형성하고 셀 플레이트용 폴리실리콘(6b)을 증착한 다음 감광제(7a)를 셀 플레이트 마스크로 하여 에치시키면(F)와 같이 더블핀 스택구조의 셀이 제조된다.
이상과 같이 본 발명에 의하면 트렌치를 이용하여 핀-스택 커패시터 구조를 형성하므로써 토포러지를 줄임과 동시에 충분한 커패시턴스를 얻을 수 있는 효과가 있다.
따라서 ULSI급 DRAM소자등의 제조에 적합하다.
Claims (3)
- 기판위에 트랜지스터 영역 및 필드산화막 형성이후 진행되는 공정에 있어서, 게이트측벽 산화막과 SiO2계 에치마스크로서 SiN막을 형성하는 단계와, 커패시터 형성을 위해 유전체산화막/폴리실리콘/유전체 산화막을 차례로 증착하고 포토에치 공정을 이용하여 소오스/드레인과의 접촉창 및 트렌치를 형성한 다음 다시 폴리실리콘 증착 및 이온을 주입 공정을 실시하는 단계, 포토/에치공정을 거쳐 커패시터를 형성하고 SiO2계 에치용액에 딥하여 얇은 커패시터 유전체막으로 형성한 다음 다시 유전체 산화막과 폴리실리콘을 증착하고 포토/에치공정을 거쳐 셀 플레이트를 형성하는 단계가 차례로 포함됨을 특징으로 하는 핀-스택구조의 셀 제조방법.
- 제1항에 있어서, 커패시터 유전체산화막은 ONO 또는 NO로함을 특징으로 하는 핀-스택 구조의 셀 제조방법.
- 제1항에 있어서, 핀 사이의 산화막을 제거하여 커패시터의 얇은 유전체산화막을 형성하기 위한 SiO2계 에치용액은 HF 또는 BOE로 함을 특징으로 하는 핀-스택 구조의 셀 제조방법.
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7742324B2 (en) | 2008-02-19 | 2010-06-22 | Micron Technology, Inc. | Systems and devices including local data lines and methods of using, making, and operating the same |
| US7808042B2 (en) | 2008-03-20 | 2010-10-05 | Micron Technology, Inc. | Systems and devices including multi-gate transistors and methods of using, making, and operating the same |
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1990
- 1990-09-13 KR KR1019900014483A patent/KR930005234B1/ko not_active IP Right Cessation
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| KR920007143A (ko) | 1992-04-28 |
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