WO2022142266A1 - 半导体结构的制造方法及半导体结构 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 86
- 238000000034 method Methods 0.000 title claims abstract description 63
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 42
- 238000005530 etching Methods 0.000 claims abstract description 54
- 239000000758 substrate Substances 0.000 claims abstract description 52
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 21
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 69
- 229910052799 carbon Inorganic materials 0.000 claims description 69
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 47
- 229920005591 polysilicon Polymers 0.000 claims description 46
- 230000004888 barrier function Effects 0.000 claims description 19
- 239000000463 material Substances 0.000 claims description 12
- -1 silicon ions Chemical class 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 2
- 238000010030 laminating Methods 0.000 claims 1
- 238000005452 bending Methods 0.000 abstract description 11
- 238000010586 diagram Methods 0.000 description 16
- 239000007789 gas Substances 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 239000004020 conductor Substances 0.000 description 5
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 230000000717 retained effect Effects 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 210000004027 cell Anatomy 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 210000000352 storage cell Anatomy 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 239000003575 carbonaceous material Substances 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
Definitions
- FIG. 3 is a third stage diagram of a method of manufacturing a semiconductor structure in the related art
- FIG. 10 is a schematic structural diagram of the etching part of the initial first mask layer in the manufacturing method of the semiconductor structure provided by the embodiment of the present application;
- an embodiment of the present application provides a method for manufacturing a semiconductor structure, including the following steps:
- Step S100 Provide a substrate.
- a chemical vapor deposition process can be used to deposit an initial first carbon layer with a certain thickness on the second polysilicon layer 53, and then silicon ions are implanted into the initial first carbon layer by using an ion implantation technology to increase the silicon ions in the initial first carbon layer. The concentration of ions is increased, thereby forming the first carbon layer 51 .
- the step of modifying the first carbon layer 51 with a trapezoidal structure and the second polysilicon layer 53 having a trapezoidal structure can be performed in the following manner:
- a portion of the first polysilicon layer 13 is etched to form a first bit line structure 91 , wherein the first bit line Structure 91 is electrically connected to active region 14 .
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Abstract
一种半导体结构的制造方法及半导体结构，涉及半导体技术领域，该半导体结构的制造方法包括：提供基底（10）（S100），并于基底（10）上依次层叠形成初始导电层（20）、初始第一介质层（30）、初始第一掩膜层（40）、初始第二介质层（50）、初始第二掩膜层（60）和具有图案的光刻胶层（70）（S200）；以光刻胶层（70）作为掩模版刻蚀部分初始第二掩膜层（60）、部分初始第二介质层（50）和部分初始第一掩膜层（40），以形成具有梯形结构的第二介质层（54），且梯形结构为上小下大的结构（S300），这样可以增加第二介质层（54）的结构强度，防止在蚀刻过程中第二介质层（54）因厚度过高发生倾斜或者弯曲，进而在以第二介质层（54）作为掩模版形成位线结构（90）的过程中，可以避免位线结构（90）发生倾斜或者弯曲，提高了半导体结构的良率。
Description
本申请要求于2021年01月04日提交中国专利局、申请号为202110004912.6、申请名称为“半导体结构的制造方法及半导体结构”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
本申请涉及存储器技术领域，尤其涉及一种半导体结构的制造方法及半导体结构。
动态随机存储器(dynamic random access memory，简称DRAM)是一种高速地、随机地写入和读取数据的半导体存储器，被广泛地应用到数据存储设备或装置中。
动态随机存储器由多个重复的存储单元组成。每个存储单元通常包括电容结构和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容结构相连；字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容结构中的数据信息，或者通过位线将数据信息写入到电容结构中进行存储。
随着动态随机存储器向小型化、集成化的方向发展，使得相邻的储存单元之间的距离也随之减小，但是在动态随机存储器的位线结构的制造过程中，由于刻蚀工艺和形成位线结构的材料性能的制约，位线结构容易发生断裂或者弯曲，影响半导体结构的良率。
发明内容
本申请实施例的第一方面提供一种半导体结构的制造方法，其包括如下步骤：
提供基底。
于所述基底上依次层叠设置初始导电层、初始第一介质层、初始第一掩膜层、初始第二介质层、初始第二掩膜层和具有图案的光刻胶层。
以所述光刻胶层作为掩模版刻蚀部分所述初始第二掩膜层和部分所述初始第二介质层，以形成具有梯形结构的第二介质层，所述梯形结构的宽度从背离所述基底的一端向靠近所述基底的一端逐渐增加。
以所述第二介质层作为掩模版，蚀刻部分所述初始第一掩膜层、部分所述初始第一介质层、部分所述初始导电层和部分所述基底，以形成位线结构。
本申请实施例第二方面提供一种半导体结构，包括如上任意一种方法形成的半导体结构。
本申请实施例所提供的半导体结构的制造方法及半导体结构中，通过使作为掩膜层的第二介质层形成上小下大的梯形结构，可以增加第二介质层的结构强度，防止在蚀刻过程中第二介质层因为厚度过高发生倾斜或者弯曲，进而在以第二介质层作为掩模版形成位线结构的过程中，可以避免位线结构发生倾斜或者弯曲，提高了半导体结构的良率。
除了上面所描述的本申请实施例解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果外，本申请实施例提供的存储器的制备方法及存储器所能解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将在具体实施方式中作出进一步详细的说明。
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术中半导体结构的制造方法的阶段图一；
图2为相关技术中半导体结构的制造方法的阶段图二；
图3为相关技术中半导体结构的制造方法的阶段图三；
图4为本申请实施例提供的半导体结构的制造方法的流程图；
图5为本申请实施例提供的半导体结构的制造方法中形成初始导电层、初始第一介质层、初始第一掩膜层、初始第二介质层、初始第二掩膜层和具有图案的光刻胶层的结构示意图；
图6为本申请实施例提供的半导体结构的制造方法中刻蚀初始第二掩膜层后的结构示意图；
图7为本申请实施例提供的半导体结构的制造方法中刻蚀初始第二介质层后的结构示意图一；
图8为本申请实施例提供的半导体结构的制造方法中刻蚀初始第二介质层后的结构示意图二；
图9为本申请实施例提供的半导体结构的制造方法中对第一碳层和第二多晶硅层修正后的结构示意图；
图10为本申请实施例提供的半导体结构的制造方法中蚀刻部分初始第一掩膜层的结构示意图；
图11为本申请实施例提供的半导体结构的制造方法中蚀刻部分初始第一介质层后的结构示意图；
图12为本申请实施例提供的半导体结构的制造方法中去除第一碳层后的结构示意图；
图13为本申请实施例提供的半导体结构的制造方法中对第一掩膜层和第一介质层修正后的结构示意图；
图14为本申请实施例提供的半导体结构的制造方法中对初始导电层刻蚀后的结构示意图；
图15为本申请实施例提供的半导体结构的制造方法中对初始位线阻挡层刻蚀后的结构示意图；
图16为本申请实施例提供的半导体结构的制造方法中对基底刻蚀后的结构示意图。
附图标记：
10：基底；11：衬底；12：绝缘层；13：第一多晶硅层；14：有源区；20：初始导电层；21：导电层；30：初始第一介质层；31：第一介质层；40：初始第一掩膜层；41：第一掩膜层；50：初始第二介质层；51：第一碳层；52：第二碳层；53：第二多晶硅层；54：第二介质层；60：初始第 二掩膜层；61：第二掩膜层；70：光刻胶层；71：开口区；72：遮挡区；80：初始位线阻挡层；81：位线阻挡层；90：位线结构；91：第一位线结构；92：第二位线结构；100：掩膜层。
在现有的位线结构的制备过程中，如图1、图2和图3所示，需要利用掩膜层100来蚀刻初始第一介质层30和初始导电层20，以在基底10上形成多个间隔设置的位线结构90，但是，随着动态随机存储器向小型化、集成化的方向发展，使得相邻的储存单元之间的距离也随之减小，进而使得位线结构90的尺寸也越来越小。此时，一般选择碳层作为掩膜层100来定义位线结构90的尺寸，这是因为碳层材料容易被刻蚀，容易定义出想要的尺寸。然而，由于碳材料质地较软，在形成具有高深宽比的掩膜层100的过程中，掩膜层100容易发生弯曲，使得以掩膜层100作为掩模版时，所形成的位线结构90也容易出现断裂或者弯曲等缺陷，降低半导体结构的良率。
针对上述的技术问题，本申请实施例提供的半导体结构的制造方法及半导体结构中，通过使第二介质层形成上小下大的梯形结构，可以增加第二介质层的结构强度，防止第二介质层在蚀刻过程中发生倾斜或者弯曲，进而在以第二介质层作为掩模版形成位线结构的过程中，可以避免位线结构发生倾斜或者弯曲，提高了半导体结构的良率。
为了使本申请实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本申请保护的范围。
图4为本申请实施例提供的半导体结构的制造方法的流程图；图5至图16为半导体结构的制造方法的各阶段的结构示意图，下面结合图5至图16对半导体结构的制造方法进行介绍。
本实施例对半导体结构不作限制，下面将以半导体结构为动态随机存 储器(DRAM)为例进行介绍，但本实施例并不以此为限，本实施例中的半导体结构还可以为其他的结构。
如图4所示，本申请实施例提供了一种半导体结构的制造方法，包括如下的步骤：
步骤S100：提供基底。
示例性地，参考图5，基底10作为半导体结构的支撑部件，用于支撑设在其上的其他部件，其中，基底10可以包括衬底11以及设置在衬底11上的绝缘层12，衬底11可以由半导体材料制成，半导体材料可以为硅、锗、硅锗化合物以及硅碳化合物中的一种或者多种。
绝缘层12内设有多个第一多晶硅层13，多个第一多晶硅层13间隔设置在绝缘层12内，且第一多晶硅层13延伸至衬底11内，用于与衬底11内的有源区14电连接。
在本实施例中，绝缘层12的材质可以氮化硅，利用绝缘层12实现多个第一多晶硅层13之间的绝缘设置，也可以实现第一多晶硅层13与半导体结构中其他导电部件之间的绝缘设置。
另外，在制备第一多晶硅层13时，需要采用离子注入技术向第一多晶层13内掺杂离子，以使第一多晶硅层13具有导电能力。其中，掺杂的离子可以磷离子或者是氮离子。
步骤S200：于基底上依次层叠设置初始导电层、初始第一介质层、初始第一掩膜层、初始第二介质层、初始第二掩膜层以及具有图案的光刻胶层，其结构如图5所示。
在此步骤中，可以通过原子层沉积工艺或者化学气相沉积工艺在基底10上沉积上述的膜层，也就是说，可以通过原子层沉积工艺或者化学气相沉积工艺在绝缘层12上形成上述的膜层。
需要说明的是，在本实施例中，初始导电层20、初始第一介质层30、初始第一掩膜层40、初始第二介质层50以及初始第二掩膜层60可以是单一的膜层，也可以是复合膜层，本实施例在此不做具体的限定。
另外，本实施例中初始导电层20可以理解为通过原子层沉积工艺或者化学气相沉积工艺在基底10上形成的整面且未被蚀刻之前的状态，同理，初始第一介质层30、初始第一掩膜层40、初始第二介质层50以及初始第 二掩膜层60的概念与初始导电层20的概念相同，本实施例在此不做具体的限定。
在形成具有图案的光刻胶层70的过程中，可以采用如下的方式进行，比如，通过原子层沉积工艺或者化学气相沉积工艺在初始第二掩膜层60上形成一定厚度的光刻胶层70，然后通过掩膜、曝光、显影或者蚀刻等方式，对光刻胶层70进行图形化处理，以在光刻胶层70上形成图案。具体地，图案可以包括多个开口区71以及用于分隔各开口区71的遮挡区72。
在一些实施例中，为了避免初始导电层20中的导电材料渗透至基底10中，可以在基底10上形成初始位线阻挡层80，即如图5所示，在绝缘层12上形成初始位线阻挡层80，其中，初始位线阻挡层80用于阻挡初始导电层20中的导电材料渗透至基底10中，保证了位线结构的导电性能，进而提高了半导体结构的良率。
示例性地，初始位线阻挡层80的材质可以包括氮化钛等导电材质，以在阻止初始导电层20与基底10之间发生渗透的同时，也可以实现初始导电层20与基底10的有源区14之间的电连接。
步骤S300：以光刻胶层作为掩模版刻蚀部分初始第二掩膜层和部分初始第二介质层，以形成具有梯形结构的第二介质层，梯形结构的宽度从背离基底的一端向靠近基底的一端逐渐增加。
需要说明的是，去除掉部分初始第二介质层，剩余部分的初始第二介质层称为第二介质层，同理，第二掩膜层的概念与第二介质层的概念相同。
如图6至图8所示，利用干法刻蚀去除位于开口区71内的初始第二掩膜层60和初始第二介质层50，以保留位于遮挡区72下方的初始第二掩膜层60和初始第二介质层50，使得被保留下来的初始第二掩膜层60形成第二掩膜层61，同时，被保留下来的初始第二介质层50形成第二介质层54，且第二介质层54具有上小下大的梯形结构。
示例性地，如图6所示，以光刻胶层70作为掩模版刻蚀部分初始第二掩膜层60，形成具有图案的第二掩膜层61。
即，利用刻蚀液或者刻蚀气体，蚀刻掉位于开口区71内的初始第二掩膜层60，保留位于遮挡区72下方的初始第二掩膜层60，以使得初始第二掩膜层60形成多个间隔设置的第二掩膜层61。其中，初始第二掩膜层60 的材质可以为氮化硅。
然后，如图7和图8所示，去除光刻胶层70，以第二掩膜层61作为掩模版，蚀刻部分初始第二介质层50，形成具有梯形结构的第二介质层54。
具体地，通过清洗的方式去除位于第二掩膜层61上的光刻胶层70，再利用刻蚀液或者刻蚀气体，刻蚀掉未被第二掩膜层61遮挡住的初始第二介质层50，被保留的初始第二介质层50形成具有梯形结构的第二介质层54，其中，梯形结构的宽度从背离基底10一侧向靠近基底10的一侧逐渐增加，也就是说，梯形结构为上小下大的正梯形。
在本实施例中，初始第二介质层50可以为叠层结构，例如，初始第二介质层50可以包括依次形成在初始第一掩膜层40上的第二多晶硅层53、第一碳层51以及第二碳层52，其中，第二碳层52、第一碳层51以及第二多晶硅层53中硅离子的浓度依次增加，本申请实施例利用第一碳层51中硅离子浓度大于第二碳层52中硅离子浓度，使得第一碳层51的硬度大于第二碳层52的硬度，在相同蚀刻条件下，第一碳层51的蚀刻量小于第二碳层52的蚀刻量，进而使得蚀刻初始第二介质层50后所形成的第二介质层54的形状为上小下大的梯形结构，这样可以避免第二介质层54发生倾斜或者弯曲，进而保证后续形成位线结构90也不会发生弯曲或者倾斜。
在第二多晶硅层53上形成第一碳层51，可以采用如下的方式进行：
可以采用化学气相沉积工艺在第二多晶硅层53上沉积一定厚度的初始第一碳层，然后采用离子注入技术向初始第一碳层内注入硅离子，以增加初始第一碳层内硅离子的浓度，进而形成第一碳层51。
需要说明的是，在本实施例中第二多晶硅层53中并不进行离子注入工艺，第二多晶硅层53只作为普通掩膜层。
示例性地，以第二掩膜层61为掩模版，蚀刻部分的初始第二介质层50，形成具有梯形结构的第二介质层54的过程可以采用如下的方式进行：
如图7所示，以第二掩膜层61作为掩模版，刻蚀部分第二碳层52和部分第一碳层51，以形成具有梯形结构的第二碳层52和具有梯形结构的第一碳层51。
如图8所示，以具有梯形结构的第二碳层52和具有梯形结构的第一碳层51作为掩模版，刻蚀部分第二多晶硅层53，以形成具有梯形结构的第二多晶硅层53；其中，具有梯形结构的第二碳层52、具有梯形结构的第一 碳层51和具有梯形结构的第二多晶硅层53构成具有梯形结构的第二介质层54。
在上述步骤中，由于形成的第二介质层54具有梯形结构，且梯形结构的宽度从上到下依次增加，这样所形成第一掩膜层41也具有上小下大的梯形结构，这样可以增加第二介质层54和第一掩膜层41的结构强度，防止第二介质层54和第一掩膜层41发生倾斜或者弯曲，进而在以第二介质层54和第一掩膜层41作为掩模版形成位线结构90的过程中，可以避免位线结构90发生倾斜或者弯曲，提高了半导体结构的良率。
随着半导体结构趋于集成化和小型化的发展趋势，半导体结构中器件之间的间距也越来越小，为了适应半导体结构小尺寸化，本申请实施例还可以采用以下的方式，以减小位线结构的关键尺寸。
示例性地，在形成具有梯形结构的第二介质层54的步骤之后，在以第二介质层54作为掩模版的步骤之前，半导体结构的制造方法还包括：
如图9所示，去除第二掩膜层61和第二碳层52，在此步骤可以采用清洗或者刻蚀方式来去除第二掩膜层61和第二碳层52。
修正具有梯形结构的第一碳层51和具有梯形结构的第二多晶硅层53，以减小第一碳层51和第二多晶硅层53的宽度。
其中，修正具有梯形结构的第一碳层51和具有梯形结构的第二多晶硅层53的步骤，可以通过如下的方式进行：
修正具有梯形结构第一碳层51，以降低第一碳层51的宽度。
以修正后的第一碳层51作为掩模版，修正部分第二多晶硅层53，被保留下来的第二多晶硅层53的宽度，相对于以未修正第一碳层51作为掩膜板所形成的第二多晶硅层53的宽度而言，有所下降。
具体地，本实施例通过干法刻蚀的工艺对具有梯形结构的第一碳层51和具有梯形结构的第二多晶硅层53进行修正，比如，利用NF3、CF4及SF6中任意一种或任意多种气体对具有梯形结构的第一碳层51和具有梯形结构的第二多晶硅层53进行微量刻蚀，以达到修正的效果。以保证在后续的工艺中形成位线结构90的尺寸变小，为小型化的半导体结构提供保障。
步骤S400：以第二介质层作为掩模版，刻蚀部分初始第一掩膜层、部分初始第一介质层、部分初始导电层和部分基底，以形成位线结构，在此步骤中各个阶段的示意图如图10至图16所示。
示例性地，如图10所示，以修正后第二多晶硅层53作为掩模版，刻蚀部分初始第一掩膜层40，以形成具有梯形结构的第一掩膜层41。
也就是说，利用刻蚀液或者刻蚀气体，刻蚀掉未被第二多晶硅层53遮挡住的初始第一掩膜层40，被保留的初始第一掩膜层40形成具有梯形结构的第一掩膜层41，且该梯形结构也为上小下大的正梯形。
在本实施例中，初始第一掩膜层40可以为单一膜层，也可以为复合膜层，例如，当初始第一掩膜层40为单一膜层时，初始第一掩膜层40的材质为氧化硅。
本实施例还对第一掩膜层41与第二碳层52的刻蚀比进行了限定，例如：第一掩膜层41的刻蚀比与第二碳层52的刻蚀比为1:15-1:9，优选地，第一掩膜层41的刻蚀比与第二碳层52的刻蚀比为1:10，通过在初始第一介质层30与初始第二介质层50之间设置刻蚀比较小的初始第一掩膜层40，利用初始第一掩膜层40作为蚀刻停止层，可以避免对初始导电层20造成过刻蚀，保证了位线结构90的导电性能。
如图11所示，以具有梯形结构的第一掩膜层41刻蚀部分初始第一介质层30，以形成具有梯形结构的第一介质层31，也就是说，利用刻蚀液或者刻蚀气体，刻蚀掉未被第一掩膜层41遮挡住的初始第一介质层30。由于初始第一介质层30的厚度过高，为80-200nm，会导致在往下刻蚀过程中，由于进入到初始第一介质层30下部的刻蚀气体越来越少，刻蚀的初始第一介质层30越来越少，被保留的初始第一介质层30形成具有梯形结构的第一介质层31，且该梯形结构也为上小下大的正梯形。
在本实施例中，初始第一介质层30可以为单一膜层，比如，初始第一介质层30的材质可以为氮化硅，具体地，可以采用原子层沉积工艺或者化学气相沉积工艺在初始导电层20上依次沉积一定的厚度的初始第一介质层30，利用初始第一介质层30实现初始导电层20与半导体结构其他部件之间的绝缘设置，并可以保护初始导电层20不被氧化。初始导电层20可以为包括金属钨等导电材质，用于实现位线结构90的导电性能。
如图12所示，通过刻蚀工艺去除位于第二多晶硅层53上的第一碳层51。
如图13所示，修正具有梯形结构的第一掩膜层41和具有梯形结构的第一介质层31，以形成具有矩形结构的第一掩膜层41和具有矩形结构的 第一介质层31，在此步骤中，可以利用NF3、CF4及SF6中任意一种或任意多种气体对具有梯形结构的第一掩膜层41和具有梯形结构的第一介质层31进行微量刻蚀，以形成具有矩形结构的第一掩膜层41和具有矩形结构的第一介质层31。
最后，以具有矩形结构的第一介质层31作为掩模版，蚀刻部分初始导电层20和部分基底10，以形成位线结构90。其中，初始导电层20可以为包括金属钨等导电材质，用于实现位线结构90的导电性能。
位线结构90包括多个交替设置的第一位线结构91和第二位线结构92，第一位线结构91与有源区电连接，第二位线结构92靠近衬底11的一端与衬底11的上表面齐平。
在本实施例中，通过以矩形结构的第一介质层31作为掩模版，蚀刻部分初始导电层20和部分基底10，所形成位线结构90的关键尺寸较小，这样可以降低位线结构90的关键尺寸，为半导体结构的小型化提供保障。
具体地，如图14所示，以具有矩形结构的第一介质层31作为掩模版，蚀刻部分初始导电层20，形成具有图案的导电层21。
即利用刻蚀液或者刻蚀气体，刻蚀掉未被第一介质层31遮挡住的初始导电层20，以使得初始导电层20形成具有图案的导电层21。
如图15所示，以具有图案的导电层21作为掩模版，蚀刻部分初始位线阻挡层80，以形成具有图案的位线阻挡层81。
如图16所示，以具有图案的导电层21和具有图案的位线阻挡层81作为掩模版，刻蚀部分第一多晶硅层13，形成第一位线结构91，其中第一位线结构91与有源区14电连接。
以具有图案的导电层21和具有图案的位线阻挡层81作为掩模版，刻蚀部分绝缘层12，形成第二位线结构92，第二位线结构92靠近衬底11的一端与衬底11的上表面平齐。
在本实施例中，第一位线结构91和第二位线结构92的个数均为多个，多个第一位线结构91和多个第二位线结构92呈交替设置，即，相邻的两个第一位线结构91之间设置一个第二位线结构92。
本申请实施例所提供的半导体结构的制造方法及半导体结构中，通过使第二介质层形成上小下大的梯形结构，可以增加第二介质层的结构强度，防止在蚀刻过程中第二介质层因厚度过高发生倾斜或者弯曲，进而在以第 二介质层作为掩模版形成位线结构的过程中，可以避免位线结构发生倾斜或者弯曲，提高了半导体结构的良率。
另外，通过对第二多晶硅层、第一掩膜层以及第一介质层进行修正，使得第一掩膜层和第一介质层具有矩形结构，相对于第一掩膜层和第一介质层具有梯形结构而言，可以降低所形成位线结构的关键尺寸，为半导体结构的小型化提供保障。
如图16所示，本申请实施例还提供一种半导体结构，包括基底10以及设置在基底10上的第一位线结构91和第二位线结构92，第一位线结构91和第二位线结构92均延伸至基底10内，且第一位线结构91用于与基底10的有源区14电连接。
其中，半导体结构通过上述任一实施例提供的半导体结构的制造方法制得，通过使第二介质层形成上小下大的梯形结构，可以增加第二介质层和第一掩膜层的结构强度，防止在蚀刻过程第二介质层因厚度过高发生倾斜或者弯曲，进而在以第二介质层作为掩模版形成位线结构的过程中，可以避免位线结构发生倾斜或者弯曲，提高了半导体结构的良率。
另外，通过对第二多晶硅层、第一掩膜层以及第一介质层进行修正，使得第一掩膜层和第一介质层具有矩形结构，相对于第一掩膜层和第一介质层具有梯形结构而言，可以降低所形成位线结构的关键尺寸，为半导体结构的小型化提供保障。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施方式或示例中。
在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的 普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。
Claims (15)
- 一种半导体结构的制造方法，包括如下的步骤：提供基底；于所述基底上依次层叠设置初始导电层、初始第一介质层、初始第一掩膜层、初始第二介质层、初始第二掩膜层和具有图案的光刻胶层；以所述光刻胶层作为掩模版刻蚀部分所述初始第二掩膜层和部分所述初始第二介质层，以形成具有梯形结构的第二介质层，所述梯形结构的宽度从背离所述基底的一端向靠近所述基底的一端逐渐增加；以所述第二介质层作为掩模版，蚀刻部分所述初始第一掩膜层、部分所述初始第一介质层、部分所述初始导电层和部分所述基底，以形成位线结构。
- 根据权利要求1所述的半导体结构的制造方法，其中，所述基底包括：衬底；形成于所述衬底上方的绝缘层；间隔设置于所述绝缘层内的第一多晶硅层，所述第一多晶硅层延伸至所述衬底内。
- 根据权利要求2所述的半导体结构的制造方法，其中，在所述基底上依次层叠形成初始导电层、初始第一介质层、初始第一掩膜层、初始第二介质层、初始第二掩膜层和具有图案的光刻胶层的步骤之前，还包括：于所述基底上形成初始位线阻挡层，所述初始位线阻挡层用于阻挡所述初始导电层渗透至所述基底。
- 根据权利要求3所述的半导体结构的制造方法，其中，所述初始位线阻挡层的材料包括氮化钛。
- 根据权利要求3或4所述的半导体结构的制造方法，其中，于所述基底上依次层叠设置初始导电层、初始第一介质层、初始第一掩膜层、初始第二介质层、初始第二掩膜层和具有图案的光刻胶层的步骤中包括：于所述初始第一掩膜层上依次层叠形成第二多晶硅层、第一碳层和第二碳层，所述第二多晶硅层、所述第一碳层和所述第二碳层构成所述初始第二介质层；其中，所述第一碳层中硅离子浓度大于所述第二碳层中硅离 子浓度。
- 根据权利要求5所述的半导体结构的制造方法，其中，于所述初始第一掩膜层上依次层叠形成第二多晶硅层、第一碳层和第二碳层的步骤中包括：于所述第二多晶硅层上形成初始第一碳层；利用离子注入技术向所述初始第一碳层中掺杂硅离子，形成所述第一碳层。
- 根据权利要求6所述的半导体结构的制造方法，其中，所述初始第一掩膜层与所述第二碳层的选择刻蚀比为1:15-1:9。
- 根据权利要求7所述的半导体结构的制造方法，其中，以所述光刻胶层作为掩模版刻蚀部分所述初始第二掩膜层、部分所述初始第二介质层，以形成具有梯形结构的第二介质层的步骤中包括：以所述光刻胶层作为掩模版刻蚀部分所述初始第二掩膜层，形成具有图案的第二掩膜层；去除所述光刻胶层，以所述第二掩膜层作为掩模版，刻蚀部分所述初始第二介质层，形成所述具有梯形结构的第二介质层。
- 根据权利要求8所述的半导体结构的制造方法，其中，以所述第二掩膜层作为掩模版，刻蚀部分所述初始第二介质层，形成所述具有梯形结构的第二介质层的步骤中包括：以所述第二掩膜层作为掩模版，刻蚀部分所述第二碳层和部分所述第一碳层，以形成具有梯形结构的第二碳层和具有梯形结构的第一碳层；以所述具有梯形结构的第二碳层和具有梯形结构的第一碳层作为掩模版，刻蚀部分所述第二多晶硅层，以形成具有梯形结构的第二多晶硅层；所述具有梯形结构的第二碳层、所述具有梯形结构的第一碳层和所述具有梯形结构的第二多晶硅层构成所述具有梯形结构的第二介质层。
- 根据权利要求9所述的半导体结构的制造方法，其中，在形成具有梯形结构的第二介质层的步骤之后，在以所述第二介质层作为掩模版，蚀刻部分所述第一掩膜层、部分所述初始第一介质层、部分所述初始导电层和部分所述基底的步骤之前，所述方法包括：去除所述第二掩膜层和所述第二碳层；修正所述具有梯形结构的第一碳层和所述具有梯形结构的第二多晶硅 层，以减小所述第一碳层和所述第二多晶硅层的宽度。
- 根据权利要求10所述的半导体结构的制造方法，其中，在以所述第二介质层作为掩模版，蚀刻部分所述初始第一掩膜层、部分所述初始第一介质层、部分所述初始导电层和部分所述基底，以形成位线结构的步骤中包括：以修正后的所述第二多晶硅层作为掩模版，刻蚀部分所述初始第一掩膜层，以形成具有梯形结构的第一掩膜层；以所述具有梯形结构的第一掩膜层刻蚀部分所述初始第一介质层，以形成具有梯形结构的第一介质层；去除所述第一碳层；修正所述具有梯形结构的第一掩膜层和所述具有梯形结构的第一介质层，以形成具有矩形结构的第一掩膜层和具有矩形结构的第一介质层；以所述具有矩形结构的第一介质层作为掩模版，蚀刻部分所述初始导电层和部分所述基底，以形成所述位线结构。
- 根据权利要求11所述的半导体结构的制造方法，其中，所述位线结构包括多个交替设置的第一位线结构和第二位线结构，所述第一位线结构与有源区电连接，所述第二位线结构靠近所述衬底的一端与所述衬底的上表面齐平。
- 根据权利要求12所述的半导体结构的制造方法，其中，以所述具有矩形结构的第一介质层作为掩模版，蚀刻部分所述初始导电层和部分所述基底，以形成所述位线结构的步骤中包括：以所述具有矩形结构的第一介质层作为掩模版，蚀刻部分所述初始导电层，形成具有图案的导电层；以所述具有图案的导电层作为掩模版，蚀刻部分所述初始位线阻挡层，以形成具有图案的位线阻挡层。
- 根据权利要求13所述的半导体结构的制造方法，其中，形成所述具有图案的导电层和具有图案的位线阻挡层的步骤之后，还包括：以所述具有图案的导电层和所述具有图案的位线阻挡层作为掩模版，刻蚀部分所述第一多晶硅层，形成所述第一位线结构；以所述具有图案的导电层和所述具有图案的位线阻挡层作为掩模版，刻蚀部分所述绝缘层，形成所述第二位线结构。
- 一种半导体结构，包括如权利要求1-14任意一种方法形成的半导体结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US17/468,469 US11871560B2 (en) | 2021-01-04 | 2021-09-07 | Method for manufacturing semiconductor structure and semiconductor structure |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110004912.6 | 2021-01-04 | ||
| CN202110004912.6A CN114725102A (zh) | 2021-01-04 | 2021-01-04 | 半导体结构的制造方法及半导体结构 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| US17/468,469 Continuation US11871560B2 (en) | 2021-01-04 | 2021-09-07 | Method for manufacturing semiconductor structure and semiconductor structure |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| WO2022142266A1 true WO2022142266A1 (zh) | 2022-07-07 |
Family
ID=82233987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PCT/CN2021/106120 WO2022142266A1 (zh) | 2021-01-04 | 2021-07-13 | 半导体结构的制造方法及半导体结构 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN114725102A (zh) |
| WO (1) | WO2022142266A1 (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115132777A (zh) * | 2022-08-31 | 2022-09-30 | 睿力集成电路有限公司 | 半导体结构及其形成方法、存储器 |
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2021
- 2021-01-04 CN CN202110004912.6A patent/CN114725102A/zh active Pending
- 2021-07-13 WO PCT/CN2021/106120 patent/WO2022142266A1/zh active Application Filing
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|---|---|
| CN114725102A (zh) | 2022-07-08 |
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