JPH0245937A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0245937A JPH0245937A JP19685388A JP19685388A JPH0245937A JP H0245937 A JPH0245937 A JP H0245937A JP 19685388 A JP19685388 A JP 19685388A JP 19685388 A JP19685388 A JP 19685388A JP H0245937 A JPH0245937 A JP H0245937A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000002184 metal Substances 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 238000005468 ion implantation Methods 0.000 claims abstract description 17
- 238000005530 etching Methods 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 11
- 150000002500 ions Chemical class 0.000 claims description 10
- 238000002347 injection Methods 0.000 claims description 4
- 239000007924 injection Substances 0.000 claims description 4
- 206010011732 Cyst Diseases 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 208000031513 cyst Diseases 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 241000257465 Echinoidea Species 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の製造方法に係り、特に高出力
電界効果トランジスタの製造方法に関するものである。
電界効果トランジスタの製造方法に関するものである。
第２図は従来のセルファライン半導体装置を示す断面図
である（特開昭６０下４５０７０号公報。
である（特開昭６０下４５０７０号公報。
特開昭６０−７０７７２号公報参照）。この図において
、１は半導体基板、２はこの半導体基板１の一部に選択
的に形成された動作層、３はこの動作層２をはさむよう
に形成されたｎ４層、４は前記動作層２の上に形成され
たゲート電極、５はソース・ドレイン電極である。
、１は半導体基板、２はこの半導体基板１の一部に選択
的に形成された動作層、３はこの動作層２をはさむよう
に形成されたｎ４層、４は前記動作層２の上に形成され
たゲート電極、５はソース・ドレイン電極である。
次にこの製造プロセスについて第３図（ａ）〜（ｅ）を
用いて説明する。
用いて説明する。
半導体基板１．ヒに薄い誘電体膜６を形成し〔第３図（
ａ））、その上にレジスト７を塗布し、露光することに
より開口部を形成する〔第３図（ｂ））０その後、半導
体基板１全面にイオン注入８を行い、開口部の直下に圧
入層（動作層）２を形成した後、半導体基板１全面にゲ
ート電極として用いる高融点金属をスパッタリングし、
圧入層２上の高融点金属だけを残し、他をレジストアと
ともに除去しゲート電極４とする〔第３図（Ｃ）〕。次
に第３図（ｃ）の状態でゲート電極４をマスクとして、
自己整合的にｎ＋層３をイオン注入９により形成する〔
第３図（ｄ）〕。次にアニールを行い、それぞれの圧入
層（ｎ＋層）３を活性化する。その後、ゲート電極４を
はさみ、ソース・ドレイン電極５を形成することにより
、電界効果！・ランジスタ（ＦＥｒ）が形成される。
ａ））、その上にレジスト７を塗布し、露光することに
より開口部を形成する〔第３図（ｂ））０その後、半導
体基板１全面にイオン注入８を行い、開口部の直下に圧
入層（動作層）２を形成した後、半導体基板１全面にゲ
ート電極として用いる高融点金属をスパッタリングし、
圧入層２上の高融点金属だけを残し、他をレジストアと
ともに除去しゲート電極４とする〔第３図（Ｃ）〕。次
に第３図（ｃ）の状態でゲート電極４をマスクとして、
自己整合的にｎ＋層３をイオン注入９により形成する〔
第３図（ｄ）〕。次にアニールを行い、それぞれの圧入
層（ｎ＋層）３を活性化する。その後、ゲート電極４を
はさみ、ソース・ドレイン電極５を形成することにより
、電界効果！・ランジスタ（ＦＥｒ）が形成される。
〔発明が解決しようとする課題〕
従来の電界効果トランジスタは以上のように構成されて
いるので、高出力ゲー１− Ｆ Ｅ Ｔに要求されるゲ
ート耐圧は低く、ゲート電極４として高融点金属が用い
られているため、ゲート抵抗が高く、高周波特性を低下
させるという問題点があった。
いるので、高出力ゲー１− Ｆ Ｅ Ｔに要求されるゲ
ート耐圧は低く、ゲート電極４として高融点金属が用い
られているため、ゲート抵抗が高く、高周波特性を低下
させるという問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、デーｌ−耐圧が高く、また、ゲート抵抗を
低くすることにより高性能な半導体装置の製造方法を得
ることを目的とする。
れたもので、デーｌ−耐圧が高く、また、ゲート抵抗を
低くすることにより高性能な半導体装置の製造方法を得
ることを目的とする。
この発明に係る半導体装置の製造方法は、半導体基板の
一主面上に開口部を有するリンスｌ−マスクが形成され
、乙のレジストマスクを用いて、半導体基板をエツチン
グし、リセス溝を形成した後、レジストマスクを用いて
イオン注入を行い、リセス溝の部分に動作層となるイオ
ン圧入層を形成する工程、レジストマスク上及び動作層
上に誘電体膜を形成し、この誘電体膜上に金属膜を形成
する工程、レジストマスク上に形成された誘電体膜と金
属膜をレジストマスクを溶解することにより除去した後
、誘電体膜とエツチングレートが異なる第２の誘電体膜
を全面に形成し、第２の誘電体膜を通して、イオン注入
を行いｎ＋領領域形成する工程、第２の誘電体膜を除去
した後、全面にレジスト層上 属膜が露出するまでエツチングした後、金属膜を除去し
、その後、ゲート金属を全面に形成した後、レジスト層
上屓 のゲート金属を除去しゲート電極を形成する工程、ゲー
ト電極をはさんでソース・ドレイン電極を形成する工程
を有するものである。
一主面上に開口部を有するリンスｌ−マスクが形成され
、乙のレジストマスクを用いて、半導体基板をエツチン
グし、リセス溝を形成した後、レジストマスクを用いて
イオン注入を行い、リセス溝の部分に動作層となるイオ
ン圧入層を形成する工程、レジストマスク上及び動作層
上に誘電体膜を形成し、この誘電体膜上に金属膜を形成
する工程、レジストマスク上に形成された誘電体膜と金
属膜をレジストマスクを溶解することにより除去した後
、誘電体膜とエツチングレートが異なる第２の誘電体膜
を全面に形成し、第２の誘電体膜を通して、イオン注入
を行いｎ＋領領域形成する工程、第２の誘電体膜を除去
した後、全面にレジスト層上 属膜が露出するまでエツチングした後、金属膜を除去し
、その後、ゲート金属を全面に形成した後、レジスト層
上屓 のゲート金属を除去しゲート電極を形成する工程、ゲー
ト電極をはさんでソース・ドレイン電極を形成する工程
を有するものである。
この発明においては、リセス溝を形成する乙とにより、
ゲート、ソースあるいはドレイン間のリーク電流を低く
し、リセス溝形成後イオン注入を行うことにより動作層
を形成するので、ソース・ドレイン間に流れる電流の面
内均一性が向上する。
ゲート、ソースあるいはドレイン間のリーク電流を低く
し、リセス溝形成後イオン注入を行うことにより動作層
を形成するので、ソース・ドレイン間に流れる電流の面
内均一性が向上する。
また、動作層上にダミーゲ−１・どなる誘電体膜を形成
後レジストを形成するため、ダミーゲ−１・となる誘電
体膜の側壁部分のレジスＩ・が厚く形成できるため、ｎ
＋層を形成するために注入されるイオンは、側壁の部分
で浅く、シかも、イオン濃度を低くおさえることができ
るため、ゲート耐圧を向上させる。
後レジストを形成するため、ダミーゲ−１・となる誘電
体膜の側壁部分のレジスＩ・が厚く形成できるため、ｎ
＋層を形成するために注入されるイオンは、側壁の部分
で浅く、シかも、イオン濃度を低くおさえることができ
るため、ゲート耐圧を向上させる。
以下、この発明の一実施例を第１図（ａ）〜（ｈ）につ
いて説明する。
いて説明する。
第１図において、第２図、第３図と同一符号は同じもの
を示し、１０は前記半導体基板１の上に塗布されたリセ
ス形成用のレジスｌ−１１１は前記半導体基板１上に塗
布されたレジスト１０の開１」部を通してエツチングさ
れたリセス溝、１２はダミーゲ−１・とじて用いるため
にレジスト１０およびリセス溝１１に形成された誘電体
膜、１３は前記ｎ＋層３を形成する際にＳｉイオンがゲ
ート直下の半導体基板１に到達しないように阻止するた
めの金属膜、６ａは前記ｎ＋層３を形成するためのイオ
ン注入９を行う際のスルー膜として用いる誘電体膜（第
２の誘電体膜） １４はこの誘電体ＤＩＡＧａを除去
した後に形成されろエッチバック用のレジストである。
を示し、１０は前記半導体基板１の上に塗布されたリセ
ス形成用のレジスｌ−１１１は前記半導体基板１上に塗
布されたレジスト１０の開１」部を通してエツチングさ
れたリセス溝、１２はダミーゲ−１・とじて用いるため
にレジスト１０およびリセス溝１１に形成された誘電体
膜、１３は前記ｎ＋層３を形成する際にＳｉイオンがゲ
ート直下の半導体基板１に到達しないように阻止するた
めの金属膜、６ａは前記ｎ＋層３を形成するためのイオ
ン注入９を行う際のスルー膜として用いる誘電体膜（第
２の誘電体膜） １４はこの誘電体ＤＩＡＧａを除去
した後に形成されろエッチバック用のレジストである。
次に、この発明のプロセスについて第１図を用いて説明
する。
する。
半導体基板１上にレジスト１ｏを塗布し、露光すること
により、開口部を形成する（第１図（ａ））。
により、開口部を形成する（第１図（ａ））。
その後、エツチングを行いリセス溝１１を形成した後、
動作層２を形成するためのイオン注入８を行う〔第１図
（ｂ）〕。動作層２が形成された後、ダミーゲ−１・を
形成するために誘電体膜１２を形成し、後の工程で行う
ｎ ＋ ３層形成のためのイオン注入において、イオン
がゲート直下の半導体基板１のＧａＡｓに到達しないよ
うに阻止するための金属膜１３を形成する［第１図（Ｃ
）］ｏその後、Ｌ・シスト１０を除去することにより、
レジスト１０の上に形成された誘電体膜１２および金属
膜１３を除去し、ｎ＋層層形形成ために行うイオン注入
に対するスルー膜として用いる誘電体膜６ａを形成し、
イオン注入９を行う〔第１図（ｄ）〕。その後、アニー
ルを行いイオノ注入９により形成されたｎ＋層３の活性
化を行い、スルー膜である誘電体膜６ａのみを除去し、
ダミーゲ−１・とじて用いている誘電体膜１２を除去す
るためにレジスト１４を塗布する〔第１図（ｅ））。そ
の後、Ｌ・シスト１４をエッチバックすることにより、
誘電体膜１２の上の金属膜１３を露出させ、金属膜１３
を除去した後〔第１図（Ｆ）〕、誘電体１１ｊｉｊ１２
を除去し、ゲート金属として、Ａｕ系ゲート材料を蒸着
法で形成し、リフトオフすることにより、自己整合的に
ゲート電極４を形成する〔第１図（ｇ）〕。
動作層２を形成するためのイオン注入８を行う〔第１図
（ｂ）〕。動作層２が形成された後、ダミーゲ−１・を
形成するために誘電体膜１２を形成し、後の工程で行う
ｎ ＋ ３層形成のためのイオン注入において、イオン
がゲート直下の半導体基板１のＧａＡｓに到達しないよ
うに阻止するための金属膜１３を形成する［第１図（Ｃ
）］ｏその後、Ｌ・シスト１０を除去することにより、
レジスト１０の上に形成された誘電体膜１２および金属
膜１３を除去し、ｎ＋層層形形成ために行うイオン注入
に対するスルー膜として用いる誘電体膜６ａを形成し、
イオン注入９を行う〔第１図（ｄ）〕。その後、アニー
ルを行いイオノ注入９により形成されたｎ＋層３の活性
化を行い、スルー膜である誘電体膜６ａのみを除去し、
ダミーゲ−１・とじて用いている誘電体膜１２を除去す
るためにレジスト１４を塗布する〔第１図（ｅ））。そ
の後、Ｌ・シスト１４をエッチバックすることにより、
誘電体膜１２の上の金属膜１３を露出させ、金属膜１３
を除去した後〔第１図（Ｆ）〕、誘電体１１ｊｉｊ１２
を除去し、ゲート金属として、Ａｕ系ゲート材料を蒸着
法で形成し、リフトオフすることにより、自己整合的に
ゲート電極４を形成する〔第１図（ｇ）〕。
そして、次にゲート電極４をはさむようにリフトオフに
より、ソース・ドレイン電極５を形成する〔第１図（ｈ
））、以上の工程により、高出力電界効果トランジスク
が作製される。
より、ソース・ドレイン電極５を形成する〔第１図（ｈ
））、以上の工程により、高出力電界効果トランジスク
が作製される。
以上説明したようにこの発明は、半導体基板の一主面上
に開口部を有するレジストマスクが形成され、乙のレジ
ストマスクを用いて、半導体基板をエツチングし、リセ
ス溝を形成した後、レジストマスクを用いてイオン注入
を行い、リセス溝の部分に動作層となるイオン圧入層を
形成する工程、レジストマスク上及び動作層上に誘電体
膜を形成し、この誘電体股上に金属膜を形成する工程、
レレス）・マスク上に形成された誘電体膜と金属膜をし
・シストマスクを溶解することにより除去した後、誘電
体膜とエツチングレートが異なる第２の誘電体膜を全面
に形成し、第２の誘電体膜を通して、イオン注入を行い
ｎ＋領領域形成する工程、第２の誘電体膜を除去した後
、全面にレジスト層を形成し、このレノス）・層を動作
層上の金属膜が露出するまでエツチングした後、金属膜
を除去し、その後、ゲー！・金属を全面に形成した後、
レジスト層を溶解することにより、レジスト層上のゲー
ト金属を除去しゲート電極を形成する工程、ゲート電極
をはさんでソース・ドレイン電極を形成する工程を有す
るので、リセス形成後に動作層形成のためのイオン注入
を行うので、ウニ八面内での電気特性の均一性を向上さ
せることができ、さらにゲー１〜とソースあるいはドレ
インまでの距離を長くでき、それに加えダミーゲ−１・
形成後に積層されるｎ＋層圧注入スルー膜は、ダミーゲ
−１・側壁部分で厚くなるため、ｎ＋層よりも浅く、ｎ
＋層より濃度を低くできるため、ゲートとソースおよび
ドレインの耐圧を向上することができる。その上、ゲー
ト電極としてＡｕ系材料を用いることができるので、ゲ
ート抵抗を低くする乙とができ、ＲＦ特性を向上させた
電界効果トランジスタを得ることができろ。
に開口部を有するレジストマスクが形成され、乙のレジ
ストマスクを用いて、半導体基板をエツチングし、リセ
ス溝を形成した後、レジストマスクを用いてイオン注入
を行い、リセス溝の部分に動作層となるイオン圧入層を
形成する工程、レジストマスク上及び動作層上に誘電体
膜を形成し、この誘電体股上に金属膜を形成する工程、
レレス）・マスク上に形成された誘電体膜と金属膜をし
・シストマスクを溶解することにより除去した後、誘電
体膜とエツチングレートが異なる第２の誘電体膜を全面
に形成し、第２の誘電体膜を通して、イオン注入を行い
ｎ＋領領域形成する工程、第２の誘電体膜を除去した後
、全面にレジスト層を形成し、このレノス）・層を動作
層上の金属膜が露出するまでエツチングした後、金属膜
を除去し、その後、ゲー！・金属を全面に形成した後、
レジスト層を溶解することにより、レジスト層上のゲー
ト金属を除去しゲート電極を形成する工程、ゲート電極
をはさんでソース・ドレイン電極を形成する工程を有す
るので、リセス形成後に動作層形成のためのイオン注入
を行うので、ウニ八面内での電気特性の均一性を向上さ
せることができ、さらにゲー１〜とソースあるいはドレ
インまでの距離を長くでき、それに加えダミーゲ−１・
形成後に積層されるｎ＋層圧注入スルー膜は、ダミーゲ
−１・側壁部分で厚くなるため、ｎ＋層よりも浅く、ｎ
＋層より濃度を低くできるため、ゲートとソースおよび
ドレインの耐圧を向上することができる。その上、ゲー
ト電極としてＡｕ系材料を用いることができるので、ゲ
ート抵抗を低くする乙とができ、ＲＦ特性を向上させた
電界効果トランジスタを得ることができろ。
第１図はこの発明の一実施例のプロセスフロを示す断面
側面図、第２図は従来の半導体装置の断面側面図、第３
図は従来の半導体装置のプロセスフローを示す断面側面
図である。 図において、１は半導体基板、２は動作層、３はｎ”層
、４はゲート電極、５はソース・ドレイン電極、６ａは
誘電体膜、８は動作層形成のためのイオン注入、９はｎ
＋＋形成のためのイオン注入、１ｏはリセス形成用のレ
ジスｌ−１１１はリセス溝、１２はダミーゲ−１・用の
誘電体膜、１３はｎ＋＋形成のための注入イオン阻止用
の金属膜、１４は工、フチバック用のレジストである。 なお、各図中の同一符号は同一または相当部分を不す。 第 図
側面図、第２図は従来の半導体装置の断面側面図、第３
図は従来の半導体装置のプロセスフローを示す断面側面
図である。 図において、１は半導体基板、２は動作層、３はｎ”層
、４はゲート電極、５はソース・ドレイン電極、６ａは
誘電体膜、８は動作層形成のためのイオン注入、９はｎ
＋＋形成のためのイオン注入、１ｏはリセス形成用のレ
ジスｌ−１１１はリセス溝、１２はダミーゲ−１・用の
誘電体膜、１３はｎ＋＋形成のための注入イオン阻止用
の金属膜、１４は工、フチバック用のレジストである。 なお、各図中の同一符号は同一または相当部分を不す。 第 図
Claims (1)
- 半導体基板の一主面上に開口部を有するレジストマスク
が形成され、このレジストマスクを用いて、前記半導体
基板をエッチングし、リセス溝を形成した後、前記レジ
ストマスクを用いてイオン注入を行い、前記リセス溝の
部分に動作層となるイオン圧入層を形成する工程、前記
レジストマスク上及び動作層上に誘電体膜を形成し、こ
の誘電体膜上に金属膜を形成する工程、前記レジストマ
スク上に形成された前記誘電体膜と金属膜を前記レジス
トマスクを溶解することにより除去した後、前記誘電体
膜とエッチングレートが異なる第２の誘電体膜を全面に
形成し、前記第２の誘電体膜を通してイオン注入を行い
ｎ＾＋領域を形成する工程、前記第２の誘電体膜を除去
した後、全面にレジスト層を形成し、このレジスト層を
前記動作層上の金属膜が露出するまでエッチングした後
、前記金属膜を除去した後、ゲート金属を全面に形成し
、前記レジスト層を溶解することにより前記レジスト層
上のゲート金属を除去しゲート電極を形成する工程、前
記ゲート電極をはさんでソース・ドレイン電極を形成す
る工程を有することを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19685388A JPH0245937A (ja) | 1988-08-06 | 1988-08-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19685388A JPH0245937A (ja) | 1988-08-06 | 1988-08-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0245937A true JPH0245937A (ja) | 1990-02-15 |
Family
ID=16364746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19685388A Pending JPH0245937A (ja) | 1988-08-06 | 1988-08-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0245937A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04171733A (ja) * | 1990-11-02 | 1992-06-18 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
-
1988
- 1988-08-06 JP JP19685388A patent/JPH0245937A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04171733A (ja) * | 1990-11-02 | 1992-06-18 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
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