JPH04287932A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04287932A JPH04287932A JP3444791A JP3444791A JPH04287932A JP H04287932 A JPH04287932 A JP H04287932A JP 3444791 A JP3444791 A JP 3444791A JP 3444791 A JP3444791 A JP 3444791A JP H04287932 A JPH04287932 A JP H04287932A
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- JP
- Japan
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- recess
- semiconductor device
- gate
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- manufacturing
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 238000000034 method Methods 0.000 claims abstract description 8
- 238000002844 melting Methods 0.000 claims abstract description 7
- 230000008018 melting Effects 0.000 claims abstract description 7
- 238000005468 ion implantation Methods 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims description 7
- 238000007796 conventional method Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法の改良に関するものである。
法の改良に関するものである。
【０００２】
【従来の技術】図５，６は従来の半導体装置の製造方法
を示す主要工程の断面図であり、図において、１は活性
層等を備えた半導体基体、２は前記半導体基体１上に積
層されたｎ＋ 型半導体層、３は前記ｎ＋ 型半導体層
に形成された凹部（以下、リセスという）、４，５はそ
れぞれソース・ドレイン電極、６はフォトレジスト、７
はゲート電極である。
を示す主要工程の断面図であり、図において、１は活性
層等を備えた半導体基体、２は前記半導体基体１上に積
層されたｎ＋ 型半導体層、３は前記ｎ＋ 型半導体層
に形成された凹部（以下、リセスという）、４，５はそ
れぞれソース・ドレイン電極、６はフォトレジスト、７
はゲート電極である。
【０００３】次に、従来の半導体装置の製造方法につい
て説明する。図５に示すように、ソース電極４およびド
レイン電極５を形成した後、全面にフォトレジスト６を
塗布し公知の写真製版により、ゲート形成のための開口
部を形成し、フォトレジスト６をマスクにエッチングを
施しリセス領域３を形成する。次に、ゲート電極７を蒸
着し、リフトオフにより不要のフォトレジスト及びゲー
ト電極金属を除去すると、図６の如く半導体装置が完成
する。
て説明する。図５に示すように、ソース電極４およびド
レイン電極５を形成した後、全面にフォトレジスト６を
塗布し公知の写真製版により、ゲート形成のための開口
部を形成し、フォトレジスト６をマスクにエッチングを
施しリセス領域３を形成する。次に、ゲート電極７を蒸
着し、リフトオフにより不要のフォトレジスト及びゲー
ト電極金属を除去すると、図６の如く半導体装置が完成
する。
【０００４】
【発明が解決しようとする課題】従来の半導体装置の製
造方法は以上のように構成されているので、エピタキシ
ャル成長時にｎ＋ 層が形成される。したがって、ソー
ス寄生抵抗Ｒｓを低減させたり、ゲート・ドレイン間耐
圧Ｖｇｄｏを著しく向上させることは極めて難かしいと
いう問題点があった。
造方法は以上のように構成されているので、エピタキシ
ャル成長時にｎ＋ 層が形成される。したがって、ソー
ス寄生抵抗Ｒｓを低減させたり、ゲート・ドレイン間耐
圧Ｖｇｄｏを著しく向上させることは極めて難かしいと
いう問題点があった。
【０００５】この発明は上記のような問題点を解決する
ためになされたもので、Ｒｓを低減でき、かつＶｇｄｏ
を向上させることのできる半導体装置の製造方法を得る
ことを目的とする。
ためになされたもので、Ｒｓを低減でき、かつＶｇｄｏ
を向上させることのできる半導体装置の製造方法を得る
ことを目的とする。
【０００６】
【課題を解決するための手段】この発明による半導体装
置の製造方法は、活性層を備えた半導体基体上に積層さ
れたノンドープ半導体層にリセスを形成する工程と、前
記リセス内に高融点ゲートを形成する工程と、前記リセ
スとゲートをマスクに斜め方向よりイオン注入を施す工
程とを含むものである。
置の製造方法は、活性層を備えた半導体基体上に積層さ
れたノンドープ半導体層にリセスを形成する工程と、前
記リセス内に高融点ゲートを形成する工程と、前記リセ
スとゲートをマスクに斜め方向よりイオン注入を施す工
程とを含むものである。
【０００７】
【作用】この発明における半導体装置の製造方法は、ノ
ンドープ半導体層にリセスを形成し、そのリセス内に高
融点ゲートを形成した後、リセスエッジとゲートをマス
クとしてドレイン側より斜め方向よりイオン注入を施し
、ｎ＋ 層を形成するので、ｎ＋ 領域がソース側で広
くなり、ドレイン側で狭くなる。
ンドープ半導体層にリセスを形成し、そのリセス内に高
融点ゲートを形成した後、リセスエッジとゲートをマス
クとしてドレイン側より斜め方向よりイオン注入を施し
、ｎ＋ 層を形成するので、ｎ＋ 領域がソース側で広
くなり、ドレイン側で狭くなる。
【０００８】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１〜４はこの発明の一実施例による
半導体装置の製造方法を示す工程別断面図である。図に
おいて、１０は半導体基体１上に積層されたノンドープ
層、１１はリセス領域３内に形成された高融点ゲート、
１２はイオン注入ビーム、１３はイオン注入１２により
形成されたｎ＋ 領域である。
ついて説明する。図１〜４はこの発明の一実施例による
半導体装置の製造方法を示す工程別断面図である。図に
おいて、１０は半導体基体１上に積層されたノンドープ
層、１１はリセス領域３内に形成された高融点ゲート、
１２はイオン注入ビーム、１３はイオン注入１２により
形成されたｎ＋ 領域である。
【０００９】次に、この発明の一実施例による半導体装
置の製造方法について説明する。まず、図１に示すよう
に、半導体基体１上に積層されたノンドープ半導体層１
０内にリセス領域３を形成し、高融点ゲート１１を形成
する。次いで、図２に示すように、リセスエッジおよび
ゲートをマスクとして、ドレイン電極を形成すべき側よ
り斜め方向にイオン注入を施す。そうすると、図３に示
すようなｎ＋ 領域１３が形成される。次いで、ｎ＋
領域１３上に、ソース電極４およびドレイン電極５を形
成し、図４のごとく半導体装置が完成する。
置の製造方法について説明する。まず、図１に示すよう
に、半導体基体１上に積層されたノンドープ半導体層１
０内にリセス領域３を形成し、高融点ゲート１１を形成
する。次いで、図２に示すように、リセスエッジおよび
ゲートをマスクとして、ドレイン電極を形成すべき側よ
り斜め方向にイオン注入を施す。そうすると、図３に示
すようなｎ＋ 領域１３が形成される。次いで、ｎ＋
領域１３上に、ソース電極４およびドレイン電極５を形
成し、図４のごとく半導体装置が完成する。
【００１０】
【発明の効果】以上のように、この発明によればリセス
内にゲートを形成した後、リセスエッジとゲートをマス
クにドレイン電極を形成すべき側から斜め方向にイオン
注入を施すようにしたので、ソース側のｎ＋ 領域が広
く、ドレイン側のｎ＋ 領域が狭くなり、これによりＲ
ｓを低減でき、かつＶｇｄｏを向上させる効果がある。
内にゲートを形成した後、リセスエッジとゲートをマス
クにドレイン電極を形成すべき側から斜め方向にイオン
注入を施すようにしたので、ソース側のｎ＋ 領域が広
く、ドレイン側のｎ＋ 領域が狭くなり、これによりＲ
ｓを低減でき、かつＶｇｄｏを向上させる効果がある。
【図１】この発明の一実施例による半導体装置の製造方
法を工程順に示す第１工程断面図である。
法を工程順に示す第１工程断面図である。
【図２】この発明の一実施例による半導体装置の製造方
法を工程順に示す第２工程断面図である。
法を工程順に示す第２工程断面図である。
【図３】この発明の一実施例による半導体装置の製造方
法を工程順に示す第３工程断面図である。
法を工程順に示す第３工程断面図である。
【図４】この発明の一実施例による半導体装置の製造方
法を工程順に示す第４工程断面図である。
法を工程順に示す第４工程断面図である。
【図５】従来の半導体装置の製造方法を工程順に示す第
１工程断面図である。
１工程断面図である。
【図６】従来の半導体装置の製造方法を工程順に示す第
２工程断面図である。
２工程断面図である。
１ 活性層等を備えた半導体基体
２ ｎ＋ 半導体層
３ リセス領域
４ ソース電極
５ ドレイン電極
６ フォトレジスト
７ ゲート電極
１０ ノンドープ半導体層
１１ 高融点ゲート
１２ イオン注入ビーム
１３ ｎ＋ 領域
Claims (1)
- 【請求項１】 活性層等を備えた半導体基体上に積層
されたノンドープ半導体層にリセスを形成する工程と、
前記リセス内に高融点ゲートを形成する工程と、前記リ
セスとゲートをマスクに斜め方向よりイオン注入を施す
工程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3444791A JPH04287932A (ja) | 1991-02-28 | 1991-02-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3444791A JPH04287932A (ja) | 1991-02-28 | 1991-02-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04287932A true JPH04287932A (ja) | 1992-10-13 |
Family
ID=12414507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3444791A Pending JPH04287932A (ja) | 1991-02-28 | 1991-02-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04287932A (ja) |
-
1991
- 1991-02-28 JP JP3444791A patent/JPH04287932A/ja active Pending
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