KR20000004749A - 누설전류를 감소한 트랜지스터 제조방법 - Google Patents
누설전류를 감소한 트랜지스터 제조방법 Download PDFInfo
- Publication number
- KR20000004749A KR20000004749A KR1019980026245A KR19980026245A KR20000004749A KR 20000004749 A KR20000004749 A KR 20000004749A KR 1019980026245 A KR1019980026245 A KR 1019980026245A KR 19980026245 A KR19980026245 A KR 19980026245A KR 20000004749 A KR20000004749 A KR 20000004749A
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- ion implantation
- region
- semiconductor substrate
- film
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 238000000034 method Methods 0.000 title claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 239000004065 semiconductor Substances 0.000 claims abstract description 24
- 150000002500 ions Chemical class 0.000 claims abstract description 21
- 238000010030 laminating Methods 0.000 claims abstract description 5
- 238000005530 etching Methods 0.000 claims abstract description 3
- 238000005468 ion implantation Methods 0.000 claims description 22
- 229920002120 photoresistant polymer Polymers 0.000 claims description 16
- 230000015556 catabolic process Effects 0.000 abstract description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 3
- 229920005591 polysilicon Polymers 0.000 abstract description 3
- 238000000151 deposition Methods 0.000 abstract 1
- 239000007943 implant Substances 0.000 description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 트랜지스터 제조방법에 관한 것으로서, 특히, 반도체기판상에 필드산화막을 형성한 후 트랜지스터의 게이트가 형성될 부분이 개방된 콘택부위를 갖도록 제1감광막을 적층하는 단계와; 상기 단계 후에 감광막의 콘택부위를 통하여 펀치쓰루특성을 개선시키도록 이온을 주입하여 제1이온주입영역을 형성하는 단계와; 상기 단계 후에 상기 제1이온주입영역의 상부에 콘택부위를 통하여 문턱전압특성을 개선시키도록 이온을 주입하여 제2이온주입영역을 형성하는 단계와; 상기 단계 후에 반도체기판상에 게이트산화막 및 폴리실리사이드층을 적층한 후 제1,제2이온주입영역 상부의 폴리실리사이드층 상에 제2감광막을 적층하는 단계와; 상기 단계 후에 폴리실리사이드층 및 게이트산화막을 식각한 후 게이트전극을 형성하여 정션영역을 개방시키는 단계로 이루어진 것을 특징으로 하는 누설전류를 감소한 트랜지스터제조방법인 바, 펀치쓰루특성을 증대시키는 제1이온주입영역 및 문턱전압을 증대시키는 제2이온주입영역을 복층으로 형성하므로 트랜지스터를 형성하여 반도체장치를 사용할 때 항복전압을 증대시키고 정션누설전류를 감소시켜 소자의 특성을 향상시키도록 하는 매우 유용하고 효과적인 발명이다.
Description
본 발명은 반도체장치의 제조공정에 관한 것으로, 특히, 반도체기판상에 필드산화막을 형성시킨 후에 활성영역에 트랜지스터가 형성될 부위를 개방시킨 감광막을 적층하여서 반도체기판에 펀치쓰루특성을 증대시키는 제1이온주입영역 및 항복전압을 증대시키는 제2이온주입영역을 형성하므로 트랜지스터를 형성하여 사용할 때 정션누설전류를 감소시키도록 하는 트랜지스터제조방법에 관한 것이다.
일반적으로, 반도체기판에 트랜지스터를 형성하기 전에 반도체기판에 전기적인 특성을 지닌 웰(Well)영역을 형성하여서 반도체기판에 형성된 트랜지스터가 전기적으로 작동되도록 하는 데, 이 웰영역에 수행되는 임플랜트(Implant)공정에는 펀치쓰루(Punch through)특성을 방지하기 위하여 펀치 스탑(Punch Stop)임플랜트와, 소자분리특성을 증대시키기 위한 필드 스탑(Field stop)임플랜트와, 트랜지스터의 문턱전압(threshold Voltage)을 낮추기 위한 문턱전압 조절 임플랜트등과 같은 다양한 임플랜트공정이 수행되어진다.
여기에서, 트랜지스터와 양측으로 이웃하는 반도체기판에 포스포로스(P)이온을 주입시킨 소오스/드레인이 정션영역(Junction Drain)에 형성되어지고, 종래에는 이 정션영역에도 상기한 각종의 임플랜트를 수행하면서 이온들이 주입되는 것이다.
그런데, 상기한 바와 같이, 반도체기판의 웰을 형성하면서 기판에 이온을 주입하여 펀치쓰루특성을 향상시키는 펀치 스탑 임플랜트와, 트랜지스터의 문턱전압을 향상시키기 위한 문턱전압조절 임플랜트를 수행하면서, 반도체기판에 이러한 이온이 주입 되어지게 되고, 그런 후에 이 이온이 주입된 부분 상에 트랜지스터가 형성되고 트랜지스터의 소오스/드레인에 해당하는 정셩영역에도 이온이 주입된 상태로 있게 된다.
그러므로, 이 두 종류의 이온은 트랜지스터와 정션영역에 전기적인 흐믐을 나쁘게 하여 저항을 증대시켜 트랜지스터의 특성을 열화시키고, 정션항복전압을 감소시키게 되어 이로 인한 정션누설전류를 증가시켜 소자의 특성을 저하시키므로 반도체장치의 전기적인 특성을 나쁘게 하는 문제점을 지니고 있었다.
본 발명은 이러한 점을 감안하여 안출한 것으로서, 반도체기판상에 필드산화막을 형성시킨 후에 활성영역에 트랜지스터가 형성될 부위를 개방시킨 감광막을 적층하여서 반도체기판에 펀치쓰루특성을 증대시키는 제1이온주입영역 및 항복전압을 증대시키는 제2이온주입영역을 형성하므로 트랜지스터를 형성하여 사용할 때 정션누설전류를 감소시키도록 하는 것이 목적이다.
도 1 내지 도 6은 본 발명에 따른 펀치쓰루특성을 강화한 트랜지스터제조방법을 순차적으로 보인 도면이다.
-도면의 주요부분에 대한 부호의 설명-
10 : 반도체기판 20 : 필드산화막
30 : 제1감광막 35 : 콘택부위
40 : 제1이온주입영역 50 : 제2이온주입영역
55 : 게이트산화막 60 : 폴리실리콘층
70 : 제2감광막 80 : 게이트전극
90 : 정션영역
이러한 목적은 반도체기판상에 필드산화막을 형성한 후 트랜지스터가 형성될 부분이 개방된 콘택부위를 갖도록 제1감광막을 적층하는 단계와; 상기 단계 후에 감광막의 콘택부위를 통하여 펀치쓰루특성을 개선시키도록 이온을 주입하여 제1이온주입영역을 형성하는 단계와; 상기 단계 후에 상기 제1이온주입영역의 상부에 콘택부위를 통하여 문턱전압특성을 개선시키도록 이온을 주입하여 제2이온주입영역을 형성하는 단계와; 상기 단계 후에 반도체기판상에 게이트산화막 및 폴리실리사이드층을 적층한 후 제1,제2이온주입영역 상부의 폴리실리사이드층 상에 제2감광막을 적층하는 단계와; 상기 단계 후에 폴리실리사이드층 및 게이트산화막을 식각한 후 게이트전극을 형성하여 정션영역을 개방시키는 단계로 이루어진 누설전류를 감소한 트랜지스터제조방법을 제공함으로써 달성된다.
그리고, 상기 제1,제2이온주입영역을 형성하기 위한 제1감광막과 게이트전극을 형성하기 위한 제2감광막의 개방될 부분이 서로 반대로 형성되어야 함으로, 특히, 상기 제1감광막은 네거티브 감광막을 사용하고, 상기 제2감광막은 포지티브 감광막을 사용하는 것이 바람직하다.
이하, 첨부한 도면에 의거하여 본 발명의 일실시예에 따른 누설전류를 감소한 트랜지스터제조방법에 대하여 상세히 설명하도록 한다.
먼저, 도 1에 도시된 바와 같이, 반도체기판(10)상에 필드산화막(20)을 형성한 후 트랜지스터의 게이트가 형성될 부분이 개방된 콘택부위(35)를 갖도록 제1감광막(30)을 적층하는 상태를 도시하고 있으며, 이 제1감광막(30)은 네거티브의 전기적 특성을 갖는 감광막을 사용하도록 한다.
도 2는 상기 단계 후에 감광막(70)의 콘택부위(35)를 통하여 펀치쓰루(Punch Through)특성을 개선시키도록 이온을 주입하여 제1이온주입영역(40)을 형성하는 상태를 도시하고 있다.
도 3은 상기 단계 후에 상기 제1이온주입영역(40)의 상부에 콘택 부위(35)를 통하여 문턱전압(Threshold Voltage)특성을 개선시키도록 이온을 주입하여 제2이온주입영역(50)을 형성하는 상태를 도시하고 있다.
그리고, 도 4 및 도 5는 상기 단계 후에 반도체기판(10)상에 게이트산화막(55) 및 폴리실리사이드층(60)을 적층한 후 제1,제2이온주입영역(40)(50)의 상부 폴리실리사이드층(60) 상에 포지티브의 전기적 특성을 갖는 제2감광막(70)을 적층하는 상태를 도시하고 있다.
또한, 도 6은 상기 단계 후에 폴리실리사이드층(60) 및 게이트산화막(55)을 식각한 후 게이트전극(80)을 형성하여 정션영역(90)을 개방시키는 상태를 도시하고 있다.
이와 같이. 종래에는 정션영역(90)에도 펀치쓰루특성을 증대시키기 위한 이온 및 문턱전압특성을 증대시키는 이온이 임플란트 되어지므로 정션영역에 소오스/드레인을 형성하여서 트랜지스터를 사용할 때 항복전압을 감소시키는 것에 반하여 본 발명의 경우에는 정션영역에 상기 양 이온이 주입되어지지 않으므로 항복전압을 저하시키지 않도록 하여 소자의 특성을 향상시키도록 한다.
따라서, 상기한 바와 같이 본 발명에 따른 전류특성을 감소한 트랜지스터제조방법을 이용하게 되면, 반도체기판상에 필드산화막을 형성시킨 후에 활성영역에 트랜지스터가 형성될 부위를 개방시킨 감광막을 적층하여서 반도체기판에 펀치쓰루특성을 증대시키는 제1이온주입영역 및 항복전압을 증대시키는 제2이온주입영역을 복층으로 형성하므로 트랜지스터를 형성하여 반도체장치를 사용할 때 정션누설전류를 감소시켜 소자의 특성을 향상시키도록 하는 매우 유용하고 효과적인 발명이다.
Claims (4)
- 반도체기판상에 필드산화막을 형성한 후 트랜지스터의 게이트가 형성될 부분이 개방된 콘택부위를 갖도록 제1감광막을 적층하는 단계와;상기 단계 후에 제1감광막의 콘택부위를 통하여 펀치쓰루특성을 개선시키도록 이온을 주입하여 제1이온주입영역을 형성하는 단계와;상기 단계 후에 상기 제1이온주입영역의 상부에 콘택부위를 통하여 문턱전압특성을 개선시키도록 이온을 주입하여 제2이온주입영역을 형성하는 단계와;상기 단계 후에 반도체기판상에 게이트산화막 및 폴실리사이드층을 적층한 후 제1,제2이온주입영역 상부의 폴리실리사이드층 상에 제2감광막을 적층하는 단계와;상기 단계 후에 폴리실리사이드층 및 게이트산화막을 식각하여 게이트전극을 형성하므로 정션영역을 개방시키는 단계로 이루어진 것을 특징으로 하는 누설전류를 감소한 트랜지스터제조방법.
- 제 1 항에 있어서, 상기 제1,제2이온주입영역을 형성하기 위한 제1감광막과 게이트전극을 형성하기 위한 제2감광막의 전기적 특성이 서로 반대인 것을 특징으로 하는 누설전류를 감소한 트랜지스터제조방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 제1감광막은 네거티브 감광막을 사용하는 것을 특징으로 하는 누설전류를 감소한 트랜지스터제조방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 제2감광막은 포지티브 감광막인 것을 특징으로하는 누설전류를 감소한 트랜지스터제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980026245A KR20000004749A (ko) | 1998-06-30 | 1998-06-30 | 누설전류를 감소한 트랜지스터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980026245A KR20000004749A (ko) | 1998-06-30 | 1998-06-30 | 누설전류를 감소한 트랜지스터 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000004749A true KR20000004749A (ko) | 2000-01-25 |
Family
ID=19542586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980026245A KR20000004749A (ko) | 1998-06-30 | 1998-06-30 | 누설전류를 감소한 트랜지스터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000004749A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102254810A (zh) * | 2011-07-05 | 2011-11-23 | 上海宏力半导体制造有限公司 | 半导体器件制备过程中光阻的去除方法 |
| US9129888B2 (en) | 2012-07-23 | 2015-09-08 | Samsung Electronics Co., Ltd. | Nitride-based semiconductor device and manufacturing method thereof |
-
1998
- 1998-06-30 KR KR1019980026245A patent/KR20000004749A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102254810A (zh) * | 2011-07-05 | 2011-11-23 | 上海宏力半导体制造有限公司 | 半导体器件制备过程中光阻的去除方法 |
| US9129888B2 (en) | 2012-07-23 | 2015-09-08 | Samsung Electronics Co., Ltd. | Nitride-based semiconductor device and manufacturing method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7371632B2 (en) | Semiconductor device having high-voltage transistor and PIP capacitor and method for fabricating the same | |
| GB2313233A (en) | CMOS transistor and manufacturing method therefor | |
| JP2619340B2 (ja) | 半導体素子の高電圧トランジスタ構造及びその製造方法 | |
| KR20040072962A (ko) | 자기정렬 콘택홀을 갖는 반도체 장치및 그 제조방법 | |
| KR20000004749A (ko) | 누설전류를 감소한 트랜지스터 제조방법 | |
| KR100712978B1 (ko) | 반도체 소자 제조방법 | |
| KR100386610B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR100434712B1 (ko) | Soi모스트랜지스터제조방법. | |
| KR100339430B1 (ko) | 반도체소자의 제조방법 | |
| KR100214519B1 (ko) | 반도체소자 제조방법 | |
| KR100546123B1 (ko) | 반도체소자의 트랜지스터 형성방법 | |
| KR100533395B1 (ko) | 버티컬 트랜지스터 제조방법 | |
| US6936517B2 (en) | Method for fabricating transistor of semiconductor device | |
| KR100311177B1 (ko) | 반도체장치의 제조방법 | |
| KR100259347B1 (ko) | 모스트랜지스터의 구조 및 그 제조방법 | |
| KR940010519B1 (ko) | 반도체 장치의 제조방법 | |
| KR19980033885A (ko) | Soi 모스 트랜지스터 제조방법 | |
| KR0165347B1 (ko) | 고내압 트랜지스터 및 그 제조방법 | |
| JPS6251248A (ja) | 半導体装置の製造方法 | |
| KR20010061414A (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR101110178B1 (ko) | 고전압 트랜지스터의 제조방법 | |
| KR100266687B1 (ko) | 트랜지스터 제조방법 | |
| KR100451463B1 (ko) | 이중 게이트산화막을 가진 반도체소자의 제조방법 | |
| KR20010065744A (ko) | 모스형 트랜지스터 제조방법 | |
| KR20020044862A (ko) | 모스형 트랜지스터 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |