JPH0256967A - 静電誘導半導体装置の製造方法 - Google Patents
静電誘導半導体装置の製造方法Info
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- JPH0256967A JPH0256967A JP20692988A JP20692988A JPH0256967A JP H0256967 A JPH0256967 A JP H0256967A JP 20692988 A JP20692988 A JP 20692988A JP 20692988 A JP20692988 A JP 20692988A JP H0256967 A JPH0256967 A JP H0256967A
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- impurity diffusion
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66356—Gated diodes, e.g. field controlled diodes [FCD], static induction thyristors [SITh], field controlled thyristors [FCTh]
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、静電誘導半導体装置の製造方法に関する。
静電誘導半導体装置のひとつに、静電誘導サイリスクが
ある。このサイリスクは、ターンオン時間が短く、しか
も、電流容量が大きいといった利点があるが、ターンオ
フ時間が比較前髪いため、スイッチング時間が十分に短
くないという欠点がある。
ある。このサイリスクは、ターンオン時間が短く、しか
も、電流容量が大きいといった利点があるが、ターンオ
フ時間が比較前髪いため、スイッチング時間が十分に短
くないという欠点がある。
ターンオフ時間を縮めるために、様々な工夫がされてい
る。例えば、放射線を照射して格子欠陥領域を半導体基
板内に形成し、ターンオフ時に高比抵抗領域内に残留し
たり、アノード領域から注入されてくる正孔を、格子欠
陥領域で捕らえて迅速に消滅させるようにしている。た
だ、この格子欠陥領域を設ける方式では、放射線照射と
いう特別な工程が必要であったり、放射線照射がオン抵
抗のかなりの増大を伴うといった問題がある。
る。例えば、放射線を照射して格子欠陥領域を半導体基
板内に形成し、ターンオフ時に高比抵抗領域内に残留し
たり、アノード領域から注入されてくる正孔を、格子欠
陥領域で捕らえて迅速に消滅させるようにしている。た
だ、この格子欠陥領域を設ける方式では、放射線照射と
いう特別な工程が必要であったり、放射線照射がオン抵
抗のかなりの増大を伴うといった問題がある。
これ以外に、アノードシヨート構造をとる方式がある。
第2図(a)〜(f)は、従来のアノードショート構造
の静電誘導サイリスクを製造する時の様子を順を追って
あられす。
の静電誘導サイリスクを製造する時の様子を順を追って
あられす。
第2図(alに′みるように、N−型半導体基板20の
両面に酸化膜21.22を形成し、第2図(b)にみる
ように、酸化膜21.22の所定の位置に窓21a・・
・ 22a・・・を明ける。ついで、この窓21a、2
2aのところに、第2図(C)にみるように、ゲート領
域23およびアノード領域24用のP゛不純物拡散領域
をそれぞれ形成する。
両面に酸化膜21.22を形成し、第2図(b)にみる
ように、酸化膜21.22の所定の位置に窓21a・・
・ 22a・・・を明ける。ついで、この窓21a、2
2aのところに、第2図(C)にみるように、ゲート領
域23およびアノード領域24用のP゛不純物拡散領域
をそれぞれ形成する。
続いて、第2図+d+にみるように、酸化膜21.22
における各ゲート領域23間、アノード領域24間の中
央位置にそれぞれ窓21b・・・ 22b・・・を明け
る。そして、これらの窓21b、22bのところに、第
2図(elにみるように、カソード領域25およびアノ
ードショート領域26用のN゛不純物拡散領域をそれぞ
れ形成する。その後、第2図(f)にみるように、半導
体基板20の表面にカソード電極27とゲート電極29
を形成し、裏面にアノード電極28を形成する。
における各ゲート領域23間、アノード領域24間の中
央位置にそれぞれ窓21b・・・ 22b・・・を明け
る。そして、これらの窓21b、22bのところに、第
2図(elにみるように、カソード領域25およびアノ
ードショート領域26用のN゛不純物拡散領域をそれぞ
れ形成する。その後、第2図(f)にみるように、半導
体基板20の表面にカソード電極27とゲート電極29
を形成し、裏面にアノード電極28を形成する。
カソード領域25に向かう位置に形成されたアノード領
域24とは逆の導電型領域であるアノードショート領域
26は、ターンオフ時、高比抵抗領域(ベース領域)内
、特にアノード領域24近傍の電子を隣合うアノード領
域24間の間を通して素速くアノード側に引きつけ、蓄
積されたり注入されてくる正孔と再結合させる。この再
結合により正孔の消滅が促進されるため、ターンオフ時
間は短くなる。
域24とは逆の導電型領域であるアノードショート領域
26は、ターンオフ時、高比抵抗領域(ベース領域)内
、特にアノード領域24近傍の電子を隣合うアノード領
域24間の間を通して素速くアノード側に引きつけ、蓄
積されたり注入されてくる正孔と再結合させる。この再
結合により正孔の消滅が促進されるため、ターンオフ時
間は短くなる。
しかしながら、上記の製造方法は、作業性がよくない。
上記製造方法では、アノード領域24とアノードショー
ト領域26のそれぞれが正確に位置決めされていないと
十分な性能が発揮されない。例えば、アノードショート
領域2Gの位置が片側にずれると、ターンオフ時に電子
を十分にアノード側に効果的に引きつけられなくなって
しまう。各領域24.26を精度良く位置決めするには
、酸化膜22に明けた窓22a、22bの位置を正確に
アライメントする(マスク合せする)必要があるが、こ
のアライメントは手間のかかる作業である。もちろん、
ゲート領域23とカソード領域25形成用の窓21a、
21bの位置も正確にアライメントする必要がある。全
部の窓のアライメントをするのには相当の作業時間を要
してしまうので作業性が良(ないのである。
ト領域26のそれぞれが正確に位置決めされていないと
十分な性能が発揮されない。例えば、アノードショート
領域2Gの位置が片側にずれると、ターンオフ時に電子
を十分にアノード側に効果的に引きつけられなくなって
しまう。各領域24.26を精度良く位置決めするには
、酸化膜22に明けた窓22a、22bの位置を正確に
アライメントする(マスク合せする)必要があるが、こ
のアライメントは手間のかかる作業である。もちろん、
ゲート領域23とカソード領域25形成用の窓21a、
21bの位置も正確にアライメントする必要がある。全
部の窓のアライメントをするのには相当の作業時間を要
してしまうので作業性が良(ないのである。
さらに、アライメントの精度も良くない。上記の製造方
法では、アノードショート領域の位置がカソード領域に
対してずれ易い。というのは、アノードショート領域が
つぎのような手順で位置合せされているからである。
法では、アノードショート領域の位置がカソード領域に
対してずれ易い。というのは、アノードショート領域が
つぎのような手順で位置合せされているからである。
半導体基板表面のゲート領域用P°不純物拡散領域を基
準として、裏面のアノード領域の位置合せを行い、つい
で、このアノード領域に対して裏面のアノードショート
領域の位置合せを行うようにしているのであるが、この
場合、各位置合せ精度が−0,5〜+0.5μmである
とすると、アノードショート領域はカソード領域に対し
、−1,5〜+1.5μmの精度にしか位置合せできな
い。そのため、製造の歩留まりが悪かったり、得られた
静電誘導半導体装置の性能が十分でなかったりし易いの
である。
準として、裏面のアノード領域の位置合せを行い、つい
で、このアノード領域に対して裏面のアノードショート
領域の位置合せを行うようにしているのであるが、この
場合、各位置合せ精度が−0,5〜+0.5μmである
とすると、アノードショート領域はカソード領域に対し
、−1,5〜+1.5μmの精度にしか位置合せできな
い。そのため、製造の歩留まりが悪かったり、得られた
静電誘導半導体装置の性能が十分でなかったりし易いの
である。
この発明は、上記アライメントに要する作業時間が少な
く、しかも、アライメント精度も良好な静電誘導半導体
装置の製造方法を提供することを課題とする。
く、しかも、アライメント精度も良好な静電誘導半導体
装置の製造方法を提供することを課題とする。
上記課題を解決するため、発明者らは、様々な角度から
検討をした結果、アノード領域用の不純物拡散領域を半
導体基板の他側全面に形成しておいて、この不純物拡散
領域におけるカソード領域に向かう個所を局部的に逆導
電型の不純物拡散領域に変えるようにしても、この逆導
電型の不純物拡散領域のターンオフ時間短縮作用に実質
的な影響がなく、しかも、アライメントに要する時間の
短縮・精度の向上が図れることを見出し、この発明を完
成させることができたのである。
検討をした結果、アノード領域用の不純物拡散領域を半
導体基板の他側全面に形成しておいて、この不純物拡散
領域におけるカソード領域に向かう個所を局部的に逆導
電型の不純物拡散領域に変えるようにしても、この逆導
電型の不純物拡散領域のターンオフ時間短縮作用に実質
的な影響がなく、しかも、アライメントに要する時間の
短縮・精度の向上が図れることを見出し、この発明を完
成させることができたのである。
したがって、この発明にかかる静電誘導半導体装置の製
造方法では、アノード電極と高比抵抗領域を短絡させる
、アノード領域とは逆導電型の領域(以下、適宜「アノ
ニドショート領域」と言う)をカソード領域に向かう位
置に形成するに際して、まず、半導体基板の他側全面に
アノード領域用の不純物拡散領域を前記逆導電型の領域
が達する深さよりも浅く形成しておいて、この不純物拡
散領域に前記逆導電型の領域(アノードショート領域)
用の不純物拡散領域を形成するようにしている。
造方法では、アノード電極と高比抵抗領域を短絡させる
、アノード領域とは逆導電型の領域(以下、適宜「アノ
ニドショート領域」と言う)をカソード領域に向かう位
置に形成するに際して、まず、半導体基板の他側全面に
アノード領域用の不純物拡散領域を前記逆導電型の領域
が達する深さよりも浅く形成しておいて、この不純物拡
散領域に前記逆導電型の領域(アノードショート領域)
用の不純物拡散領域を形成するようにしている。
アノード領域用の不純物拡散領域の形成の際には、アラ
イメントは必要ない。これは、アノード領域用の不純物
拡散領域は、従来のような局所的な選択形成ではなく、
半導体基板の他側への全画成だからである。そして、こ
の不純物拡散領域は、アノードショート領域の拡散の深
さより浅い(つまり、不純物拡散領域の層の厚みが、後
に形成するアノードショート領域の層よりも薄い)ので
、アノードショート領域用の不純物拡散領域は、アノー
ド電極と高比抵抗領域の間を短絡するように形成され、
十分なターンオフ時間の短縮作用を発揮する。
イメントは必要ない。これは、アノード領域用の不純物
拡散領域は、従来のような局所的な選択形成ではなく、
半導体基板の他側への全画成だからである。そして、こ
の不純物拡散領域は、アノードショート領域の拡散の深
さより浅い(つまり、不純物拡散領域の層の厚みが、後
に形成するアノードショート領域の層よりも薄い)ので
、アノードショート領域用の不純物拡散領域は、アノー
ド電極と高比抵抗領域の間を短絡するように形成され、
十分なターンオフ時間の短縮作用を発揮する。
以下、この発明を、その−例をあられす図面を参照しな
がら詳しく説明する。
がら詳しく説明する。
第1図(a)〜(幻は、この発明にかかる静電誘導半導
体装置の一例により、静電誘導サイリスタを製造すると
きの様子を順を追ってあられす。
体装置の一例により、静電誘導サイリスタを製造すると
きの様子を順を追ってあられす。
第1図(alにみるように、例えば、シリコン単結晶か
らなるN−型半導体基板1の両面に酸化膜2.3を形成
し、第1図fb)にみるように、半導体基板1表面にあ
る酸化膜2の所定位置に窓2a・・・を明ける。ついで
、この窓2aのところに、第1′図(C)にみるように
、ゲート領域4用P+不純物拡散領域を半導体基板1の
表面側(−例)に形成し、その後、裏面にある酸化膜3
を除去する。
らなるN−型半導体基板1の両面に酸化膜2.3を形成
し、第1図fb)にみるように、半導体基板1表面にあ
る酸化膜2の所定位置に窓2a・・・を明ける。ついで
、この窓2aのところに、第1′図(C)にみるように
、ゲート領域4用P+不純物拡散領域を半導体基板1の
表面側(−例)に形成し、その後、裏面にある酸化膜3
を除去する。
続いて、第1図(d)にみるように、半導体基板1の裏
面にアノード領域用のP゛不純物拡散領域5を形成する
。なお、6は熱処理の際に裏面にできた酸化膜である。
面にアノード領域用のP゛不純物拡散領域5を形成する
。なお、6は熱処理の際に裏面にできた酸化膜である。
このP゛不純物拡散領域5は、後で形成されるアノード
ショート領域が達する深さよりも浅く形成されている。
ショート領域が達する深さよりも浅く形成されている。
半導体基板1裏面にP゛不純物拡散領域5を形成した後
、第1図(e)にみるように、酸化膜2にカソード領域
形成′用の窓2b・・・を、酸化膜6にアノードショー
ト領域形成用の窓6a・・・を明ける。窓2b、窓6a
を形成するには、例えば、酸化膜26の窓形成個所以外
のところをレジストで覆っておいて、半導体基板lをエ
ツチング液に浸漬して、窓形成個所の酸化膜を表裏面と
も同時に選択的に除去した後、レジストを剥離するよう
にすればよい。なお、窓6aは窓2bの真下(向かう位
置)にあって、通常、略同じ程度の窓幅である。
、第1図(e)にみるように、酸化膜2にカソード領域
形成′用の窓2b・・・を、酸化膜6にアノードショー
ト領域形成用の窓6a・・・を明ける。窓2b、窓6a
を形成するには、例えば、酸化膜26の窓形成個所以外
のところをレジストで覆っておいて、半導体基板lをエ
ツチング液に浸漬して、窓形成個所の酸化膜を表裏面と
も同時に選択的に除去した後、レジストを剥離するよう
にすればよい。なお、窓6aは窓2bの真下(向かう位
置)にあって、通常、略同じ程度の窓幅である。
この後、窓2b、5aのところに、第1図(f)にみる
ように、カソード領域7とアノードショート領域8用の
N゛不純物拡散領域を形成する。N゛不純物拡散領域の
形成は、例えば、N型不純物を半導体基板表面側と裏面
側に別々にイオン注入しておいてから、熱処理すること
で行うか、不純物を含む所定の加熱雰囲気中に半導体基
板を置いて不純物を表面側と裏面側に同時にデポジット
しておいてから、熱処理することで行う。P゛不純物拡
散領域5の厚みは、上述のように極く薄く、そのため、
アノードショート領域8用のNゝ不純物拡散領域は高比
抵抗領域1aまで達する。この実施例のように、カソー
ド領域7とアノードショート領域8を同時に形成する場
合、P゛不純物拡散領域5の厚みは、例えば、カソード
領域7形成用の窓2bの幅程度の寸法とすればよい。
ように、カソード領域7とアノードショート領域8用の
N゛不純物拡散領域を形成する。N゛不純物拡散領域の
形成は、例えば、N型不純物を半導体基板表面側と裏面
側に別々にイオン注入しておいてから、熱処理すること
で行うか、不純物を含む所定の加熱雰囲気中に半導体基
板を置いて不純物を表面側と裏面側に同時にデポジット
しておいてから、熱処理することで行う。P゛不純物拡
散領域5の厚みは、上述のように極く薄く、そのため、
アノードショート領域8用のNゝ不純物拡散領域は高比
抵抗領域1aまで達する。この実施例のように、カソー
ド領域7とアノードショート領域8を同時に形成する場
合、P゛不純物拡散領域5の厚みは、例えば、カソード
領域7形成用の窓2bの幅程度の寸法とすればよい。
その後、第1図fg+にみるように、酸化膜(絶縁膜)
2に孔を明け、ゲート電極11、カソード電極12を形
成し、酸化膜6を除去してアノード領域5′とアノード
ショート領域8の表面を一旦露出させてから両領域表面
に接するようにアノード電極13を形成する。
2に孔を明け、ゲート電極11、カソード電極12を形
成し、酸化膜6を除去してアノード領域5′とアノード
ショート領域8の表面を一旦露出させてから両領域表面
に接するようにアノード電極13を形成する。
上記実施例では、上にみたように、アノード領域用のP
゛不純物拡散領域の形成の際にはアライメントは不要で
あり、全アライメント作業時間は少なくなる。また、ア
ノードショート領域の位置合せは、カソード領域を基準
として行うだけであるから、位置合せ精度は、第2図(
a)〜ff)の場合の−1,5〜+1.5.umに比べ
−0,5〜+ 0.5 p mと良くなる。
゛不純物拡散領域の形成の際にはアライメントは不要で
あり、全アライメント作業時間は少なくなる。また、ア
ノードショート領域の位置合せは、カソード領域を基準
として行うだけであるから、位置合せ精度は、第2図(
a)〜ff)の場合の−1,5〜+1.5.umに比べ
−0,5〜+ 0.5 p mと良くなる。
この発明は上記実施例に限らない。上記実施例では、カ
ソード領域用とアノードショート領域用の不純物拡散領
域を同時に形成するようにしていたが、同時に形成しな
くてもよい。また、静電誘導サイリスタは、いわゆる表
面ゲート型であったが、いわゆる埋め込みゲート型であ
ってもよい。
ソード領域用とアノードショート領域用の不純物拡散領
域を同時に形成するようにしていたが、同時に形成しな
くてもよい。また、静電誘導サイリスタは、いわゆる表
面ゲート型であったが、いわゆる埋め込みゲート型であ
ってもよい。
さらに、静電誘導半導体装置が、バイポーラ型トランジ
スタ等の他の種類のものであってもよい。
スタ等の他の種類のものであってもよい。
以上に述べたように、この発明の静電誘導半導体装置の
製造方法では、アノード領域用の不純物拡散領域を形成
する際のアライメンが不要になるため、作業性が向上し
製造時間の短縮・コストダウンが図れ、しかも、カソー
ド領域とアノードショート領域のアライメント精度が良
くなり、歩留まりや性能の向上が図れる。
製造方法では、アノード領域用の不純物拡散領域を形成
する際のアライメンが不要になるため、作業性が向上し
製造時間の短縮・コストダウンが図れ、しかも、カソー
ド領域とアノードショート領域のアライメント精度が良
くなり、歩留まりや性能の向上が図れる。
第1図(a)〜(glは、この発明にかかる静電誘導半
導体装置の製造方法の一例により、静電誘導サイリスタ
を作るときの様子を順を追ってあられす概略断面図、第
2図(al〜(f)は、従来の静電誘導サイリスクを作
るときの様子を順を追ってあられす概略断面図である。 工・・・半導体基板 1a・・・高比抵抗領域 4・・
・ゲート領域 5・・・アノード領域用不純物拡散領
域5′・・・アノード領域 7・・・カソード領域
8・・・アノードショート領域(逆導電型の領域)1
3・・・アノード電極 代理人 弁理士 松 本 武 彦 第1 (d) (b) (e)
導体装置の製造方法の一例により、静電誘導サイリスタ
を作るときの様子を順を追ってあられす概略断面図、第
2図(al〜(f)は、従来の静電誘導サイリスクを作
るときの様子を順を追ってあられす概略断面図である。 工・・・半導体基板 1a・・・高比抵抗領域 4・・
・ゲート領域 5・・・アノード領域用不純物拡散領
域5′・・・アノード領域 7・・・カソード領域
8・・・アノードショート領域(逆導電型の領域)1
3・・・アノード電極 代理人 弁理士 松 本 武 彦 第1 (d) (b) (e)
Claims (1)
- 1半導体基板の一側にカソード領域と同領域を挟むよう
にして形成されたゲート領域が設けられ、他側にアノー
ド領域が設けられていて、かつ、前記アノード領域とカ
ソード領域の間に電流通路となる高比抵抗領域が設けら
れているとともに、前記半導体基板の他側にはアノード
電極と高比抵抗領域を短絡させる、アノード領域とは逆
導電型の領域がカソード領域に向かう位置に形成されて
いる静電誘導半導体装置を得るにあたり、前記半導体基
板の他側全面にアノード領域用の不純物拡散領域を前記
逆導電型の領域が達する深さよりも浅く形成しておいて
、この不純物拡散領域に前記逆導電型領域用の不純物拡
散領域を形成するようにすることを特徴とする静電誘導
半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20692988A JPH0256967A (ja) | 1988-08-20 | 1988-08-20 | 静電誘導半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP20692988A JPH0256967A (ja) | 1988-08-20 | 1988-08-20 | 静電誘導半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
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JPH0256967A true JPH0256967A (ja) | 1990-02-26 |
Family
ID=16531394
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP20692988A Pending JPH0256967A (ja) | 1988-08-20 | 1988-08-20 | 静電誘導半導体装置の製造方法 |
Country Status (1)
Country | Link |
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JP (1) | JPH0256967A (ja) |
-
1988
- 1988-08-20 JP JP20692988A patent/JPH0256967A/ja active Pending
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