JPH07235660A

JPH07235660A - サイリスタの製造方法

Info

Publication number: JPH07235660A
Application number: JP26175692A
Authority: JP
Inventors: Hiroshi Hamaguchi; 拓浜口
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1992-09-30
Filing date: 1992-09-30
Publication date: 1995-09-05

Abstract

(57)【要約】【目的】拡散時の表面異常発生を防止するサイリスタの
製造方法を提供する。【構成】Ｎ型シリコン基板20の表面に絶縁膜40を形成
し、絶縁膜40のアイソレーション領域およにベース領域
に対応する部分を除去して、シリコン基板20を部分的に
露出する（図3(a)）。露出したシリコン基板20のアイソ
レーション領域に対応する箇所に、溝41を形成する（図
3(b)）。絶縁膜40をマスクとして、Ｐ型アイソレーショ
ン拡散層21、Ｐ型ベース拡散層23およびＰ型アノード拡
散層22を同時に形成する（図3(c)）。ベース拡散層23内
にＮ型カソード拡散層24を形成する（図3(d)）。アノー
ド拡散層22にアノード電極25を、カソード拡散層24にカ
ソード電極27を、ベース拡散層23にゲート電極29をそれ
ぞれ接続する（図3(e)）。【効果】アイソレーション拡散層は、シリコン基板の表
面、および溝の側壁、底面の３方向から拡散し、拡散時
間が短縮する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、３つ以上のＰＮ接合を
有し、所定のスイッチング動作を行うサイリスタの製造
方法に関し、特にそのアイソレーションおよびベースの
不純物拡散方法に係る。

【０００２】

【従来の技術】従来より、サイリスタは、整流作用だけ
でなく電力制御が可能であるため、非常に広い分野で使
用されている。図５に、最も基本的なサイリスタの構造
を示す。一般にサイリスタは、図５の如く、ＰＮＰＮ４
層構造を有しており、ＰＮＰＮ層を上から順にＰ₁層を
アノード、Ｎ₁層をＮベース、Ｐ₂層をＰベース、Ｎ₂
層をカソードと呼ぶ。そして、アノードＰ₁にアノード
電極Ａを、カソードＮ₂にカソード電極Ｋを、Ｐベース
Ｐ₂にゲート電極Ｇをそれぞれ接続している。つまり、
サイリスタは、少なくとも３つのＰＮ接合を有し、アノ
ードＰ₁、カソードＮ₂およびＰベースＰ₂に接続され
た３種類の電極Ａ，Ｋ，Ｇを備えている。

【０００３】それゆえ、サイリスタは、カソードＮ₂に
負の電圧（−Ｖ）が印加されている状態において阻止特
性を有する。一方、アノードＰ₁に正の電圧（＋Ｖ）が
印加されている状態においては、オフ状態およびオン状
態の２つの安定状態を持つことが可能で、オフ状態から
オン状態への移行がゲート電流によって制御される。こ
れを具体化した素子として、例えばＳＣＲ(Semiconduct
or Controlled Rectifier : 商品名) が知られており、
数ｍＡ〜数ｋＡ、数Ｖ〜数１０ｋＶのスイッチングに広
く使用され、中でも大電力制御素子として必須のもので
ある。

【０００４】図６は従来のサイリスタの製造方法を工程
順に示す概略断面図である。図６を参照しつつ、従来の
サイリスタの製造方法について説明する。まず、図６
（ａ）のように、Ｎ型シリコン基板１の両面にＳｉＯ₂
膜２を形成する。その後、フォトレジスト、フォトエッ
チングといったフォトリソグラフィー技術により、Ｓｉ
Ｏ₂膜２のアイソレーション領域に対応する部分を除去
して、Ｎ型シリコン基板１が部分的に露出するようにパ
ターニングする。

【０００５】次に、図６（ｂ）のように、ＳｉＯ₂膜２
をマスクとして、素子分離のため上下から不純物拡散を
行い、Ｎ型シリコン基板１内にＰ型アイソレーション拡
散層３，４を深く形成する。そして、図６（ｃ）のよう
に、図６（ｂ）でマスクとして用いたＳｉＯ₂膜２を除
去し、新たにＮ型シリコン基板１の一方表面のみにＳｉ
Ｏ₂膜５を形成する。その後、フォトリソグラフィー技
術により、ＳｉＯ₂膜５のベース領域に対応する部分を
除去して、Ｎ型シリコン基板１の一方表面が部分的に露
出するようにパターニングする。つづいて、ＳｉＯ₂膜
５をマスクとして、不純物拡散を行い、Ｎ型シリコン基
板１の表層部にＰ型ベース拡散層６を形成する。同時
に、Ｎ型シリコン基板１の他方表面全体にも不純物拡散
を行い、下側のＰ型アイソレーション拡散層４に接続す
るＰ型アノード拡散層７を形成する。

【０００６】その後、図６（ｄ）のように、図６（ｃ）
でマスクとして用いたＳｉＯ₂膜５を除去し、新たにＮ
型シリコン基板１の一方表面のみにＳｉＯ₂膜８を形成
する。その後、フォトリソグラフィー技術により、Ｓｉ
Ｏ₂膜８のカソード領域に対応する部分を除去して、Ｎ
型シリコン基板１の一方表面が露出するようにパターニ
ングする。つづいて、ＳｉＯ₂膜８をマスクとして、不
純物拡散を行い、Ｐ型ベース拡散層６内にＮ型カソード
拡散層９を形成する。

【０００７】しかる後、図６（ｅ）のように、Ｐ型アノ
ード拡散層７にアノード電極１０を、Ｎ型カソード拡散
層９にカソード電極１１を、Ｐ型ベース拡散層６にゲー
ト電極１２をそれぞれ接続する。

【０００８】

【発明が解決しようとする課題】しかしながら、上記製
造方法においては、図６（ｄ）のＮ型カソード拡散層９
を形成する工程に至るまでに、図６（ｂ）の工程におけ
るＰ型アイソレーション拡散層３，４の形成、図６
（ｃ）の工程におけるＰ型ベース拡散層６およびＰ型ア
ノード拡散層７の形成といった具合に、不純物拡散を２
回の工程に分けて行っているので、これに付随するフォ
トリソグラフィー技術による絶縁膜のパターニングに関
しても、図６（ａ）の工程における、Ｎ型シリコン基板
１の両面に形成されたＳｉＯ₂膜２のパターニング、図
６（ａ）の工程における、Ｎ型シリコン基板１の表面に
形成されたＳｉＯ₂膜５のパターニングといった具合に
合計３回行わなわなければならない。そのため、製造工
程数が増えるばかりか、製造に要する時間も多くなって
いる。

【０００９】また、Ｐ型アイソレーション拡散層３，
４、Ｐ型ベース拡散層６およびＰ型アノード拡散層７の
形成にあっては、１２００〜１３００℃の高温雰囲気中
で、例えばボロン等のＰ型不純物を拡散させて行われ
る。しかし、不純物拡散は、上記のように２回の工程に
分けて行われているので、高温雰囲気中の拡散に長時間
を要している。そのため、ＳｉＯ₂とホウ素等のＰ型不
純物とが異常反応を起こし、半導体基板にピンホール等
の表面異常が発生し、絶縁耐圧の劣化や歩留りの低下に
つながっている。

【００１０】因に、Ｎ型シリコン基板の板厚を２００μ
ｍとした場合、Ｐ型アイソレーション拡散層３，４は１
００〜１２０μｍの深さをもって形成しなければなら
ず、拡散時間は約２００時間を要する。また、Ｐ型ベー
ス拡散層６は３０〜５０μｍ、Ｐ型アノード拡散層７は
約５０μｍ程度の深さをもってそれぞれ形成しなければ
ならず、拡散時間は約７０時間を要する。よって、合計
の拡散時間は、約２７０時間と長時間となる。

【００１１】本発明は、上記に鑑み、製造工程数の削減
および製造時間の短縮を実現すると共に、拡散による表
面異常の発生を防止できるサイリスタの製造方法の提供
を目的とする。

【００１２】

【課題を解決するための手段】本発明による、３つ以上
のＰＮ接合を有し、所定のスイッチング動作を行うサイ
リスタの製造方法は、予め定める第１導電型の半導体基
板の一方表面上に、絶縁膜を形成する工程、前記工程で
形成された絶縁膜のアイソレーション領域およびベース
領域に対応する部分を除去して、半導体基板の一方表面
を部分的に露出させる工程、前記工程で露出された半導
体基板のアイソレーション領域に対応する箇所に、半導
体基板に一方表面から所定の深さの溝を形成する工程、
ならびに半導体基板の一方表面上の絶縁膜をマスクとし
て、半導体基板の一方表面側および他方表面側から同時
に不純物拡散を行い、半導体基板と導電型が異なる、第
２導電型のアイソレーション拡散層およびベース拡散層
を同時に形成する工程を含むものである。

【００１３】

【作用】上記製造方法においては、予め定める第１導電
型の半導体基板の一方表面上に、絶縁膜を形成し、この
絶縁膜のアイソレーション領域およびベース領域に対応
する部分を除去して、半導体基板の一方表面を部分的に
露出させる。そして、露出された半導体基板のアイソレ
ーション領域に対応する箇所に、半導体基板の一方表面
から所定の深さの溝を形成する。その後、半導体基板の
一方表面上の絶縁膜をマスクとして、半導体基板の一方
表面側および他方表面側から同時に不純物拡散を行い、
半導体基板と導電型の異なる、第２導電型のアイソレー
ション拡散層およびベース拡散層を同時に形成する。そ
のため、アイソレーション拡散層およびベース拡散層の
形成が完了するまでの、絶縁膜のパターニングおよび不
純物拡散の回数は、それぞれ１回で済む。よって、製造
工程数が減ると共に、製造工程も簡単なものとなる。

【００１４】また、アイソレーション拡散層およびベー
ス拡散層を形成する前に、半導体基板のアイソレーショ
ン領域に対応する箇所に、所定の深さの溝を形成してお
くことで、素子分離のために深く形成する必要があるア
イソレーション拡散層の拡散は、半導体基板の表面、お
よび溝の側壁、底面の３方向から不純物が拡散すること
になり、極めて短時間で所定の状態をもって終了させる
ことができる。

【００１５】したがって、高温雰囲気中の拡散時間を大
幅に短縮できるから、絶縁膜と不純物との異常反応を防
止できる。そのため、半導体基板にピンホール等の表面
異常が発生せずに済み、絶縁耐圧および歩留りの向上に
つながる。

【００１６】

【実施例】以下、本発明の一実施例を添付図面に基づい
て詳述する。図１は本発明の一実施例に係るサイリスタ
の構成を示す概略断面図である。図１を参照しつつ、本
実施例に係るサイリスタの構成について説明する。本実
施例のサイリスタは、図１の如く、ＰＮＰＮ４層構造を
有している。すなわち、サイリスタは、Ｎ型シリコン基
板２０と、Ｎ型シリコン基板２０内で、素子分離のため
に深く形成されたＰ型アイソレーション拡散層２１と、
Ｎ型シリコン基板２０の裏層部において、Ｐ型アイソレ
ーション拡散層２１と接続するＰ型アノード拡散層２２
と、Ｐ型アイソレーション拡散層２１とＰ型アノード拡
散層２２とで囲まれたＮ型シリコン基板２０の表層部に
形成されたＰ型ベース拡散層２３と、Ｐ型ベース拡散層
２３内に形成されたＮ型カソード拡散層２４とを備えて
いる。

【００１７】Ｎ型シリコン基板２０には、低濃度（１０
¹³〜１０¹⁵ｃｍ^-3）にＮ型不純物が注入されている。ま
た、Ｐ型アノード拡散層２２には、高濃度（１０¹⁹〜１
０²¹ｃｍ^-3）にＰ型不純物が、Ｎ型カソード拡散層２４
には、高濃度（１０¹⁹〜１０ ²¹ｃｍ^-3）にＮ型不純物が
それぞれ注入されている。Ｐ型アノード拡散層２２は、
アノード電極２５が接続されており、Ｎ型カソード拡散
層２４は、コンタクトホール２６を介してカソード電極
２７が接続されている。また、Ｐ型ベース拡散層２３
は、コンタクトホール２８を介してゲート電極２９が接
続されている。

【００１８】カソード電極２７およびゲート電極２９
は、Ｎ型シリコン基板２０の表面上に形成された絶縁膜
３０により互いに絶縁されている。図２はサイリスタの
電圧−電流特性を示す図である。図２を参照して、ゲー
ト電流Ｉ_Gを流さない場合（Ｉ_G＝０）には、アノード
拡散層２２側を正とする順方向でも阻止状態であり、電
圧は、Ｎ型シリコン基板２０とＰ型ベース拡散層２３と
のＰＮ接合に加わる。印加電圧Ｖがブレークオーバー電
圧Ｖ_BOに達すると、漏れ電流が増加し、つづいてターン
オフして導通状態となる。次に、ゲート電極２８をカソ
ード拡散層２４に対して正電位としてゲート電流Ｉ_Gを
流すと、その値に応じてブレークオーバー電圧Ｖ_BOが次
第に低下し、ついには０となる。したがって、ゲートに
電流を流すことによって導通状態にできる。

【００１９】図３は上記サイリスタの製造方法を工程順
に示す概略断面図である。図３を参照しつつ、上記サイ
リスタ製造方法について説明する。まず、図３（ａ）の
ように、熱酸化により、Ｎ型シリコン基板２０の一方表
面のみにＳｉＯ₂からなる絶縁膜４０を形成する。その
後、フォトレジスト、フォトエッチングといったフォト
リソグラフィー技術により、絶縁膜４０のアイソレーシ
ョン領域およにベース領域に対応する部分を除去して、
Ｎ型シリコン基板２０の一方表面が部分的に露出するよ
うにパターニングする。

【００２０】次に、図３（ｂ）のように、例えば、ダイ
シングまたはエッチングにより、Ｎ型シリコン基板２０
のアイソレーション領域に対応する箇所、すなわちスク
ライブライン上に、Ｎ型シリコン基板２０の一方表面か
ら所定の深さの溝４１を形成する。つづいて、溝４１を
形成したＮ型シリコン基板２０を拡散炉中に投入し、図
３（ｃ）のように、絶縁膜４０をマスクとして、例えば
ホウ素等のＰ型拡散物質を注入拡散して、Ｎ型シリコン
基板２０内に深くＰ型アイソレーション拡散層２１を、
Ｎ型シリコン基板２０の表層部にＰ型ベース拡散層２３
を、Ｎ型シリコン基板２０の裏層部にＰ型アノード拡散
層２２をそれぞれ同時に形成する。なお、拡散炉内の温
度は１２００〜１３００℃が好ましい。拡散時間は、少
なくとも、Ｎ型シリコン基板２０内に、素子分離のため
のＰ型アイソレーション拡散層２１が深く形成されると
共に、Ｐ型アイソレーション拡散層２１とＰ型アノード
拡散層２２とが接続される程度の時間に設定されるべき
である。また、不純物拡散に備え、予めＮ型シリコン基
板２０の表裏面に、例えば本出願人がＰＢＦと称してい
る拡散塗布液を塗布しておくのが好ましい。

【００２１】そして、図３（ｄ）のように、図３（ｃ）
でマスクとして用いた絶縁膜膜４０を除去し、新たにＮ
型シリコン基板２０の一方表面のみにＳｉＯ₂からなる
絶縁膜３０を形成する。その後、フォトリソグラフィー
技術により、絶縁膜３０のカソード領域に対応する部分
を除去して、Ｎ型シリコン基板２０の一方表面が部分的
に露出するようにパターニングする。つづいて、拡散炉
中に投入し、絶縁膜３０をマスクとして、例えばリン等
のＰ型拡散物質を注入拡散して、Ｐ型ベース拡散層２３
内にＮ型カソード拡散層２４を形成する。

【００２２】しかる後、図３（ｅ）のように、フォトリ
ソグラフィー技術により、Ｎ型カソード拡散層２４およ
びＰ型ベース拡散層２３上の絶縁膜３０を除去し、Ｎ型
カソード拡散層２４およびＰ型ベース拡散層２３上にコ
ンタクトホール２６，２８をそれぞれ形成する。そし
て、例えばＰＶＤ法(Pysical Vapor Deposition)等によ
り導電性物質を堆積し、Ｐ型アノード拡散層２２にアノ
ード電極２５を、Ｎ型カソード拡散層２４にカソード電
極２７を、Ｐ型ベース拡散層２３にゲート電極２９をそ
れぞれ接続する。最後に、スクライブラインＳＬに沿っ
てダイシングすることにより、図１に示すようなサイリ
スタが得られる。

【００２３】上記のように、図３（ａ）の工程で、Ｎ型
シリコン基板２０の一方表面のみに、絶縁膜４０を形成
し、この絶縁膜４０のアイソレーション領域およびベー
ス領域に対応する部分を除去して、Ｎ型シリコン基板２
０の一方表面を部分的に露出させ、図３（ｂ）の工程
で、露出されたＮ型シリコン基板２０のアイソレーショ
ン領域に対応する箇所に、所定の深さの溝４１を形成
し、図３（ｃ）の工程で、Ｎ型シリコン基板２０の一方
表面上の絶縁膜４０をマスクとして、Ｎ型シリコン基板
２０の一方表面側および他方表面側から同時に不純物拡
散を行い、Ｐ型アイソレーション拡散層２１、Ｐ型ベー
ス拡散層２３、およびＰ型アイソレーション拡散層２１
に接続するＰ型アノード拡散層２２を同時に形成するの
で、図３（ｄ）のＮ型カソード拡散層２４を形成する工
程に至るまでの、絶縁膜のパターニングおよび不純物拡
散の回数は、それぞれ１回で済む。よって、製造工程数
が減ると共に、製造工程も簡単なものとなる。

【００２４】また、Ｐ型アイソレーション拡散層２１、
Ｐ型ベース拡散層２３およびＰ型アノード拡散層２２を
形成する前に、図３（ｂ）の工程において、Ｎ型シリコ
ン基板２０のアイソレーション領域に対応する箇所に、
Ｎ型シリコン基板２０の一方表面から所定の深さの溝４
１を形成しておくことで、素子分離のために深く形成す
る必要があるＰ型アイソレーション拡散層２１の拡散
は、図４に示すように、Ｎ型シリコン基板２０の表面、
および溝４１の側壁４１ａ、底面４１ｂの３方向からＰ
型不純物が拡散することになり、極めて短時間でＰ型ア
イソレーション拡散層２１とＰ型アノード拡散層２２と
の接続をとることができる。

【００２５】したがって、高温雰囲気中の拡散時間を大
幅に短縮できるから、絶縁膜（ＳｉＯ₂）とＰ型不純物
（ホウ素）との異常反応を防止できる。そのため、Ｎ型
シリコン基板にピンホール等の表面異常が発生せずに済
み、絶縁耐圧および歩留りの向上につながる。因に、板
厚２００μｍのＮ型シリコン基板２０を使用し、Ｐ型ア
ノード拡散層２２を約５０μｍ程度の深さをもって形成
する場合には、Ｐ型アイソレーション拡散層２１は１５
０〜１７０μｍの深さをもって形成しなければならが、
拡散を行う前に、深さ約１００μｍ程度の溝４１を形成
して、１度に各拡散層２１，２２，２３を形成すれば、
約７０時間でＰ型アイソレーション拡散層２１とＰ型ア
ノード拡散層２２とが完全に接続し、所定の状態で各拡
散層２１，２２，２３をを形成することができるように
なる。

【００２６】なお、本発明は、上記実施例に限定される
ものではなく、本発明の範囲内で多くの変更または修正
を加え得ることは勿論である。例えば、上記実施例にお
いては、本発明をＳＣＲ等の逆阻止３端子サイリスタ(r
everse blocking triode thyristor) に適用した場合に
ついて記載したが、本発明をトライアック等の双方向３
端子サイリスタ(bidirectional triode thyristor)に適
用してもよい。

【００２７】また、本発明をＰ型シリコン基板を使用し
てサイリスタを製造する場合に適用してもよい。

【００２８】

【発明の効果】以上の説明から明らかな通り、本発明の
製造方法によると、アイソレーション拡散層およびベー
ス拡散層の形成が完了するまでの、絶縁膜のパターニン
グおよび不純物拡散の回数は、それぞれ１回で済むか
ら、製造工程数が減ると共に、製造工程も簡単なものと
なる。

【００２９】また、素子分離のために深く形成する必要
があるアイソレーション拡散層の拡散は、半導体基板の
表面、および拡散前に形成された溝の側壁、底面の３方
向から不純物が拡散することになり、極めて短時間で所
定の状態をもって終了させることができる。したがっ
て、高温雰囲気中の拡散時間を大幅に短縮できるから、
絶縁膜と不純物との異常反応を防止できる。そのため、
半導体基板にピンホール等の表面異常が発生せずに済
み、絶縁耐圧および歩留りの向上につながるといった優
れた効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例に係るサイリスタの構成を示
す概略断面図である。

【図２】サイリスタの電圧−電流特性を示す図である。

【図３】本発明に係るサイリスタの製造方法を工程順に
示す概略断面図である。

【図４】Ｐ型アイソレーション拡散層の拡散状態を図解
的に示す図である。

【図５】最も基本的なサイリスタの構造を示すである。

【図６】従来のサイリスタの製造方法を工程順に示す概
略断面図である。

【符号の説明】

２０Ｎ型シリコン基板２１Ｐ型アイソレーション拡散層２２Ｐ型アノード拡散層２３Ｐ型ベース拡散層２４Ｎ型カソード拡散層２５アノード電極２７カソード電極２９ゲート電極３０，４０絶縁膜４１溝

Claims

【特許請求の範囲】

【請求項１】３つ以上のＰＮ接合を有し、所定のスイッ
チング動作を行うサイリスタの製造方法において、予め定める第１導電型の半導体基板の一方表面上に、絶
縁膜を形成する工程、前記工程で形成された絶縁膜のアイソレーション領域お
よびベース領域に対応する部分を除去して、半導体基板
の一方表面を部分的に露出させる工程、前記工程で露出された半導体基板のアイソレーション領
域に対応する箇所に、半導体基板に一方表面から所定の
深さの溝を形成する工程、ならびに半導体基板の一方表
面上の絶縁膜をマスクとして、半導体基板の一方表面側
および他方表面側から同時に不純物拡散を行い、半導体
基板と導電型が異なる、第２導電型のアイソレーション
拡散層およびベース拡散層を同時に形成する工程を含む
ことを特徴とするサイリスタの製造方法。