JPS6341075A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6341075A JPS6341075A JP18545386A JP18545386A JPS6341075A JP S6341075 A JPS6341075 A JP S6341075A JP 18545386 A JP18545386 A JP 18545386A JP 18545386 A JP18545386 A JP 18545386A JP S6341075 A JPS6341075 A JP S6341075A
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- Pending
Links
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Landscapes
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- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、ゲートターンオフサイリスタ (以下GTO
と略す)やパワートランジスタなど、電流を遮断する機
能をもち、半導体基板の表面層とそれに隣接する層に設
けられる電極面間に段差を有する半導体装置の製造方法
に関する。
と略す)やパワートランジスタなど、電流を遮断する機
能をもち、半導体基板の表面層とそれに隣接する層に設
けられる電極面間に段差を有する半導体装置の製造方法
に関する。
電流の遮断機能をもつ半導体装置は、電2I!遮断時間
が短いことが要求される。第2図はGTOを示し、+8
1は部分断面図、山)は平面図である。半δ体基板lは
p型エミッタpt+ n型ベースnl+pHベースp
*+n型エミンタn1の4Nからなり、半導体に近い熱
膨張係数を持つモリブデンなどからなる支持板2にろう
材3で固着されている。 基板lの上面には91層に達する深さdの凹部が形成さ
れ、その底面においてゲート1掻4がp。 層に被着し、ntW1表面にはカソード電極5が被着し
ている。カソード電極5には接触電橋vi、6が接触す
る。 電流遮断はΔtの下からゲート1掻4に電流担体を引出
すことにより行われるので、nEJIの中心からゲート
電極迄の距離は短い方が望ましい。 このため一般にカソード電15は第2図(blに示すよ
うに細い帯状とされ、ゲート1掻4がカソードを極を取
囲むように配置されるのが9通である。 図示しないがゲート端子はゲート1掻の一部に設けられ
、外部ゲート導線と接続される。 カソード電極5の全面に接触量掻板6を1くのは、細い
カソード電極5をt流が横に流れて電圧降下を生しるの
を防ぐためと半3体基41i 1の内部で生じた情を有
効に外方へ伝えるためであり、電力用の半導体装Mで一
般的に行われる方法である。 この時、ゲート電極4とカソード電極5との間に設けら
れる段差により、画電極が接触T!電極板で短絡される
ことがない。GTOとしてはカソード電Pj5をゲート
電極4より高(構成する方が逆の場合より一般的である
。 第2図に示したGTOの構造を形成する方法は次のよう
な手j頃をとるのが一般的である。すなわち、基板1に
pnpn4層梼遣を形成したのち、カソード部をマスク
で覆ってゲート部の堀下げを行い、そのあとゲート電極
4.カソードを極5を形成する。ここでカソード部のマ
スキングにはホトエツチング技術を使い、マスク材とし
て酸化膜。 窒化膜またはホトレジスト等を用いるのが一般的である
が、このようなマスク材には少数ではあるがマスク材自
体に起因するかあるいは後のホトエツチング工程で住し
るピンホールという欠陥を含んでいる。このピンホール
がカソード部上のマスクにあれば、次工程のゲート部堀
下げ工程によってカソード部に第3図のような陥入部7
を生し、その後のカソード電極5の形成時に電極材料が
この陥入部7に入ってnt層とpmlliとが短絡され
る。この結果、半導体装置はこの部分で電流遮断ができ
ず、不良となる。ピンホールの数は少なくても、多数に
分割されたカソードのうち1箇所でも短絡があれば不良
となるので無視は出来ない。
が短いことが要求される。第2図はGTOを示し、+8
1は部分断面図、山)は平面図である。半δ体基板lは
p型エミッタpt+ n型ベースnl+pHベースp
*+n型エミンタn1の4Nからなり、半導体に近い熱
膨張係数を持つモリブデンなどからなる支持板2にろう
材3で固着されている。 基板lの上面には91層に達する深さdの凹部が形成さ
れ、その底面においてゲート1掻4がp。 層に被着し、ntW1表面にはカソード電極5が被着し
ている。カソード電極5には接触電橋vi、6が接触す
る。 電流遮断はΔtの下からゲート1掻4に電流担体を引出
すことにより行われるので、nEJIの中心からゲート
電極迄の距離は短い方が望ましい。 このため一般にカソード電15は第2図(blに示すよ
うに細い帯状とされ、ゲート1掻4がカソードを極を取
囲むように配置されるのが9通である。 図示しないがゲート端子はゲート1掻の一部に設けられ
、外部ゲート導線と接続される。 カソード電極5の全面に接触量掻板6を1くのは、細い
カソード電極5をt流が横に流れて電圧降下を生しるの
を防ぐためと半3体基41i 1の内部で生じた情を有
効に外方へ伝えるためであり、電力用の半導体装Mで一
般的に行われる方法である。 この時、ゲート電極4とカソード電極5との間に設けら
れる段差により、画電極が接触T!電極板で短絡される
ことがない。GTOとしてはカソード電Pj5をゲート
電極4より高(構成する方が逆の場合より一般的である
。 第2図に示したGTOの構造を形成する方法は次のよう
な手j頃をとるのが一般的である。すなわち、基板1に
pnpn4層梼遣を形成したのち、カソード部をマスク
で覆ってゲート部の堀下げを行い、そのあとゲート電極
4.カソードを極5を形成する。ここでカソード部のマ
スキングにはホトエツチング技術を使い、マスク材とし
て酸化膜。 窒化膜またはホトレジスト等を用いるのが一般的である
が、このようなマスク材には少数ではあるがマスク材自
体に起因するかあるいは後のホトエツチング工程で住し
るピンホールという欠陥を含んでいる。このピンホール
がカソード部上のマスクにあれば、次工程のゲート部堀
下げ工程によってカソード部に第3図のような陥入部7
を生し、その後のカソード電極5の形成時に電極材料が
この陥入部7に入ってnt層とpmlliとが短絡され
る。この結果、半導体装置はこの部分で電流遮断ができ
ず、不良となる。ピンホールの数は少なくても、多数に
分割されたカソードのうち1箇所でも短絡があれば不良
となるので無視は出来ない。
本発明は、表面層を選択拡散により局部的に、かつ段差
の高さより深く形成したのち、表面石9N域の間に介在
する隣接層を段差分だけ堀下げ、各表面層領域の側面を
露出させるもので、この結果掘下げ時のマスクにピンホ
ールがあっても、ピンホールを通して堀下げられる部分
は表面層の内部で止まるため層間の短絡が止せず上記の
目的が達成される。
の高さより深く形成したのち、表面石9N域の間に介在
する隣接層を段差分だけ堀下げ、各表面層領域の側面を
露出させるもので、この結果掘下げ時のマスクにピンホ
ールがあっても、ピンホールを通して堀下げられる部分
は表面層の内部で止まるため層間の短絡が止せず上記の
目的が達成される。
以下、第2図と共通の部分に同一の符号を付した第1図
を引用して本発明の一実施例について説 〜ド電掻の設
けられる位置に選択拡散により形成する。この拡散潔さ
Dは、ゲート電極の設けられる凹部の深さdより深くす
る。このあと、第1図(blに示すようにマスク材8、
例えば酸化膜、窒化膜。 ホトレジスト等によって局部的に被覆し、ゲート部の堀
下げ工程を行う、堀下げを化学エツチングによって行う
とすれば、硝酸、弗M1酢酸の混酸等が用いられる。こ
れにより第1図(C1に示すように凹部9が生ずる。こ
の際凹部9は、28層のれ。 層にはさまれた部分を除去してn、層の側面が露出する
ように形成される。 以上の工程において、第1図fdlに示すようにマスク
材8にピンホールlOがあった場合、ピンホールから、
例えば上記の混酸が下方に浸透し、その下方の半4体基
板1に陥入部7を開けたとしても、ゲート部となる凹部
9より深(エツチングされないので28層まで達しない
、従って、その後カソード電Vi5を、例えば金属蒸着
により成膜した際に、第1図(111に示すように陥入
部7に電極材料が入っても、n0層とpalが短絡され
ることはない。 以上の実施例はGTOについて述べたが、エミフタ層の
電極面とベース層の電極面との間に段差を設けてエミッ
タ電極に共通電極板に接触させるパワートランジスタに
おいても同様に実施できる。 【発明の効果] 本発明によれば、表面層の電極面と隣接層の電極面との
間に段差を設けるための堀下げ深さよりも深く表面石を
選択拡散で形成し、表面層の存在しない領域で堀下げを
行うことにより、マスク材にピンホールがあって堀下げ
の際にピンホールを通じて形成される陥入部に電極材料
が侵入することがあっても短絡を生ずることがなくなる
。これにより不良の発生が回避されるので、G′F○、
パワートランジスタのような電流の遮断機能をもつ半導
体装Eのコストダウンに極めて存効である。 4.1lili1面の顛単な説明 第1UiJは本発明のGTOにおける一実施例の工程を
順に示し、ta+、 (bl、 (elは正常な個所に
ついての断面図、 +d+、 (elはマスク材にとン
ホールがある場合の断面図、第2図は従来のGTOを示
し、fa+は断面図、(b)は平面図、第3図は第2図
のGTOにおいて生ずる短絡部の断面図である。 に半導体基板、4ニゲート電極、5:カソード電極、8
:マスク材、9:凹部。 1、、−8τズ7才才 (0) へ羊■基不文
(b)(C)(d) (e) 第1図
を引用して本発明の一実施例について説 〜ド電掻の設
けられる位置に選択拡散により形成する。この拡散潔さ
Dは、ゲート電極の設けられる凹部の深さdより深くす
る。このあと、第1図(blに示すようにマスク材8、
例えば酸化膜、窒化膜。 ホトレジスト等によって局部的に被覆し、ゲート部の堀
下げ工程を行う、堀下げを化学エツチングによって行う
とすれば、硝酸、弗M1酢酸の混酸等が用いられる。こ
れにより第1図(C1に示すように凹部9が生ずる。こ
の際凹部9は、28層のれ。 層にはさまれた部分を除去してn、層の側面が露出する
ように形成される。 以上の工程において、第1図fdlに示すようにマスク
材8にピンホールlOがあった場合、ピンホールから、
例えば上記の混酸が下方に浸透し、その下方の半4体基
板1に陥入部7を開けたとしても、ゲート部となる凹部
9より深(エツチングされないので28層まで達しない
、従って、その後カソード電Vi5を、例えば金属蒸着
により成膜した際に、第1図(111に示すように陥入
部7に電極材料が入っても、n0層とpalが短絡され
ることはない。 以上の実施例はGTOについて述べたが、エミフタ層の
電極面とベース層の電極面との間に段差を設けてエミッ
タ電極に共通電極板に接触させるパワートランジスタに
おいても同様に実施できる。 【発明の効果] 本発明によれば、表面層の電極面と隣接層の電極面との
間に段差を設けるための堀下げ深さよりも深く表面石を
選択拡散で形成し、表面層の存在しない領域で堀下げを
行うことにより、マスク材にピンホールがあって堀下げ
の際にピンホールを通じて形成される陥入部に電極材料
が侵入することがあっても短絡を生ずることがなくなる
。これにより不良の発生が回避されるので、G′F○、
パワートランジスタのような電流の遮断機能をもつ半導
体装Eのコストダウンに極めて存効である。 4.1lili1面の顛単な説明 第1UiJは本発明のGTOにおける一実施例の工程を
順に示し、ta+、 (bl、 (elは正常な個所に
ついての断面図、 +d+、 (elはマスク材にとン
ホールがある場合の断面図、第2図は従来のGTOを示
し、fa+は断面図、(b)は平面図、第3図は第2図
のGTOにおいて生ずる短絡部の断面図である。 に半導体基板、4ニゲート電極、5:カソード電極、8
:マスク材、9:凹部。 1、、−8τズ7才才 (0) へ羊■基不文
(b)(C)(d) (e) 第1図
Claims (1)
- 1)半導体基板の表面層とそれに隣接する層に設けられ
る電極面間に段差を有するものを製造するに際し、表面
層を選択拡散により局部的に、かつ段差の高さより深く
形成したのち、表面層領域の間に介在する隣接層を段差
分だけ堀下げ、各表面層領域の側面を露出させることを
特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18545386A JPS6341075A (ja) | 1986-08-07 | 1986-08-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18545386A JPS6341075A (ja) | 1986-08-07 | 1986-08-07 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6341075A true JPS6341075A (ja) | 1988-02-22 |
Family
ID=16171060
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18545386A Pending JPS6341075A (ja) | 1986-08-07 | 1986-08-07 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6341075A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57111064A (en) * | 1980-12-27 | 1982-07-10 | Mitsubishi Electric Corp | Gate turn-off thyristor |
JPS5812360A (ja) * | 1981-07-14 | 1983-01-24 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1986
- 1986-08-07 JP JP18545386A patent/JPS6341075A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57111064A (en) * | 1980-12-27 | 1982-07-10 | Mitsubishi Electric Corp | Gate turn-off thyristor |
JPS5812360A (ja) * | 1981-07-14 | 1983-01-24 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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