JP3340809B2 - 縦型半導体素子及びその製造方法 - Google Patents
縦型半導体素子及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は集積回路素子に係わり、
特にこれに集積する縦型半導体素子のＢＶE B O の耐圧
向上に好適する。
特にこれに集積する縦型半導体素子のＢＶE B O の耐圧
向上に好適する。
【０００２】
【従来の技術】集積回路素子を構成する部品として縦型
ＮＰＮトランジスタを図１を参照して説明する。Ｎ型即
ち第１導電型の半導体基板１には熱酸化膜２を形成後選
択酸化法により選択酸化物層３を設け、その間に露出す
る熱酸化膜２を介して半導体基板１内部に向けてＰ+ 型
即ち第２導電型の外部ベ−スとして機能する第１領域４
を形成する。更にこれに一部が重なり内部ベ−スとして
動作するＰ型即ち第２導電型の第２領域５も設置する。
この形成にも、熱酸化膜２即ちインプラ（Ion Implanta
tion) 緩衝用熱酸化膜２を介して行う。内外ベ−ス領域
４、５の形成に当っては濃度が高い第１領域４と低濃度
の第２領域５をやはりイオン注入工程ならびに熱処理工
程を経て形成する。
ＮＰＮトランジスタを図１を参照して説明する。Ｎ型即
ち第１導電型の半導体基板１には熱酸化膜２を形成後選
択酸化法により選択酸化物層３を設け、その間に露出す
る熱酸化膜２を介して半導体基板１内部に向けてＰ+ 型
即ち第２導電型の外部ベ−スとして機能する第１領域４
を形成する。更にこれに一部が重なり内部ベ−スとして
動作するＰ型即ち第２導電型の第２領域５も設置する。
この形成にも、熱酸化膜２即ちインプラ（Ion Implanta
tion) 緩衝用熱酸化膜２を介して行う。内外ベ−ス領域
４、５の形成に当っては濃度が高い第１領域４と低濃度
の第２領域５をやはりイオン注入工程ならびに熱処理工
程を経て形成する。
【０００３】また低濃度の第２領域５にはエミッタ領域
として動作するＮ型即ち第１導電型の領域を形成し、各
領域には例えばＡｌまたはＡｌ合金（Ａｌ−Ｓｉ）（Ａ
ｌ−Ｓｉ−Ｃｕ）などを例えばスパッタリング工程によ
り堆積して電気的に接続して電極を設ける。これには公
知のフォトリソグラフィ技術を利用して設ける窓（図示
せず）に前記のようにＡｌなどの導電性材料を例えばス
パッタリング工程により堆積する方法による。
として動作するＮ型即ち第１導電型の領域を形成し、各
領域には例えばＡｌまたはＡｌ合金（Ａｌ−Ｓｉ）（Ａ
ｌ−Ｓｉ−Ｃｕ）などを例えばスパッタリング工程によ
り堆積して電気的に接続して電極を設ける。これには公
知のフォトリソグラフィ技術を利用して設ける窓（図示
せず）に前記のようにＡｌなどの導電性材料を例えばス
パッタリング工程により堆積する方法による。
【０００４】
【発明が解決しようとする課題】縦型ＮＰＮトランジス
タ即ち縦型半導体素子を集積回路素子内に形成するに際
しては、集積する各素子に共通なイオン注入工程を行っ
て生産性を向上せざるを得ないのが実情である。
タ即ち縦型半導体素子を集積回路素子内に形成するに際
しては、集積する各素子に共通なイオン注入工程を行っ
て生産性を向上せざるを得ないのが実情である。
【０００５】一方縦型半導体素子のＢＶE B O を改善す
るには、イオン注入濃度を下げるのが有効なことが知ら
れているものの、ｈF E が高くなる外にｈF E の制御が
難しくなる。と言うのは各素子に共通なイオン注入工程
が不可欠なために単一の素子の要求を満すことができ
ず、例えイオン注入濃度を下げても発生する抵抗成分の
バラツキなどによりｈF E の制御に難点を生ずる。
るには、イオン注入濃度を下げるのが有効なことが知ら
れているものの、ｈF E が高くなる外にｈF E の制御が
難しくなる。と言うのは各素子に共通なイオン注入工程
が不可欠なために単一の素子の要求を満すことができ
ず、例えイオン注入濃度を下げても発生する抵抗成分の
バラツキなどによりｈF E の制御に難点を生ずる。
【０００６】ＢＶE B O 耐圧の保証値は低電流領域が劣
化しない電流値による電圧で決めているが、回路上製品
によっては逆起電圧が印加される機種もあり、劣化によ
り差動増幅器の故障などが発生する。またＢＶE B O に
よりトランジスタのベ−スをクランプすると回路上誤動
作が生ずる。このためにトランジスタの特性を変えずに
ＢＶE B O 耐圧を改善し、マ−ジンを高くするのは極め
て重要である。
化しない電流値による電圧で決めているが、回路上製品
によっては逆起電圧が印加される機種もあり、劣化によ
り差動増幅器の故障などが発生する。またＢＶE B O に
よりトランジスタのベ−スをクランプすると回路上誤動
作が生ずる。このためにトランジスタの特性を変えずに
ＢＶE B O 耐圧を改善し、マ−ジンを高くするのは極め
て重要である。
【０００７】本発明はこのような事情により成されたも
ので、特に縦型半導体素子のＢＶE B O 耐圧を向上す
る。
ので、特に縦型半導体素子のＢＶE B O 耐圧を向上す
る。
【０００８】
【課題を解決するための手段】本発明の縦型半導体素子
は、第1導電型の半導体基板と、この半導体基板の一部に
形成された第2導電型の第1領域と、この第1領域に一部が
重なり、かつ、前記半導体基板上部に形成された第2導電
型の第２領域と、この第２領域上部で、かつ、前記第1領域
に接しない部分に形成された第１導電型の第1領域と、前
記第2導電型の第1領域表面および前記第2導電型の第２
領域表面を酸化することにより形成された熱酸化膜と、
前記各領域に電気的に接続される電極とを具備すること
を特徴とする。また、本発明の縦型半導体素子において
は、前記第2導電型の第２領域は、前記第２導電型の第1領
域より低濃度の不純物を含んでいることを特徴とする。
さらに、本発明の縦型半導体素子においては、前記熱酸化
膜の膜厚は、５００オングストローム以下であることを
特徴とする。本発明の縦型半導体素子の製造方法は、第1
導電型の半導体基板に酸化膜を形成する工程と、この酸
化膜を介して前記半導体基板の一部に第2導電型の第1領
域を形成する工程と、前記酸化膜を介して前記半導体基
板の全面に第2導電型の第２領域を形成する工程と、前記
酸化膜を除去する工程と、この工程により前記酸化膜が
除去された表面を熱酸化することにより熱酸化膜を形成
する工程とを具備することを特徴とする。
は、第1導電型の半導体基板と、この半導体基板の一部に
形成された第2導電型の第1領域と、この第1領域に一部が
重なり、かつ、前記半導体基板上部に形成された第2導電
型の第２領域と、この第２領域上部で、かつ、前記第1領域
に接しない部分に形成された第１導電型の第1領域と、前
記第2導電型の第1領域表面および前記第2導電型の第２
領域表面を酸化することにより形成された熱酸化膜と、
前記各領域に電気的に接続される電極とを具備すること
を特徴とする。また、本発明の縦型半導体素子において
は、前記第2導電型の第２領域は、前記第２導電型の第1領
域より低濃度の不純物を含んでいることを特徴とする。
さらに、本発明の縦型半導体素子においては、前記熱酸化
膜の膜厚は、５００オングストローム以下であることを
特徴とする。本発明の縦型半導体素子の製造方法は、第1
導電型の半導体基板に酸化膜を形成する工程と、この酸
化膜を介して前記半導体基板の一部に第2導電型の第1領
域を形成する工程と、前記酸化膜を介して前記半導体基
板の全面に第2導電型の第２領域を形成する工程と、前記
酸化膜を除去する工程と、この工程により前記酸化膜が
除去された表面を熱酸化することにより熱酸化膜を形成
する工程とを具備することを特徴とする。
【０００９】
【作用】本発明では縦型半導体素子のインプラ濃度プロ
ファイルを変更せずにＢＶE B O を向上するのに、ベ−
ス表面の熱酸化膜をエッチングにより除去すると共にベ
−ス表面付近も除去後再酸化処理により表面濃度を下げ
て不純物を再酸化膜中に取込む手法を採った。なおベ−
ス濃度が高い表面におけるエミッタ−ベ−ス接合により
耐圧が決まるために、耐圧を向上するには表面濃度を下
げる必要があることを付記する。
ファイルを変更せずにＢＶE B O を向上するのに、ベ−
ス表面の熱酸化膜をエッチングにより除去すると共にベ
−ス表面付近も除去後再酸化処理により表面濃度を下げ
て不純物を再酸化膜中に取込む手法を採った。なおベ−
ス濃度が高い表面におけるエミッタ−ベ−ス接合により
耐圧が決まるために、耐圧を向上するには表面濃度を下
げる必要があることを付記する。
【００１０】
【実施例】本発明に係わる実施例を図２乃至図７を参照
して説明する。図２に示すようにＮ型の第１導電型半導
体基板１０表面には熱酸化膜１１を形成後、窒化珪素を
利用する公知の選択酸化法により複数箇所に選択酸化物
層１２を形成する。図面には縦型半導体素子を形成する
ことを想定して記載してあるが、実際には集積回路素子
用として複数の選択酸化物層１２を設け、その間に熱酸
化膜１１が存在する。
して説明する。図２に示すようにＮ型の第１導電型半導
体基板１０表面には熱酸化膜１１を形成後、窒化珪素を
利用する公知の選択酸化法により複数箇所に選択酸化物
層１２を形成する。図面には縦型半導体素子を形成する
ことを想定して記載してあるが、実際には集積回路素子
用として複数の選択酸化物層１２を設け、その間に熱酸
化膜１１が存在する。
【００１１】次に図２に示すように、インプラマスク
（図示せず）例えばレジストを利用してＮ型半導体基板
１０の一部に第２導電型のＢイオンを注入して表面濃度
が５×１０1 9 〜１０2 0 atoms/cm3 の外部ベ−ス（Ｐ
+ ）即ち第１領域１３を形成する。
（図示せず）例えばレジストを利用してＮ型半導体基板
１０の一部に第２導電型のＢイオンを注入して表面濃度
が５×１０1 9 〜１０2 0 atoms/cm3 の外部ベ−ス（Ｐ
+ ）即ち第１領域１３を形成する。
【００１２】更にレジストを除去後図１に明らかにする
ように第２導電型のＢイオンを熱酸化膜１１の全面を介
して注入して表面濃度が１０1 9 atoms/cm3 の内部ベ−
ス即ち第２領域１４の一部を第１領域１３に重ねて形成
する。両イオン注入工程後には熱処理工程を行って注入
元素の活性化を行う。
ように第２導電型のＢイオンを熱酸化膜１１の全面を介
して注入して表面濃度が１０1 9 atoms/cm3 の内部ベ−
ス即ち第２領域１４の一部を第１領域１３に重ねて形成
する。両イオン注入工程後には熱処理工程を行って注入
元素の活性化を行う。
【００１３】続いてベ−スエッチング工程を行って熱酸
化膜１１を除去すると共に内外ベ−ス層１３、１４表面
付近をもエッチングする。この工程後の断面を図３に明
らかにする。
化膜１１を除去すると共に内外ベ−ス層１３、１４表面
付近をもエッチングする。この工程後の断面を図３に明
らかにする。
【００１４】この後第２導電型の第１領域１３と第２領
域１４の表面を再び熱酸化して厚さが５００オングスト
ロ−ム以下の再酸化膜１５を被覆し、各第２導電型の第
１領域１３と第２領域１４表面の不純物を薄い再酸化膜
１５に取込んで表面濃度を１桁程度少なくする。
域１４の表面を再び熱酸化して厚さが５００オングスト
ロ−ム以下の再酸化膜１５を被覆し、各第２導電型の第
１領域１３と第２領域１４表面の不純物を薄い再酸化膜
１５に取込んで表面濃度を１桁程度少なくする。
【００１５】第２導電型の第２領域１４にはＰまたはＡ
ｓを１０2 1 atoms/cm3 程度拡散してエミッタ即ち第１
導電型領域１６を形成する。
ｓを１０2 1 atoms/cm3 程度拡散してエミッタ即ち第１
導電型領域１６を形成する。
【００１６】しかし、縦型半導体素子として完成するた
めに、各領域には例えばＡｌまたはＡｌ合金（Ａｌ−Ｓ
ｉ、Ａｌ−Ｓｉ−Ｃｕ）などをスパッタリング工程や真
空蒸着法により堆積することにより電気的に接続して電
極を形成する。
めに、各領域には例えばＡｌまたはＡｌ合金（Ａｌ−Ｓ
ｉ、Ａｌ−Ｓｉ−Ｃｕ）などをスパッタリング工程や真
空蒸着法により堆積することにより電気的に接続して電
極を形成する。
【００１７】この一連の工程のフローを示すと 、ａ．厚
い酸化膜１２（LOCOS選択酸化物層）の形成工程、ｂ．薄
い熱酸化膜１１（500オングストローム以下）の形成工
程、ｃ．第2導電型の第1領域（Ｐ＋）１３の形成および
熱処理工程、ｄ．第2導電型の第2領域（Ｐ）１４のイン
プラおよび熱処理工程、ｅ．再酸化工程、ｆ．第1導電型
の第1領域１６の形成工程により 、縦型半導体素子が形成
される。
い酸化膜１２（LOCOS選択酸化物層）の形成工程、ｂ．薄
い熱酸化膜１１（500オングストローム以下）の形成工
程、ｃ．第2導電型の第1領域（Ｐ＋）１３の形成および
熱処理工程、ｄ．第2導電型の第2領域（Ｐ）１４のイン
プラおよび熱処理工程、ｅ．再酸化工程、ｆ．第1導電型
の第1領域１６の形成工程により 、縦型半導体素子が形成
される。
【００１８】図６と図７にはＢ濃度、横軸にベ−ス拡散
深さ（Ｘj ）を採り第２導電型の第１領域１３及び第２
領域１４をエッチング処理の有無による表面不純物濃度
プロファイルを比較した図である。なお点線は半導体基
板の位置を表している。
深さ（Ｘj ）を採り第２導電型の第１領域１３及び第２
領域１４をエッチング処理の有無による表面不純物濃度
プロファイルを比較した図である。なお点線は半導体基
板の位置を表している。
【００１９】なおＢのイオン注入工程時の加速電圧は３
５ＫｅＶである。
５ＫｅＶである。
【００２０】この図からエッチング処理後のＢ濃度はエ
ッチング処理を行った図７の方が低くなっているのが明
らかである。
ッチング処理を行った図７の方が低くなっているのが明
らかである。
【００２１】
【発明の効果】以上のように本発明に係わる縦型半導体
素子では集積回路素子の他の素子に影響することなく、
またインプラ濃度プロファイルを変更せずに要求される
縦型半導体素子の特性を満たし、しかもＢＶE B O 特性
を向上した。従来５．５ｖの耐圧が１ｖ程度即ち約２０
％向上した。
素子では集積回路素子の他の素子に影響することなく、
またインプラ濃度プロファイルを変更せずに要求される
縦型半導体素子の特性を満たし、しかもＢＶE B O 特性
を向上した。従来５．５ｖの耐圧が１ｖ程度即ち約２０
％向上した。
【図１】従来の縦型半導体素子の製造工程を示す断面図
である。
である。
【図２】本発明に係わる縦型半導体素子の製造工程を示
す断面図である。
す断面図である。
【図３】図２に続く縦型半導体素子の製造工程を示す断
面図である。
面図である。
【図４】図３に続く縦型半導体素子の製造工程を示す断
面図である。
面図である。
【図５】図４に続く縦型半導体素子の製造工程を示す断
面図である。
面図である。
【図６】従来の縦型半導体素子のベ−ス表面のＢ濃度プ
ロファイルを示す図である。
ロファイルを示す図である。
【図７】本発明の縦型半導体素子のベ−ス表面のＢ濃度
プロファイルを示す図である。
プロファイルを示す図である。
１０：半導体基板、 １１：熱酸化膜、 １２：選択酸化物層、 １３：第２導電型の第１領域、 １４：第２導電型の第２領域、 １５：再酸化膜、 １６：第１導電型の第１領域。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/331 H01L 29/732
Claims (4)
- 【請求項１】 第1導電型の半導体基板と 、 この半導体基
板の一部に形成された第2導電型の第1領域と 、 この第1領
域に一部が重なり 、 かつ 、 前記半導体基板上部に形成され
た第2導電型の第２領域と 、 この第２領域上部で 、 かつ 、 前
記第1領域に接しない部分に形成された第１導電型の第1
領域と 、 前記第2導電型の第1領域表面および前記第2導電
型の第２領域表面を酸化することにより形成された熱酸
化膜と 、 前記各領域に電気的に接続される電極とを具備
することを特徴とする縦型半導体素子。 - 【請求項２】 前記第2導電型の第２領域は 、 前記第２導
電型の第1領域より低濃度の不純物を含んでいることを
特徴とする請求項１記載の縦型半導体素子。 - 【請求項３】 前記熱酸化膜の膜厚は 、 ５００オングス
トローム以下であることを特徴とする請求項１記載の縦
型半導体素子。 - 【請求項４】 第1導電型の半導体基板に酸化膜を形成
する工程と 、 この酸化膜を介して前記半導体基板の一部
に第2導電型の第1領域を形成する工程と 、 前記酸化膜を
介して前記半導体基板の全面に第2導電型の第２領域を
形成する工程と 、 前記酸化膜を除去する工程と 、 この工程
により前記酸化膜が除去された表面を熱酸化することに
より熱酸化膜を形成する工程とを具備することを特徴と
する縦型半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20092093A JP3340809B2 (ja) | 1993-08-13 | 1993-08-13 | 縦型半導体素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20092093A JP3340809B2 (ja) | 1993-08-13 | 1993-08-13 | 縦型半導体素子及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0758117A JPH0758117A (ja) | 1995-03-03 |
| JP3340809B2 true JP3340809B2 (ja) | 2002-11-05 |
Family
ID=16432479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20092093A Expired - Fee Related JP3340809B2 (ja) | 1993-08-13 | 1993-08-13 | 縦型半導体素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3340809B2 (ja) |
-
1993
- 1993-08-13 JP JP20092093A patent/JP3340809B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0758117A (ja) | 1995-03-03 |
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