JPH0246740A - ゲート電極形成方法 - Google Patents
ゲート電極形成方法Info
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- JPH0246740A JPH0246740A JP19764688A JP19764688A JPH0246740A JP H0246740 A JPH0246740 A JP H0246740A JP 19764688 A JP19764688 A JP 19764688A JP 19764688 A JP19764688 A JP 19764688A JP H0246740 A JPH0246740 A JP H0246740A
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- 230000015572 biosynthetic process Effects 0.000 title 1
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 239000004065 semiconductor Substances 0.000 claims abstract description 12
- 229910052751 metal Inorganic materials 0.000 claims description 18
- 239000002184 metal Substances 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 18
- 238000005530 etching Methods 0.000 abstract description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract 1
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010894 electron beam technology Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 238000009413 insulation Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 239000002689 soil Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はトランジスタのゲート電極形成方法に関する
ものである。
ものである。
第２図は従来の１字型ゲート電極を有するトランジスタ
を示す断面図である。同図に示すように、半導体基板（
以下、「基板１と略す。）１上に、ソースｉｆｆ極３．
ドレイン電極４．７字型ゲート電極５が形成されている
。また、半導体基板１上剃部のソース電極３．ドレイン
電極４下には図示しないが、ソース領域、ドレイン領域
が形成されている。
を示す断面図である。同図に示すように、半導体基板（
以下、「基板１と略す。）１上に、ソースｉｆｆ極３．
ドレイン電極４．７字型ゲート電極５が形成されている
。また、半導体基板１上剃部のソース電極３．ドレイン
電極４下には図示しないが、ソース領域、ドレイン領域
が形成されている。
１字型ゲート電極５゛は同図に示すように、上層部５ａ
の幅を広く、下層部５ｂの幅を狭く形成することでいわ
ゆる゛［字型断面形状をしている。従って、土層部５ａ
において導電方向に対する十分な断面積を保てるため、
このゲート電極５の抵抗値を低くすることができ、トラ
ンジスタの０Ｎ１０ＦＦスイツチが高速に行える。また
、ノイズも発生しにくい。一方、チャネル長を規定する
下層部５ｂの幅は十分小さく設定しているため、より高
速動作が可能となる。
の幅を広く、下層部５ｂの幅を狭く形成することでいわ
ゆる゛［字型断面形状をしている。従って、土層部５ａ
において導電方向に対する十分な断面積を保てるため、
このゲート電極５の抵抗値を低くすることができ、トラ
ンジスタの０Ｎ１０ＦＦスイツチが高速に行える。また
、ノイズも発生しにくい。一方、チャネル長を規定する
下層部５ｂの幅は十分小さく設定しているため、より高
速動作が可能となる。
第３図（ａ）〜（ｆ）は、それぞれ第２図で示した７字
型ゲート電極５の製造方法を示す断面図である。この方
法は、例えば特開昭６１−７７３２５公報に開示されて
いる。以下、第３図を参照しつつ製造方法の説明をする
。
型ゲート電極５の製造方法を示す断面図である。この方
法は、例えば特開昭６１−７７３２５公報に開示されて
いる。以下、第３図を参照しつつ製造方法の説明をする
。
まず、同図（ａ）に示すように、基板１上にポジ型レジ
スト膜６をスピン塗布法により形成する。
スト膜６をスピン塗布法により形成する。
このレジスト膜６上の所定領域に、所定条件の電子ビー
ム等の荷電ビーム７を照射しく第１の照射）、同図（ｂ
）に示すようにレジスト膜６の−ＬＷ４部領域６ａを露
光する。
ム等の荷電ビーム７を照射しく第１の照射）、同図（ｂ
）に示すようにレジスト膜６の−ＬＷ４部領域６ａを露
光する。
次に、上ｍ部領域６ａ上においてこの上層部領域６ａよ
り狭い領域に、荷電ビーム８を照射（第２の照射）する
。この第２の照射における荷電ビーム８の加速エネルギ
ーを第１の照射より大きく設定することで、同図（Ｃ）
に示すようにレジストＦＪ６の下層部領域６ｂまで露光
する。
り狭い領域に、荷電ビーム８を照射（第２の照射）する
。この第２の照射における荷電ビーム８の加速エネルギ
ーを第１の照射より大きく設定することで、同図（Ｃ）
に示すようにレジストＦＪ６の下層部領域６ｂまで露光
する。
その後、レジスト膜６を現像することにより、同１ （
ｄ）に示すように、上層部が広く、Ｆ層部が狭い１字型
の開口部９を形成する。
ｄ）に示すように、上層部が広く、Ｆ層部が狭い１字型
の開口部９を形成する。
そして、開口部９を含むレジスト膜６上にアルミニウム
等の金属膜を蒸着法等により形成する。
等の金属膜を蒸着法等により形成する。
このとき、開口部９の段差部６Ｃでのカバレッジの悪い
形成方法を用いることで、同図（ｅ）に示すように金属
膜は開口部９内の金属膜１０ａとレジスト膜６上の金属
膜１０ｂとに分離形成される。
形成方法を用いることで、同図（ｅ）に示すように金属
膜は開口部９内の金属膜１０ａとレジスト膜６上の金属
膜１０ｂとに分離形成される。
その後、レジスト膜６とレジスト膜６上の金属ＷＡｌＯ
ｂとをリフトオフ法により同時に除去することで、同図
Ｈに示すように、半導体基板１上に金属Ｆ１１０ａのみ
残す。この金属膜１０ａが１字型ゲート電極５となる。
ｂとをリフトオフ法により同時に除去することで、同図
Ｈに示すように、半導体基板１上に金属Ｆ１１０ａのみ
残す。この金属膜１０ａが１字型ゲート電極５となる。
従来の１字型ゲート電極形成方法は以ｔのように行われ
ており、第２の照射による下層部領域６ｂの幅が１字型
ゲート電極５を有するトランジスタのチャネル長となる
。
ており、第２の照射による下層部領域６ｂの幅が１字型
ゲート電極５を有するトランジスタのチャネル長となる
。
このチャネル長は高速動作を可能とするために短くする
必要がある。このため、第２の照射においては、解像度
の高い高価な荷電ビーム露光装置を使用しなければなら
ないという問題点があった。
必要がある。このため、第２の照射においては、解像度
の高い高価な荷電ビーム露光装置を使用しなければなら
ないという問題点があった。
また、荷電ビーム８として電子ビームを用いた場合、電
子ビームを集束しても、レジスト膜２内の散乱により露
光パターン幅が広くなってしまう（近接効果）。そこで
、近接効果の少ないイオンビームを用いることが考えら
れるが、現在のイオン銃の精度では、集束できるビーム
径は限界がある。これらの理由から荷電ビーム露光装置
を用いても、チャネル長は０．１〜０．２μｍが限界で
あった二 また、レジスト膜６に１字パターンを形成するため、レ
ジスト膜６に対し荷電ビーム等の照射による２回の露光
を行わねばならない。正確なパターンを得るためには、
２回の露光において正確に位置合せを行う必要があり、
このため露光位置制御が非常に難しくなるという問題点
があった。
子ビームを集束しても、レジスト膜２内の散乱により露
光パターン幅が広くなってしまう（近接効果）。そこで
、近接効果の少ないイオンビームを用いることが考えら
れるが、現在のイオン銃の精度では、集束できるビーム
径は限界がある。これらの理由から荷電ビーム露光装置
を用いても、チャネル長は０．１〜０．２μｍが限界で
あった二 また、レジスト膜６に１字パターンを形成するため、レ
ジスト膜６に対し荷電ビーム等の照射による２回の露光
を行わねばならない。正確なパターンを得るためには、
２回の露光において正確に位置合せを行う必要があり、
このため露光位置制御が非常に難しくなるという問題点
があった。
この発明は上記のような問題点を解決するためになされ
たもので、微細なチャネル長の１字型ゲート電極を、高
価なＶＲ霞を用いることなく比較的簡単に形成すること
のできるゲート電極形成方法を提供することを目的とす
る。
たもので、微細なチャネル長の１字型ゲート電極を、高
価なＶＲ霞を用いることなく比較的簡単に形成すること
のできるゲート電極形成方法を提供することを目的とす
る。
この発明にかかるゲート電極形成方法は、第１の開口部
を有する第１の絶縁膜を半導体基板上に形成する工程と
、前記第１の開口部側面に第２の絶縁膜を形成すること
で前記第１の開口部の開口幅を狭めて第２の間口部とす
る工程と、前記第２の開口部を介して前記半導体基板上
に金属膜を成長させ１字型電極を形成する工程とを含ん
でいる。
を有する第１の絶縁膜を半導体基板上に形成する工程と
、前記第１の開口部側面に第２の絶縁膜を形成すること
で前記第１の開口部の開口幅を狭めて第２の間口部とす
る工程と、前記第２の開口部を介して前記半導体基板上
に金属膜を成長させ１字型電極を形成する工程とを含ん
でいる。
（作用〕
この発明における第２の間口部の開口幅は、第１の開口
部の開口幅から第２の絶縁膜のＩｌ！厚をさし引いた長
さである。
部の開口幅から第２の絶縁膜のＩｌ！厚をさし引いた長
さである。
第１図（ａ）〜（ｈ）はそれぞれこの発明の一実施例で
ある１字型ゲート電極形成方法を示す断面図である。以
下、同図を参照しつつその製造方法の説明をする。
ある１字型ゲート電極形成方法を示す断面図である。以
下、同図を参照しつつその製造方法の説明をする。
まず、３ｉ、ＱａＡｓ等の基板１上に５ｈｏ２゜ＳｉＮ
等の絶縁膜１１を同ｙ１（ａ）に示すように形成する。
等の絶縁膜１１を同ｙ１（ａ）に示すように形成する。
この絶縁膜１１の厚さは約０．２μｍである。
次に、この絶縁ｇ！１１上にポジ型のレジスト膜１２を
スピン塗布法により形成する。このレジスト膜１２は、
使用する写真製版技術に合せて、Ｘ線露光であればＸ線
レジスト、光露光であればフオドレジスト、電子ビーム
露光であれば電子ビーム用レジストを用いる。そして、
同図（ｂ）に示すように選択的にレジスト膜１２ｈから
Ｘ線、光あるいは電子ビーム１３を照射することでレジ
スト膜１２の露光が行える。その後、現像することでレ
ジスト膜１２のパターニングを行い、同図（Ｃ）に示す
ように、レジスト膜１２に同口１’Ａ １４を形成する
。この開口部１４の開口幅は０．５μｍ程度でよい。
スピン塗布法により形成する。このレジスト膜１２は、
使用する写真製版技術に合せて、Ｘ線露光であればＸ線
レジスト、光露光であればフオドレジスト、電子ビーム
露光であれば電子ビーム用レジストを用いる。そして、
同図（ｂ）に示すように選択的にレジスト膜１２ｈから
Ｘ線、光あるいは電子ビーム１３を照射することでレジ
スト膜１２の露光が行える。その後、現像することでレ
ジスト膜１２のパターニングを行い、同図（Ｃ）に示す
ように、レジスト膜１２に同口１’Ａ １４を形成する
。この開口部１４の開口幅は０．５μｍ程度でよい。
そして、バターニングされたレジスト膜１２をマスクと
して絶縁膜１１に対するエツチングを行い、しかる後レ
ジスト膜１２を除去することで、同図（ｄ）に示すよう
に、絶縁膜１１に開口幅が０．５μｍ程度の第１の開口
部１５を設ける。
して絶縁膜１１に対するエツチングを行い、しかる後レ
ジスト膜１２を除去することで、同図（ｄ）に示すよう
に、絶縁膜１１に開口幅が０．５μｍ程度の第１の開口
部１５を設ける。
次に、同図（０）に示すように第１の開口部１５を含む
絶縁膜１１．Ｆに、ＣＶＤ法、スパッタリング法等によ
り、０．１５μｍ程度の均一な膜厚の絶縁膜１６を、段
差部１１ａにおいてもカバレッジよく形成する。このた
め、第１の開口部１５の周縁部１５ａにおいては、絶縁
！！１６の縦方向の厚ざは０．１５μｍ以上になる。
絶縁膜１１．Ｆに、ＣＶＤ法、スパッタリング法等によ
り、０．１５μｍ程度の均一な膜厚の絶縁膜１６を、段
差部１１ａにおいてもカバレッジよく形成する。このた
め、第１の開口部１５の周縁部１５ａにおいては、絶縁
！！１６の縦方向の厚ざは０．１５μｍ以上になる。
ぞして、次に絶縁ＦＪ１６に対し、反応性イオンエツチ
ング等の異方性の強いエツチング処理を縦継 方向に基板１表面が８売するまで均一に施す。すると同
図（ｆ）に示すように縦方向のｍ厚が厚い第１の間口部
１５の周縁部１５ａのみ絶縁膜１６が残る。その結果、
絶縁膜１６により第１の開口部１５のｆｎ１口幅が狭め
られ、第１の開口部１５は開口幅が０．２回ｍ （０，
５ｕＴｒＬ−０，１５Ｘ ２μｍ）程度の第２の開口部
１７となる。このように、比較的狭い開口幅の第２の間
口部１７が自己整合的に形成できる。このように０．２
μｍ程度の第２の開口部１７の形成を、写真製版技術を
用いず行えるため、写真製版技術は０．５μｍ程度の第
１の開口部１５が形成できる手法を用いれば済む。
ング等の異方性の強いエツチング処理を縦継 方向に基板１表面が８売するまで均一に施す。すると同
図（ｆ）に示すように縦方向のｍ厚が厚い第１の間口部
１５の周縁部１５ａのみ絶縁膜１６が残る。その結果、
絶縁膜１６により第１の開口部１５のｆｎ１口幅が狭め
られ、第１の開口部１５は開口幅が０．２回ｍ （０，
５ｕＴｒＬ−０，１５Ｘ ２μｍ）程度の第２の開口部
１７となる。このように、比較的狭い開口幅の第２の間
口部１７が自己整合的に形成できる。このように０．２
μｍ程度の第２の開口部１７の形成を、写真製版技術を
用いず行えるため、写真製版技術は０．５μｍ程度の第
１の開口部１５が形成できる手法を用いれば済む。
次に、例えばＷＦ６等の金属含有ガス雰囲気下で基板１
の温度を２００〜３００℃程度に設定することで、第２
の開口部１７を介してＷ等の金属膜を基板１上に選択的
に成長させ、１字型金属膜１８を同図（ａ）に示すよう
に基板１上に形成する。この選択ＣＶ［）処理は、半導
体基板１と、絶縁ｒｍ１２．１６との電子の供給性、つ
まり還元性の差を利用することで行える。なお金属ｌｌ
１１８の成長速度を上げるにはＨ，５ｉ８４等のガスを
混入すればよい。このＴ字型金ｉ膜１８が１字型ゲート
電極５と４【る。このように、１字型ゲート電極５も自
己整合的に形成できる。
の温度を２００〜３００℃程度に設定することで、第２
の開口部１７を介してＷ等の金属膜を基板１上に選択的
に成長させ、１字型金属膜１８を同図（ａ）に示すよう
に基板１上に形成する。この選択ＣＶ［）処理は、半導
体基板１と、絶縁ｒｍ１２．１６との電子の供給性、つ
まり還元性の差を利用することで行える。なお金属ｌｌ
１１８の成長速度を上げるにはＨ，５ｉ８４等のガスを
混入すればよい。このＴ字型金ｉ膜１８が１字型ゲート
電極５と４【る。このように、１字型ゲート電極５も自
己整合的に形成できる。
そして、絶縁膜１１．１６を除去することで同図（ｈ）
に示すように１字型金属膜１８を残す。なお絶縁膜１１
．１６を除去しなくとも、十分にトランジスタ動作は行
えるが、基板１と１字型ゲート電極５間に生じる寄生容
量を低減するために除去する方が望ましい。絶縁膜１１
．１６の除去はＨＦ等を用いることで行える。
に示すように１字型金属膜１８を残す。なお絶縁膜１１
．１６を除去しなくとも、十分にトランジスタ動作は行
えるが、基板１と１字型ゲート電極５間に生じる寄生容
量を低減するために除去する方が望ましい。絶縁膜１１
．１６の除去はＨＦ等を用いることで行える。
このように、開口幅の比較的大きな開口部１５の側面に
均一な膜厚の絶縁膜１６を形成し、開口幅の小さな開口
部１７を形成することで、開口幅が０，２μｎ以下の狭
い下層部領域５ｂを有する１字型ゲート電極５を形成す
ることができる。従っで、写真製版技術としては０．５
μｍ程度の開口部が形成できる手法であればよく、従来
のように高価な荷電ビーム露光装置を用いる必要性はな
い。
均一な膜厚の絶縁膜１６を形成し、開口幅の小さな開口
部１７を形成することで、開口幅が０，２μｎ以下の狭
い下層部領域５ｂを有する１字型ゲート電極５を形成す
ることができる。従っで、写真製版技術としては０．５
μｍ程度の開口部が形成できる手法であればよく、従来
のように高価な荷電ビーム露光装置を用いる必要性はな
い。
また、絶縁Ｉ！８１６の膜厚は微細なレベルにおいても
精度よく均一に形成できるため、８層部領域５ｂの小さ
い、つまりチャネル長の短い１字型ゲート電極５を精度
よく形成することができる。また、第２の間口部１７の
形成を写真製版技術を用いず自己整合的に行ったため、
露光操作は第１の開口部１５形成時の１回で済む。従っ
て従来のように２回の露光における位置合わせを行う必
要はなく、操作がｒｆｉ単になる。さらに、絶縁ｌ！１
６の膜厚を適当に変化させることでチャネル長が０．１
μｍ以下の微細なチャネル長を有する１字型ゲート電極
５の形成も可能となる。
精度よく均一に形成できるため、８層部領域５ｂの小さ
い、つまりチャネル長の短い１字型ゲート電極５を精度
よく形成することができる。また、第２の間口部１７の
形成を写真製版技術を用いず自己整合的に行ったため、
露光操作は第１の開口部１５形成時の１回で済む。従っ
て従来のように２回の露光における位置合わせを行う必
要はなく、操作がｒｆｉ単になる。さらに、絶縁ｌ！１
６の膜厚を適当に変化させることでチャネル長が０．１
μｍ以下の微細なチャネル長を有する１字型ゲート電極
５の形成も可能となる。
なお、この実施例では、１字型金属膜１８の形成方法と
して、金属含有ガス雰囲気下による選択ＣＶＤ技術を用
いたが、基板１を電極としたメツキ法により１字型電極
を形成することもできる。
して、金属含有ガス雰囲気下による選択ＣＶＤ技術を用
いたが、基板１を電極としたメツキ法により１字型電極
を形成することもできる。
以上説明したように、この発明によれば、チャネル長を
規定する第２の開口部の開口幅は、第１の間口部の開口
幅から第２の絶縁膜の膜厚をさし引いた長さになるため
、微細なチャネル長の１字型ゲート電極を高価な装置を
用いることなく比較的簡単に形成することができる効果
がある。
規定する第２の開口部の開口幅は、第１の間口部の開口
幅から第２の絶縁膜の膜厚をさし引いた長さになるため
、微細なチャネル長の１字型ゲート電極を高価な装置を
用いることなく比較的簡単に形成することができる効果
がある。
第１図（ａ）〜（ｈ）はそれぞれこの発明の一実施例で
あるゲート電極形成方法を示す断面図、第２図は従来の
１字型ゲート電極を有するトランジスタを示した断面図
、第３１Ｎ（ａ）〜（ｆ）はそれぞれ従来のゲート電極
形成方法を示す断面図である。 図において、１は半導体基板、１１．１６は絶縁膜、１
５は第１の開口部、１７は第２の１ｍＤ部、１８はＴ字
型金属膜である。 なお、各図中同一符号は同一または相当部分を示す。
あるゲート電極形成方法を示す断面図、第２図は従来の
１字型ゲート電極を有するトランジスタを示した断面図
、第３１Ｎ（ａ）〜（ｆ）はそれぞれ従来のゲート電極
形成方法を示す断面図である。 図において、１は半導体基板、１１．１６は絶縁膜、１
５は第１の開口部、１７は第２の１ｍＤ部、１８はＴ字
型金属膜である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）第１の開口部を有する第１の絶縁膜を半導体基板
上に形成する工程と、 前記第１の開口部側面に第２の絶縁膜を形成することで
前記第１の開口部の開口幅を狭めて第２の開口部とする
工程と、 前記第２の開口部を介して前記半導体基板上に金属膜を
成長させてＴ型電極を形成する工程とを含んだゲート電
極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19764688A JPH0246740A (ja) | 1988-08-08 | 1988-08-08 | ゲート電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19764688A JPH0246740A (ja) | 1988-08-08 | 1988-08-08 | ゲート電極形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0246740A true JPH0246740A (ja) | 1990-02-16 |
Family
ID=16377953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19764688A Pending JPH0246740A (ja) | 1988-08-08 | 1988-08-08 | ゲート電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0246740A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2694657A1 (fr) * | 1992-08-06 | 1994-02-11 | Mitsubishi Electric Corp | Dispositif à semiconducteurs et procédé de fabrication. |
-
1988
- 1988-08-08 JP JP19764688A patent/JPH0246740A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2694657A1 (fr) * | 1992-08-06 | 1994-02-11 | Mitsubishi Electric Corp | Dispositif à semiconducteurs et procédé de fabrication. |
| US5470767A (en) * | 1992-08-06 | 1995-11-28 | Mitsubishi Denki Kabushiki Kaisha | Method of making field effect transistor |
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