JPH05502760A - 半導体デバイスのメサ構造体に電気的接触片を製造するための処理方法 - Google Patents
半導体デバイスのメサ構造体に電気的接触片を製造するための処理方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 238000003672 processing method Methods 0.000 title claims 3
- 238000004519 manufacturing process Methods 0.000 title description 8
- 238000000034 method Methods 0.000 claims description 37
- 229920002120 photoresistant polymer Polymers 0.000 claims description 37
- 239000000463 material Substances 0.000 claims description 11
- 239000012212 insulator Substances 0.000 claims description 7
- 238000012545 processing Methods 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 239000002019 doping agent Substances 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 238000005516 engineering process Methods 0.000 description 5
- 230000005855 radiation Effects 0.000 description 5
- 238000001465 metallisation Methods 0.000 description 4
- 239000010425 asbestos Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 229910052895 riebeckite Inorganic materials 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000005693 optoelectronics Effects 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000005282 brightening Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- SLGWESQGEUXWJQ-UHFFFAOYSA-N formaldehyde;phenol Chemical compound O=C.OC1=CC=CC=C1 SLGWESQGEUXWJQ-UHFFFAOYSA-N 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920003986 novolac Polymers 0.000 description 1
- 230000009965 odorless effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920001568 phenolic resin Polymers 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920001195 polyisoprene Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000007928 solubilization Effects 0.000 description 1
- 238000005063 solubilization Methods 0.000 description 1
- 230000035900 sweating Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/20—Exposure; Apparatus therefor
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- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/16—Coating processes; Apparatus therefor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/948—Radiation resist
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- Physics & Mathematics (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Bipolar Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。
Description
【発明の詳細な説明】
半導体デバイスのメサ構造体
に電気的接触片を製造するため
の処理方法
[関連出願コ
本出願は、燐化インジウム/燐化砒化インジウムガ1ノウム埋込みへテロ構造半
導体レーザの新規な半胃造およびその製造方法と題する本願と同時出頷のPCT
/[1S91106609に関連する。
[技術分野]
本発明は、メサ構造を含む半導体デノ\イスを製造する方法に関し、特定すると
、新規なホトリトク゛ラフイを使用してこの主のメサ構造体上に電気的接触片を
汗ニ成するための方法に関する。
半導電性材料で製造されるレーザや光増幅器や光検出器のようなオプトエレクト
ロニクス部品の良否Ii、半導体層上に低抵抗オーミック接触が信頼性をもって
形成されるか否かに依存する。この種のデノ<イスを製造するため、メサおよび
隆起のような非ブレーナ構造体力5、種々の組成の逐次の層中を腐食することに
より製造されることが多い。レーザの場合のように、1〜5ミクロン幅しかなく
サンプルないしウェハの全長を走る(最大数センチ)メサ上に狭いストライブ状
の接触片を整夕1]させることは、マスク上に現場で整列させることでさえ難し
し>イ士事である。ホトレジストの非平坦性iよ、整夕1の困難寸生を増大させ
る。したがって、プロセスは本質的に低収率であり、信頼性が乏しい。加えて、
デバイスの性能向上の目的のため、寄生抵抗を最小化することが特に重要である
。シリコンVLSI技術において使用される自己整列式オーム接触プロセスは、
本発明において開示される局部的フラッド露光法と結果において非常に類似して
いるが、現時点では、レーザダイオードのよつなオプトエレクトロニクス部品の
製造には向いていない。
砒化ガリウムMESFET技術において通常使用される金属化リフトオフ法は、
自己整列式プロセスの一変形であるが、本発明のプロセスのオーミック金属付着
段階に使用できよう、ブレーナ化プロセスは非常に類似しているが、このプロセ
スは、局部的フラッド露光を使用せず、本発明の方法の突出した特徴である裸の
側壁を生じさせることもしない。
[発明の開示]
本発明の一側面においては、半導体メサ構造体は、メサの頂部と、側壁の再上部
とにおいて、メサの基部および介在するチャンネルにおけるよりもホトレジスト
材料が薄くなるように、ホトレジスト材料で被覆される。ホトレジストは、現像
されるとき、メサ頂部および側壁の最上部からホトレジストが除去され得るよう
に、マスクを介して露光される。ホトレジストが化学放射線に露光される場合、
もしもマスクが化学放射線がメサの底部近傍のより厚いホトレジスト部分に達す
るのを十分に遮蔽しないとき、より薄いホトレジスト部分がこのより厚い部分よ
りもより迅速に十分に露光される。かくして、整列の許容誤差は、ホトレジスト
が均一な厚さより成る場合よりも大である。
本発明の第2の側面においては、ホトレジストの適用前に、下層の絶縁体材料が
メサに適用される。化学放射線に露光後、露出された絶縁体部分が異方性プラズ
マエツチングにより除去される。
[図面の簡単な説明]
第1a図、第1b図および第1C図ならびに第2a図、第2b図および第3C図
は半導体デバイスの断面図で、それぞれ単一チャンネルメサおよび二重チャンネ
ルメサに関して本発明の実施例を処理する際におけるユニの段階を例示するもの
である。
第3a図、第3b図および第3C図は、本発明に従い、メサ構造体上に電気的接
触片を提供するための段階を示す断面図である。
[実施例の説明]
次に、半導体レーザのメサ構造体に電気的接触片を提供するための手段を参照し
て、本発明の詳細な説明する0本明細書に提示されるプロセスは、この種の非ブ
レーナ構造体に大型の接触片開口を容易かつ再現可能に提供する新規な技術、す
なわち局部的フラッド露光、および露光された領域へのドーパントの最適拡散お
よび/または該領域上におけるエピタキシャル成長、続いての大型の電気的接触
片を形成するための露光領域上への金属付着を合体するものある。
図面を参照して説明すると、半導体ウェハ10.20および30は、高さ1ミク
ロンより大の垂直またはほぼ垂直の側壁を有するメサ11.21および31が形
成されるように従来の手段により処理される。第1a図および第1b図は、それ
ぞれ単一または二重チャンネル形式のメサを示している。レーザ半導体デバイス
の場合、隆起は、好ましくは幅1〜5mミクロン、高さ1〜4ミクロン、そして
長さ数百ミクロンがよい。さらに、構造体は、普通異なる組成の数層より成り、
3Nないし7Nまたはそれ以上を数える。
レーザを生成するためのメサ半導体構造体を作るための方法は、本願と同日出願
の上記特許出願に記載されている。
選択されたホトレジストは、ネガティブまたはポジティブホトレジストのいずれ
でもよい。ネガティブレジスタは、マスクの不透明領域により露光から保護され
なかった領域において残存し、保護された領域において現像剤により除去される
ものである。ネガティブレジストは、主として、適正な光エネルギへの露光に際
して重合されるポリイソプレン重合体を基材とする。他方ポジティブレジストは
、主としてフェノール−ホルムアルデヒドノボラックを基材とする。この重合体
は比較的不溶性である。適正な光への露光後、レジストは可溶性状態に変わる。
これは先回溶化と呼ばれる反応である。いずれの形式のホトレジストでも使用で
きるが、ポジティブレジストが好ましい、これは、この種のレジストはアスペク
ト比がより高く、そしてこれは所与の像寸法開口に対してレジストがより厚くな
り得ることを意味するからである。特性、特質、用途、そして適用および現像の
方法は、Van Zant著’Microchip FabricationJ
、Mcにraw−)till Publishing Co、 (1990)に
明示されるように技術的に周知である。
5hipley Compar+y Inc、、マサチェーセツツ州所在、によ
り製造されるMicroposit 140Q 5eriesのような標準的ポ
ジティブホトレジストを使用すると、粘度は、レジスト12.22.32が付着
される際、第1b図および第2b図に示されるように、メサの底部の回りにおい
て、頂部上で得られるよりも相当厚い厚さで充填されるように選択され得る。半
導体レーザ設計においては、メサのアスペクト比、すなわち高さ対幅の比は通常
固定されている。しかし、本プロセスは、レジスト粘度が選択される限りにおい
である範囲内でアスペクト比を変えるのに使用できるから、上述のレジスト厚さ
の変動がすべてのアスベスト比に対して達成できる。本発明のプロセスには広い
範囲のアスベスト比が順応し得るが、本プロセスはアスベスト比の高いものにず
っと有用であり、いずれにしても、最小1ミクロンの隆起またはメサ高さを必要
とする。
接触片開口を形成するのに使用されるマスクパターン13.23は、第1C図お
よび第2c図に示されるように側壁の再上部に溜まるレジストにより許容される
大きさだけ隆起幅よりも広幅に選ばれる。整列の許容誤差および解像度は、選ば
れたマスク幅と、メサ頂部およびレジスト堆積領域の幅により決定される。第2
a図、第2b図、第2c図におけるような二重チャンネル設計を使用するとき、
整列の許容誤差および解像度は数ミクロンであり、したがって、グローバルな整
列マークを有する簡単な光学的リトグラフィが使用できる。か(して、標準的な
商業的整列装置の通常の光学的整列および解像度の許容誤差で十分にして余りあ
る。隆起の頂部上のホトレジストの厚さを十分に露光する露光時間の間、側壁を
下るより厚いレジストは露光不足である。ホトレジストが現像されるとき、メサ
頂部と側壁の再上部の相当の部分が露出される。すなわち、第1c図および第2
c図に示されるようにホトレジストにより保護されないで残さこの時点で、この
独特な構造体を使用して、種々のプロセスを遂行できる。狭いメサに対して低抵
抗の電気的接触片を設ける目的で、第3a図に示されるように、メサに上述のホ
トレジストストを適用する前に、下層の絶縁体34がメサに適用されよう。本発
明のプロセスにより露出される絶縁体は、次いで従来の異方性プラズマエツチン
グ技術により除去されるが、メサ側壁に沿う絶縁体のエツチングの程度は、エツ
チング中起こるレジストの腐食により課される限界においてドライエツチング時
間にのみ依存する。アクセプタまたはドナードーパントの拡散が、頂部メサ層の
全露出表面および相当量の内部が電気的に改質されて、低抵抗率接触片したがっ
て低直列抵抗を生ずるように遂行され得る。接触抵抗および内部抵抗は、このプ
ロセスの結果として相当に低減され、そして可能な最低の直列抵抗がこのプロセ
スの結果達成されるものと、思われる。
局部的フラッド露光プロセスの独特の結果として、オーム接触金属は、付着され
るとき、この構造体において可能な最大の接触領域を得ることができ、かくして
、低接触抵抗および低直列抵抗がともに得られる。加えて、低い直列および接触
抵抗は、メサの回つの接触片金属被服と相俟って、デバイスの熱的特性に関して
従来技術に比して相当の利点をもたらす、何故ならば、発生される抵抗熱は低く
、デバイスから熱を除去するための熱伝達路が、この構造のために最大化される
からである。
〔発明の効果]
要約すると、本発明の方法の利点は、下記のごとくである。
l)オーム接触のための整列手続きが=異的でなく、収率を高め、再現性がより
大とする。
2)メサの金属化接触片による被覆、したがって電気的接触片の領域が他の技術
より相当に太き(、したがってまた、接触抵抗がかなワ小さく、接触金属中の熱
逃がし効果が相当に大きい。
3)メサへのドーパントの拡散や露出領域上におけるエピタキシャル成長は、電
気的特性を変更し、デバイスの性能を向上し得るものであるが、このプロセスを
、メサのより大きな部分上に、そしてもっとも意味のあることにはメサの露出側
壁部分上に容易に遂行できる。
以上、本発明を好ましい実施例について説明したが、本発明はここに開示される
ものに限定されるものでなく、当業者であれば本願発明の技術思想の範囲内にお
いてこれを種々変更、変形し得ることを理解されたい。
、 ′
2I
FIG、3a
FIG、3b
要約書
ホトレジスト22材料が、メサ21の頂部および側壁の最上部において、メサの
基部および介在するチャンネルにおけるよりも薄くなるように、半導体メサ構造
体2oが局部的フラッド態様でホトレジスト材料22で被覆され、ホトレジスト
22は、ついで、現像されるときにメサ頂部および側壁の最上部からのホトレジ
スト22が除去され得るように、マスク23を介して露光される。ホトレジスト
22が化学放射線に露出されるとき、もしもマスク23がメサ21の底部近傍の
厚いホトレジスト部分に化学放射線が達するのを適切に遮蔽しなかった場合、薄
いホトレジスト22がこの部分よりもより迅速に十分に露光される。かくして、
整列許容誤差は、ホトレジスト22が均一な厚さからなる場合よりも大きい。
国際調査報告
Claims (7)
- (1)半導体デバイスの、活性領域を画定し側壁を有するメサ構造体上に露出接 触片開口を形成する方法において、 非均一な厚さ寸法を有し、前記メサおよび隣接する側部領域を被覆するホトレジ ストを形成するため、前記デバイス上にホトレジスト材料を付着し、該ホトレジ スト層の所望の領域を十分に露光現像して、メサの頂部および側壁領域の一部か らホトレジスト材料を完全に除去し、前記の露出された接触片開口を形成する 諸段階を含むことを特徴とする露出接触片開口形成方法。
- (2)前記露光段階が、前記メサ構造体上に、該メサの幅より幅広の開口を有す るマスクパターンで前記ホトレジスト層を被覆することと、前記マスクパターン をエネルギビームに露光することを含む請求の範囲第1項記載の接触片開口形成 方法。
- (3)半導体デバイスの、活性領域を画定しかつ側壁を有するメサ構造体を処理 する方法において、非均一な厚さ寸法を有し、前記メサおよび隣接する側部領域 を被覆するホトレジストを形成するため、前記デバイス上にホトレジスト材料を 付着し、該ホトレジストの所望の領域を十分に露光現像して、メサの頂部および 側壁領域の一部からホトレジスト材料を完全に除去し、前記の露出された接触片 開口を形成する 諸段階を含むことを特徴とするメサ構造体処理方法。
- (4)前記の露出された側壁領域中にドーパントを拡散することを含む請求の範 囲第3項記載のメサ構造体処理方法。
- (5)前記露出されたメサ頂部および露出されたメサ側壁上に半導電性材料をエ ピタキシャル成長させることを含む請求の範囲第3項記載のメサ構造体処理方法 。
- (6)前記露出されたメサ頂部および露出されたメサ側壁上に金属を付着して、 オーム接触を形成することを含む請求の範囲第3項記載メサ構造体処理方法。
- (7)半導体デバイスの、活性領域を画定しかつ側壁を有するメサ構造体を処理 する方法において、前記デバイスに下層絶縁体層を適用し、非均一な厚さ寸法を 有し、前記メサおよび隣接する側部領域を被覆するホトレジストを形成するため 、前記絶縁体層上にホトレジスト材料を付着し、前記ホトレジスト層の所望の領 域を十分に露光現像して、メサの頂部および側壁領域の一部を被覆する絶縁体層 領域を露出させ、 該絶縁体層の露出部分を除去して、前記メサの前記側壁の一部および頂部を露出 する接触片開口を形成する諸段階を含むことを特徴とするメサ構造体処理方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/583,410 US5093225A (en) | 1990-09-14 | 1990-09-14 | Processing method for fabricating electrical contacts to mesa structures in semiconductor devices |
US583,410 | 1990-09-14 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05502760A true JPH05502760A (ja) | 1993-05-13 |
Family
ID=24332987
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3517084A Pending JPH05502760A (ja) | 1990-09-14 | 1991-09-12 | 半導体デバイスのメサ構造体に電気的接触片を製造するための処理方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5093225A (ja) |
EP (1) | EP0504365A4 (ja) |
JP (1) | JPH05502760A (ja) |
CA (1) | CA2072617A1 (ja) |
WO (1) | WO1992005473A1 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2671909B1 (fr) * | 1991-01-17 | 1999-01-22 | Alcatel Nv | Procede de lithogravure sur saillie notamment sur substrat semiconducteur. |
KR100303279B1 (ko) * | 1994-08-27 | 2001-12-01 | 윤종용 | 반도체레이저다이오드와그제조방법 |
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WO2011134433A1 (en) * | 2010-04-29 | 2011-11-03 | Shanghai Silight Technology Co., Ltd | Optical waveguide fabrication method |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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- 1990-09-14 US US07/583,410 patent/US5093225A/en not_active Expired - Lifetime
-
1991
- 1991-09-12 WO PCT/US1991/006609 patent/WO1992005473A1/en not_active Application Discontinuation
- 1991-09-12 JP JP3517084A patent/JPH05502760A/ja active Pending
- 1991-09-12 CA CA002072617A patent/CA2072617A1/en not_active Abandoned
- 1991-09-12 EP EP19910918061 patent/EP0504365A4/en not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
WO1992005473A1 (en) | 1992-04-02 |
US5093225A (en) | 1992-03-03 |
CA2072617A1 (en) | 1992-03-15 |
EP0504365A1 (en) | 1992-09-23 |
EP0504365A4 (en) | 1993-03-03 |
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