JPH02183541A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02183541A JPH02183541A JP419489A JP419489A JPH02183541A JP H02183541 A JPH02183541 A JP H02183541A JP 419489 A JP419489 A JP 419489A JP 419489 A JP419489 A JP 419489A JP H02183541 A JPH02183541 A JP H02183541A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、多層構造のＡり電極を有するＩＩＩ−Ｖ族化
合物半導体の製造方法に関する。
合物半導体の製造方法に関する。
〈従来の技術〉
この種のＩ［Ｉ−Ｖ族化合物半導体として、例えばＧａ
Ａｓ基板にＡ＆のゲート電極をショットキー接合し、こ
のゲート電極上に配線用あるいはワイヤボンディング用
の上層電極を形成したＧａＡｓ ＭＥ Ｓ （Ｍｅｔ
ａｌ Ｓ ｅｍｉｃｏｎｄｕｃｔｏｒ） Ｆ Ｅ Ｔ
がある。このＭＥＳＦＥＴは、周知の如くゲート電極に
バイアス電圧を印加することにより、オーミック接合の
ソース・ドレイン電極間の電流を制御するものであるか
ら、ゲート電極部におけるバイアス電圧の損失即ちコン
タクト抵抗が少ないことが望ましい。
Ａｓ基板にＡ＆のゲート電極をショットキー接合し、こ
のゲート電極上に配線用あるいはワイヤボンディング用
の上層電極を形成したＧａＡｓ ＭＥ Ｓ （Ｍｅｔ
ａｌ Ｓ ｅｍｉｃｏｎｄｕｃｔｏｒ） Ｆ Ｅ Ｔ
がある。このＭＥＳＦＥＴは、周知の如くゲート電極に
バイアス電圧を印加することにより、オーミック接合の
ソース・ドレイン電極間の電流を制御するものであるか
ら、ゲート電極部におけるバイアス電圧の損失即ちコン
タクト抵抗が少ないことが望ましい。
ところで、いわゆるπ型構造の上記ＭＥＳＦＥＴは、従
来、第３図に示すようなプロセスで製造されている。即
ち、第３図（ａ）でＧａＡｓ基板１１上にゲート電極た
るＡＱ電極１２を電子ビーム蒸着法で形成した後、この
上にプラズマＣＶＤ法で絶縁膜たるＳｉＮｘ膜１３を堆
積し、次に第３図（ｂ）でフォトレジスト１４を用いて
上層配線パターン１５を形成した後、ドライエツチング
によってＡ１２電極１２上のＳｉＮｘ膜１３を除去する
。次いで、第３図（ｃ）でＡＩ２電極１２およびフォト
レジスト１４の表面に電子ビーム蒸着法でＴｉ、Ｐｔ、
Ａｕを順次蒸着し、最後に第３図（ｄ）の如く上層配線
電極１６以外の蒸着メタルをフォトレジスト１４と共に
リフトオフして除去する。
来、第３図に示すようなプロセスで製造されている。即
ち、第３図（ａ）でＧａＡｓ基板１１上にゲート電極た
るＡＱ電極１２を電子ビーム蒸着法で形成した後、この
上にプラズマＣＶＤ法で絶縁膜たるＳｉＮｘ膜１３を堆
積し、次に第３図（ｂ）でフォトレジスト１４を用いて
上層配線パターン１５を形成した後、ドライエツチング
によってＡ１２電極１２上のＳｉＮｘ膜１３を除去する
。次いで、第３図（ｃ）でＡＩ２電極１２およびフォト
レジスト１４の表面に電子ビーム蒸着法でＴｉ、Ｐｔ、
Ａｕを順次蒸着し、最後に第３図（ｄ）の如く上層配線
電極１６以外の蒸着メタルをフォトレジスト１４と共に
リフトオフして除去する。
〈発明が解決しようとする課題〉
さて、上記ＡＣ電極１２は、活性金属からなるため第３
図（ａ）のＳｉＮｘ膜１３を堆積する前に空気に晒され
て既にその表面に厚さ数１００人の高抵抗のＡｌ１．０
３膜が形成される。また、第３図（ｂ）の５ｉＮｘＨ１
３のドライエツチングでは反応ガスとしてＣＦ、を用い
るが、ＳｉＮｘ膜がオーバーエツチングされると、活性
なＡｌ７１を極１２の表面に同じく高抵抗なフッ化物膜
が形成される。しかるに、上記従来の製造方法では、Ａ
１２１を極１２上への上層配線電極１６の蒸着が、ＡＱ
電極１２表面層の除去等の前処理を全く行わずになされ
るため、１２電極Ｉ２と上層配線電極１６との界面に高
抵抗層が介在することになり、ゲート電極部のコンタク
ト抵抗が大きくなるという欠点がある。そして、このコ
ンタクト抵抗は、例えば２０μ１ＴＩＸ２０μｍのコン
タクトホールで数１ＯＫΩ〜数ＭΩにも達し、後のシン
ターリングでも容易に低減できない。
図（ａ）のＳｉＮｘ膜１３を堆積する前に空気に晒され
て既にその表面に厚さ数１００人の高抵抗のＡｌ１．０
３膜が形成される。また、第３図（ｂ）の５ｉＮｘＨ１
３のドライエツチングでは反応ガスとしてＣＦ、を用い
るが、ＳｉＮｘ膜がオーバーエツチングされると、活性
なＡｌ７１を極１２の表面に同じく高抵抗なフッ化物膜
が形成される。しかるに、上記従来の製造方法では、Ａ
１２１を極１２上への上層配線電極１６の蒸着が、ＡＱ
電極１２表面層の除去等の前処理を全く行わずになされ
るため、１２電極Ｉ２と上層配線電極１６との界面に高
抵抗層が介在することになり、ゲート電極部のコンタク
ト抵抗が大きくなるという欠点がある。そして、このコ
ンタクト抵抗は、例えば２０μ１ＴＩＸ２０μｍのコン
タクトホールで数１ＯＫΩ〜数ＭΩにも達し、後のシン
ターリングでも容易に低減できない。
特に高周波帯域用のＭＥＳＦＥＴでは、上記高抵抗層の
大きな電気容量によりＭＥＳＦＥＴの雑音特性が著しく
悪化する等の問題がある。
大きな電気容量によりＭＥＳＦＥＴの雑音特性が著しく
悪化する等の問題がある。
そこで、本発明の目的は、ＩＩＩ−Ｖ族化合物半導体基
板上に形成されたＡｌ電極表面の高抵抗層を除去して、
上記ＡＣ電極とその上層に形成される電極間のコンタク
ト抵抗を低減することができる半導体装置の製造方法を
提供することである。
板上に形成されたＡｌ電極表面の高抵抗層を除去して、
上記ＡＣ電極とその上層に形成される電極間のコンタク
ト抵抗を低減することができる半導体装置の製造方法を
提供することである。
く課題を解決するための手段〉
上記目的を達成するため、本発明の半導体装置の製造方
法は、■−■族化合物半導体基板上に形成されたＡ１２
７１１極の表面の高抵抗層を、リン酸系エッチャントを
用いて除去して、上記Ａｌ２７ｒｉ極とこのＡＣ電極の
上層に形成される電極間のコンタクト抵抗を低減ずろ。
法は、■−■族化合物半導体基板上に形成されたＡ１２
７１１極の表面の高抵抗層を、リン酸系エッチャントを
用いて除去して、上記Ａｌ２７ｒｉ極とこのＡＣ電極の
上層に形成される電極間のコンタクト抵抗を低減ずろ。
く作用〉
リン酸系エッヂヤントを用いれば、ｌ！７ｒｉ極の表面
の酸化アルミニウムやフッ化アルミニウム等からなる高
抵抗層のみを、それ以外のフォトレジスト ＳｉＮｘ等
の表面絶縁膜、ＧａＡｓ等の■−■族半導体基板を侵す
ことなく除去することができ、Ａ（７１ｉｔ＆とその上
層に形成される電極間のコンタクト抵抗を低減すること
ができ、半導体装置の雑音特性等の電気特性が向上する
。
の酸化アルミニウムやフッ化アルミニウム等からなる高
抵抗層のみを、それ以外のフォトレジスト ＳｉＮｘ等
の表面絶縁膜、ＧａＡｓ等の■−■族半導体基板を侵す
ことなく除去することができ、Ａ（７１ｉｔ＆とその上
層に形成される電極間のコンタクト抵抗を低減すること
ができ、半導体装置の雑音特性等の電気特性が向上する
。
〈実施例〉
以下、本発明を図示の実施例により詳細に説明する。
第１図は、本発明のＩ−Ｖ族化合物半導体の製造方法の
一実施例を示すＧａＡｓＭＥＳＦＥＴの製造工程図であ
る。まず、第１図（ａ）に示すように、マスキングされ
たＧａＡｓ基板ｌ上に電子ビーム蒸着法によりＡ＆を厚
さ５０００人に蒸着し、リフトオフしてＡＣ電極２を形
成した後、このＡ＆電極２上にプラズマＣＶＤ法で保護
のためのＳｉＮｘ膜３を堆積する。次に、第１図（ｂ）
に示すように、上記ＳｉＮｘ膜３上にフォトレジスト４
を用いて上層配線パターン５を形成した後、バーレル型
プラズマエツチング装置によりＣＦ、をエツチングガス
として上記パターン５内のＳｉＮｘ膜３のみを選択的に
エツチングする。続いて、選択エツチングで露出したＡ
Ｎ電極２の表面を０．プラズマによって親水性にした後
、Ｈ３Ｐ０．：Ｈ２Ｏ＝２：３のリン酸水溶液をエッチ
ャントに用いて、第３図ＣＱ’）に示すように上記Ａｇ
電極２の表面を深さ７００人程堆積約１０分間エツチン
グする。なお、エツチングは、ＧａＡｓ基板Ｉ基板全全
体ず純水に漬した後、恒温槽により２１’Ｃに保温され
た上記エッチャントに気泡が付着しないように浸漬して
行う。
一実施例を示すＧａＡｓＭＥＳＦＥＴの製造工程図であ
る。まず、第１図（ａ）に示すように、マスキングされ
たＧａＡｓ基板ｌ上に電子ビーム蒸着法によりＡ＆を厚
さ５０００人に蒸着し、リフトオフしてＡＣ電極２を形
成した後、このＡ＆電極２上にプラズマＣＶＤ法で保護
のためのＳｉＮｘ膜３を堆積する。次に、第１図（ｂ）
に示すように、上記ＳｉＮｘ膜３上にフォトレジスト４
を用いて上層配線パターン５を形成した後、バーレル型
プラズマエツチング装置によりＣＦ、をエツチングガス
として上記パターン５内のＳｉＮｘ膜３のみを選択的に
エツチングする。続いて、選択エツチングで露出したＡ
Ｎ電極２の表面を０．プラズマによって親水性にした後
、Ｈ３Ｐ０．：Ｈ２Ｏ＝２：３のリン酸水溶液をエッチ
ャントに用いて、第３図ＣＱ’）に示すように上記Ａｇ
電極２の表面を深さ７００人程堆積約１０分間エツチン
グする。なお、エツチングは、ＧａＡｓ基板Ｉ基板全全
体ず純水に漬した後、恒温槽により２１’Ｃに保温され
た上記エッチャントに気泡が付着しないように浸漬して
行う。
１！′ｒ４極２の表面エツチングが終わると、エツチン
グ表面の酸化を防止すべく空気に晒す時間を最小限に抑
えて、ＧａＡｓ基板Ｉを直ちに真空容器に入れ、電子ビ
ーム蒸着法により第３図（ｄ）に示すようにＡＱ電極２
およびフォトレジスト４の表面にＴｉ、Ｐｔ、Ａｕを夫
々厚さ１０００人、１ｏｏｏ人、 １５０００人に順次
蒸着する。最後に、ＡＱ電極２の上部以外の蒸着メタル
を、フォトレジスト４と共にリフトオフ法で除去して、
第１図（ｅ）の如く上層配線電極６を形成する。なお、
真空容器に入れる際の短時間の空気曝露により、Ａ＆電
極２のエツチング表面に酸化による多少の抵抗層が生じ
るので、必要に応じて３５０℃における１分間のシンタ
ーリングを施せば、電極間抵抗を一層低減させることが
できる。
グ表面の酸化を防止すべく空気に晒す時間を最小限に抑
えて、ＧａＡｓ基板Ｉを直ちに真空容器に入れ、電子ビ
ーム蒸着法により第３図（ｄ）に示すようにＡＱ電極２
およびフォトレジスト４の表面にＴｉ、Ｐｔ、Ａｕを夫
々厚さ１０００人、１ｏｏｏ人、 １５０００人に順次
蒸着する。最後に、ＡＱ電極２の上部以外の蒸着メタル
を、フォトレジスト４と共にリフトオフ法で除去して、
第１図（ｅ）の如く上層配線電極６を形成する。なお、
真空容器に入れる際の短時間の空気曝露により、Ａ＆電
極２のエツチング表面に酸化による多少の抵抗層が生じ
るので、必要に応じて３５０℃における１分間のシンタ
ーリングを施せば、電極間抵抗を一層低減させることが
できる。
このように、上記実施例によれば、ＧａＡｓ基板ｌ上の
Ａｉ２電極２の表面に空気曝露で生じたＡＱｔ０３やＣ
Ｆ４による保護絶縁膜の過剰なドライエツチングの結果
束じたフッ化アルミニウムの高抵抗層を、リン酸水溶液
エッチャントを用いて除去し、除去後の表面上に直ちに
上層配線電極６を形成しているので、上記画電極２．６
間に従来の如き高抵抗層が殆んど介在せず、画電極２．
６間のコンタクト抵抗を２０μｍ×２０μｍのコンタク
トホールで数１０Ω〜数１００Ωと従来の約１／１００
０にまで大幅に低減させることができる。従って、ゲー
ト電極部のコンタクト抵抗および電気容器が低減し、Ｇ
ａＡｓＭＥＳＦＥＴの雑音特性等の電気特性が著しく改
善される。
Ａｉ２電極２の表面に空気曝露で生じたＡＱｔ０３やＣ
Ｆ４による保護絶縁膜の過剰なドライエツチングの結果
束じたフッ化アルミニウムの高抵抗層を、リン酸水溶液
エッチャントを用いて除去し、除去後の表面上に直ちに
上層配線電極６を形成しているので、上記画電極２．６
間に従来の如き高抵抗層が殆んど介在せず、画電極２．
６間のコンタクト抵抗を２０μｍ×２０μｍのコンタク
トホールで数１０Ω〜数１００Ωと従来の約１／１００
０にまで大幅に低減させることができる。従って、ゲー
ト電極部のコンタクト抵抗および電気容器が低減し、Ｇ
ａＡｓＭＥＳＦＥＴの雑音特性等の電気特性が著しく改
善される。
第２図は、上記実施例でエッチャントとして用いたリン
酸水溶液のエツチングレートを示している。一般に、Ａ
Ｎのウェットエツチングは、リン酸をベースとする水溶
液を用いて高温で行なわれるか、本実施例では、フォト
レジスト４．ＳｉＮｘ膜３．ＧａＡｓ基板Ｉを侵すこと
なく、Ａり電極２の表面高抵抗層のみを深さ数１００人
程堆積去するのが目的であることから、エツチングレー
トが遅くしかもエツチング面の不整が少ないエッヂヤン
トとしてｌ−ｌ３ＰＯ４：Ｈ２０＝２：３のリン酸水溶
液を常温よりやや低い温度（２１℃）で使用している。
酸水溶液のエツチングレートを示している。一般に、Ａ
Ｎのウェットエツチングは、リン酸をベースとする水溶
液を用いて高温で行なわれるか、本実施例では、フォト
レジスト４．ＳｉＮｘ膜３．ＧａＡｓ基板Ｉを侵すこと
なく、Ａり電極２の表面高抵抗層のみを深さ数１００人
程堆積去するのが目的であることから、エツチングレー
トが遅くしかもエツチング面の不整が少ないエッヂヤン
トとしてｌ−ｌ３ＰＯ４：Ｈ２０＝２：３のリン酸水溶
液を常温よりやや低い温度（２１℃）で使用している。
図から明らかなように、ＩＯ分間程度のエツチングによ
りフォトレジスト４．ＳｉＮｘ膜３．ＧａＡｓ基板１を
侵すことなく厚さ７００人程堆積上記高抵抗層が完全に
除去できることが判る。
りフォトレジスト４．ＳｉＮｘ膜３．ＧａＡｓ基板１を
侵すことなく厚さ７００人程堆積上記高抵抗層が完全に
除去できることが判る。
なお、上記実施例では、半導体装置としてＧａＡｓＭＥ
ＳＦＥＴについて説明したが、本発明はＡｌ主電極下層
とする多層配線構造をもつＩＩＩ−Ｖ族化合物半導体装
置に広く適用ずろことができろ。
ＳＦＥＴについて説明したが、本発明はＡｌ主電極下層
とする多層配線構造をもつＩＩＩ−Ｖ族化合物半導体装
置に広く適用ずろことができろ。
また、本発明か図示の実施例に限られないのはいうまで
もない。
もない。
〈発明の効果〉
以上の説明で明らかなように、本発明の半導体装置の製
造方法は、ＩＩＩ−Ｖ族化合物半導体基板上に形成され
たＡｌ電極表面の高抵抗層を、リン酸系エッチャントを
用いて除去して、上記Ａ＆ｉ［ｉとこのＡ＆電極の上層
に形成される電極間のコンタクト抵抗を低減するので、
製造過程において半導体基板や絶嫁膜等他の部分を侵す
ことなく上記高抵抗層のみを除去でき、コンタクト抵抗
の大幅な低減により半導体装置の雑音特性等の電気特性
を著しく向上させることができろ。
造方法は、ＩＩＩ−Ｖ族化合物半導体基板上に形成され
たＡｌ電極表面の高抵抗層を、リン酸系エッチャントを
用いて除去して、上記Ａ＆ｉ［ｉとこのＡ＆電極の上層
に形成される電極間のコンタクト抵抗を低減するので、
製造過程において半導体基板や絶嫁膜等他の部分を侵す
ことなく上記高抵抗層のみを除去でき、コンタクト抵抗
の大幅な低減により半導体装置の雑音特性等の電気特性
を著しく向上させることができろ。
第１図は本発明の一実施例たるＧａＡｓＭＥＳＦＥＴの
製造工程図、第２図は上記実施例のエツチングに用いる
リン酸水溶液のエツチングレートを示すグラフ、第３図
は従来のＧａＡｓＭＥＳＦＥＴの製造工程図である。 １・・・ＧａＡｓ基板、２・Ａ（２電極、３−ＳｉＮｘ
膜、４・・・フォトレジスト、５・・・上層配線パター
ン、６・・・上層配線電極。 第２図 Ａｌ電腸め渋面エッナユ２゛時藺 （介）第 図
製造工程図、第２図は上記実施例のエツチングに用いる
リン酸水溶液のエツチングレートを示すグラフ、第３図
は従来のＧａＡｓＭＥＳＦＥＴの製造工程図である。 １・・・ＧａＡｓ基板、２・Ａ（２電極、３−ＳｉＮｘ
膜、４・・・フォトレジスト、５・・・上層配線パター
ン、６・・・上層配線電極。 第２図 Ａｌ電腸め渋面エッナユ２゛時藺 （介）第 図
Claims (1)
- （１）III−Ｖ族化合物半導体基板上に形成されたＡｌ
電極の表面の高抵抗層を、リン酸系エッチャントを用い
て除去して、上記Ａｌ電極とこのＡｌ電極の上層に形成
される電極間のコンタクト抵抗を低減する半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP419489A JPH02183541A (ja) | 1989-01-09 | 1989-01-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP419489A JPH02183541A (ja) | 1989-01-09 | 1989-01-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02183541A true JPH02183541A (ja) | 1990-07-18 |
Family
ID=11577880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP419489A Pending JPH02183541A (ja) | 1989-01-09 | 1989-01-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02183541A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100464395B1 (ko) * | 1997-10-13 | 2005-02-28 | 삼성전자주식회사 | 반도체소자의비아홀형성방법 |
-
1989
- 1989-01-09 JP JP419489A patent/JPH02183541A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100464395B1 (ko) * | 1997-10-13 | 2005-02-28 | 삼성전자주식회사 | 반도체소자의비아홀형성방법 |
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