JPS5847851B2 - チタン層を有する半導体素子の製造方法 - Google Patents
チタン層を有する半導体素子の製造方法Info
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- JPS5847851B2 JPS5847851B2 JP50023752A JP2375275A JPS5847851B2 JP S5847851 B2 JPS5847851 B2 JP S5847851B2 JP 50023752 A JP50023752 A JP 50023752A JP 2375275 A JP2375275 A JP 2375275A JP S5847851 B2 JPS5847851 B2 JP S5847851B2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- Electrodes Of Semiconductors (AREA)
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Description
【発明の詳細な説明】
本発明は半導体素子の製造に関し、特に半導体素子電極
の製造方法に係るものである。
の製造方法に係るものである。
従来半導体素子には白金シリサイドーチタン白金一金の
構造を有する所謂ビームリード型の多層金電極が広く採
用されている。
構造を有する所謂ビームリード型の多層金電極が広く採
用されている。
この多層金電極は、まず電極とり出し窓を形或したシリ
コン基板上へ白金を被着させ、この電極とり出し窓部の
みに白金シリサイド層を形成して余分の白金を除去した
後、後工程の準備として基板全面に第１のチタン層を蒸
着法等により被着せしめる工程を挿入しておき、あらた
めてこの上に電極パターン形状通りの第２のチタン層と
白金層とをリフトアウエイ法によりこの順序に形威し、
ついで上述の準備工程で付けた第１チタン層を通電パス
として白金パターン上に電解メッキ法により金メッキ層
を形威した後、この金メッキ層をマスクとして第１のチ
タン層の不要となった部分をエッチング除去する方法で
製造されている。
コン基板上へ白金を被着させ、この電極とり出し窓部の
みに白金シリサイド層を形成して余分の白金を除去した
後、後工程の準備として基板全面に第１のチタン層を蒸
着法等により被着せしめる工程を挿入しておき、あらた
めてこの上に電極パターン形状通りの第２のチタン層と
白金層とをリフトアウエイ法によりこの順序に形威し、
ついで上述の準備工程で付けた第１チタン層を通電パス
として白金パターン上に電解メッキ法により金メッキ層
を形威した後、この金メッキ層をマスクとして第１のチ
タン層の不要となった部分をエッチング除去する方法で
製造されている。
この製法による金電極構造は、コンタクト窓部かｅ酸化
膜上に引き出された所謂ボンデイングパッド部がチタン
ー白金一金からなってはいるが、このボンデイングパツ
ド部と酸化膜との密着性は本来準備工程であった筈の第
１のチタン層の被着状態の如何にかかつている。
膜上に引き出された所謂ボンデイングパッド部がチタン
ー白金一金からなってはいるが、このボンデイングパツ
ド部と酸化膜との密着性は本来準備工程であった筈の第
１のチタン層の被着状態の如何にかかつている。
酸化膜とチタン層との間の被着エネルギーを高める手段
には各種の方法が考えらわているが、被着エネルギーが
高い状態では、チタン層と酸化膜例えばシリコン酸化膜
との境界面でＴ，＋Ｓ，０２→’ｒ，ｏ２−ｓ，のよう
な酸化還元反応がおこっており、Ｔ．０２−Ｓｉが固溶
体としてＴｉと８１０２の境界に介在して両者の密着を
強固にすることが確認されている。
には各種の方法が考えらわているが、被着エネルギーが
高い状態では、チタン層と酸化膜例えばシリコン酸化膜
との境界面でＴ，＋Ｓ，０２→’ｒ，ｏ２−ｓ，のよう
な酸化還元反応がおこっており、Ｔ．０２−Ｓｉが固溶
体としてＴｉと８１０２の境界に介在して両者の密着を
強固にすることが確認されている。
いいかえればこの製造で金電極を形或するには、第１の
チタンと二酸化シリコンとの境界にこの固溶体を充分形
威させてやれば、ボンデイングパツド部とシリコン酸化
膜との密着強度は高められ、信頼性を向上せしめること
ができる。
チタンと二酸化シリコンとの境界にこの固溶体を充分形
威させてやれば、ボンデイングパツド部とシリコン酸化
膜との密着強度は高められ、信頼性を向上せしめること
ができる。
しかし他面ではこの固溶体は電極パターン部以外のエッ
チング除去すべき酸化膜上にも当然形威されることにも
なり、このエッチング除去工程に困難を与えるようにな
る。
チング除去すべき酸化膜上にも当然形威されることにも
なり、このエッチング除去工程に困難を与えるようにな
る。
すなわち従来のエッチング液例えば弗化水素酸、硫酸等
ではこの固溶体は完全ｌこエッチング除去されておらず
、しばしば所要パターン部以外の酸化膜上に残存した固
溶体がデバイスの電気的特性に悪影響をおよぼしている
。
ではこの固溶体は完全ｌこエッチング除去されておらず
、しばしば所要パターン部以外の酸化膜上に残存した固
溶体がデバイスの電気的特性に悪影響をおよぼしている
。
例えばこの固溶体がエミツターベース電極間（こ残存す
るとエミツターベース間短絡を生じ、又コレクタ領域の
酸化膜上に残存すると、この固溶体のＴＩＯ２戒分によ
り酸化膜にマイナス電荷戒分が誘起され、Ｎ型コレクタ
表面Ｇこブラス電荷を誘起して、この表面に所謂チャン
ネル層を形成しペースコレクク間６こおける逆方向のリ
ーク電流を増大せしめる事故をおこす。
るとエミツターベース間短絡を生じ、又コレクタ領域の
酸化膜上に残存すると、この固溶体のＴＩＯ２戒分によ
り酸化膜にマイナス電荷戒分が誘起され、Ｎ型コレクタ
表面Ｇこブラス電荷を誘起して、この表面に所謂チャン
ネル層を形成しペースコレクク間６こおける逆方向のリ
ーク電流を増大せしめる事故をおこす。
このように従来の多層金電極の製造方法（こは二律背反
の２つの工程を含んでおり、現実には相互の妥協から成
り立っているにすぎない。
の２つの工程を含んでおり、現実には相互の妥協から成
り立っているにすぎない。
換言すれば第１のチタン層の形成工程では酸化膜との間
（こ十分な固溶体が形成されないように、例えば被着エ
ネルキーの低いエレクトロンビーム蒸着等による被着方
法を採用しボンデイングパッド部と酸化膜との密着強度
を若干犠性Ｏこする傾向を持つよう６こなり、デバイス
の信頼性Ｏこ好ましからざる影響を与え勝ちである。
（こ十分な固溶体が形成されないように、例えば被着エ
ネルキーの低いエレクトロンビーム蒸着等による被着方
法を採用しボンデイングパッド部と酸化膜との密着強度
を若干犠性Ｏこする傾向を持つよう６こなり、デバイス
の信頼性Ｏこ好ましからざる影響を与え勝ちである。
本発明の目的は従来製造方法における上記２工程の二律
背反問題を解決する半導体素子電極の製造方法を提供す
ることである。
背反問題を解決する半導体素子電極の製造方法を提供す
ることである。
以下図面を用いて詳細（こ説明する。
第１図ないし第５図は本発明をシリコン拡散型トランジ
スタ素子に実施した場合の一工程例図である。
スタ素子に実施した場合の一工程例図である。
第１図から第４図までは従来公知の工程をそのまま説明
するものでエミツク領域１、ベース領域２、コレクタ領
域３を含むシリコン基板全面に熱成長されたシリコン酸
化膜４にはエミツタ窓およ骨讐びベース窓が開けられ、
公知手段により白金シリザイド層１′および２′が第１
図に示すようにまず形成され、つてで基板全面に第１の
チタン層５が形或されて第２図ａ４こ示す状態となる。
するものでエミツク領域１、ベース領域２、コレクタ領
域３を含むシリコン基板全面に熱成長されたシリコン酸
化膜４にはエミツタ窓およ骨讐びベース窓が開けられ、
公知手段により白金シリザイド層１′および２′が第１
図に示すようにまず形成され、つてで基板全面に第１の
チタン層５が形或されて第２図ａ４こ示す状態となる。
この第１のチタン層５の形或工程は後６こ行なう電解金
メッキ工程Ｏこおける導電パスを形成する目的をもつ準
備工程ではあるが、既Ｉこ説明した如く、同時に電極の
ボンデイングパッドと酸化膜との密着強度を左右するも
ので、きわめて重要な工程である。
メッキ工程Ｏこおける導電パスを形成する目的をもつ準
備工程ではあるが、既Ｉこ説明した如く、同時に電極の
ボンデイングパッドと酸化膜との密着強度を左右するも
ので、きわめて重要な工程である。
本発明６こおける第１のチタン層５の形成工程は密着性
を強固にするためつぎの被着方法で行なわれる。
を強固にするためつぎの被着方法で行なわれる。
すなわち３極スパツク装置内（図示せず）に第１図の工
程を終えたものを１０−６Ｔｏｒｒ以丁の圧力下で３０
０’Ｃに加熱し、基板表面Ｏこ吸着せる不純物特（こ水
分を除去し、ついで１５０゜Ｃに保った状態でチタンの
スパッタリング被着を行なう。
程を終えたものを１０−６Ｔｏｒｒ以丁の圧力下で３０
０’Ｃに加熱し、基板表面Ｏこ吸着せる不純物特（こ水
分を除去し、ついで１５０゜Ｃに保った状態でチタンの
スパッタリング被着を行なう。
このときの条件としてはターゲット電圧をＩＫ■、ター
ゲット電流を０．２Ａ１アノード電圧を６０Ｖ、アノー
ド電流を６Ａ１フィラメント電圧を３０ｖ１フィラメン
ト電流を７０Ａ１真空度を５×１０−２Ｔｏｒｒにそれ
ぞれ調整して、およそ１０００人の厚さに被着する。
ゲット電流を０．２Ａ１アノード電圧を６０Ｖ、アノー
ド電流を６Ａ１フィラメント電圧を３０ｖ１フィラメン
ト電流を７０Ａ１真空度を５×１０−２Ｔｏｒｒにそれ
ぞれ調整して、およそ１０００人の厚さに被着する。
以上の被着方法によるときは、シリコン酸化膜４とチタ
ン層５との境界面Ｏこは ？反応が生じ、同第２図ｂに模式的に拡大して示した如
＜’ｒ，ｏ２−ｓ１Ｏ（又はＳ，０）の固溶体が十分（
こ形成されていることが確認されている。
ン層５との境界面Ｏこは ？反応が生じ、同第２図ｂに模式的に拡大して示した如
＜’ｒ，ｏ２−ｓ１Ｏ（又はＳ，０）の固溶体が十分（
こ形成されていることが確認されている。
ついで所望の引出し型電極パターンを形成するための工
程Ｇこ入る。
程Ｇこ入る。
まずホトレンジスト（例えばＡＺ−１３５０）の膜をこ
のチタン層５上の電極バタン形成領域以外の部分６こ形
成し、チタンおよび白金をそれぞれ５００人および２０
００Ａの厚さで通常のスパッタリング法により連続的に
被着する。
のチタン層５上の電極バタン形成領域以外の部分６こ形
成し、チタンおよび白金をそれぞれ５００人および２０
００Ａの厚さで通常のスパッタリング法により連続的に
被着する。
この後リフトアウエイ法により不要金属部分を除去すれ
ば、第２のチタン層６と白金層７の積層構造をもつ電極
が形戒される。
ば、第２のチタン層６と白金層７の積層構造をもつ電極
が形戒される。
第３図はこの工程終了図で、ひき続き第１のチタン層５
を導電パスとする白金層７上への金メッキ層８の形成工
程と不要となった第１のチタン層５の残部の除去工程と
が行なわれる。
を導電パスとする白金層７上への金メッキ層８の形成工
程と不要となった第１のチタン層５の残部の除去工程と
が行なわれる。
この金メノキプロセスは金メッキ浴例えばセルレツクス
社のＢＤＴ−２００（商品名）を使用して電流密度５ｍ
Ａ／一で行うとよい。
社のＢＤＴ−２００（商品名）を使用して電流密度５ｍ
Ａ／一で行うとよい。
第４図はこの金メッキ工程までの終了図を示している。
最後に行なわれる金メッキ層８をマスクとする電極パタ
ーン以外に被着した第１のチタン層５のエッチング除去
工程は、本発明の特徴をなすものであって、きわめて重
要な工程である。
ーン以外に被着した第１のチタン層５のエッチング除去
工程は、本発明の特徴をなすものであって、きわめて重
要な工程である。
以下これについて詳述する。
まず過酸化水素水（３０％）を２部、アンモニア水（３
０％）を１部、純水を３部の混液を作り、これを６０’
Ｃに保っておよそ３０秒間浸漬する。
０％）を１部、純水を３部の混液を作り、これを６０’
Ｃに保っておよそ３０秒間浸漬する。
これは第１チタン層５と酸化膜４との境界６こ形或され
た固溶体の組成の第１層目を形或するＴｉ層のみをエッ
チング除去するため６こ行なわれるものである。
た固溶体の組成の第１層目を形或するＴｉ層のみをエッ
チング除去するため６こ行なわれるものである。
この混液の使用はこの全エッチングプロセスを均−６こ
再現性よく行なうため６こ重要である。
再現性よく行なうため６こ重要である。
次に弗化水素酸（４９％）を１部、純水を６０部の希弗
化水素酸中６こおよそ５秒間同じく浸漬し、第２層目の
Ｔ ｉＯ ２層をエッチング除去し、更に煮沸せる硝酸
（７０％）中に約３分間浸漬してつぎの第３層の８１層
および第４層目のＳｉＯ２層（又はＳｉＯ層）を、弗化
水素酸（こよってエッチングされ易い二酸化シリコン（
Ｓ１０２）にそれぞれ変換させ、Ｔ１０２層の除去に用
いたのと同じエッチング液におよそ５秒間浸漬し除去す
るものである。
化水素酸中６こおよそ５秒間同じく浸漬し、第２層目の
Ｔ ｉＯ ２層をエッチング除去し、更に煮沸せる硝酸
（７０％）中に約３分間浸漬してつぎの第３層の８１層
および第４層目のＳｉＯ２層（又はＳｉＯ層）を、弗化
水素酸（こよってエッチングされ易い二酸化シリコン（
Ｓ１０２）にそれぞれ変換させ、Ｔ１０２層の除去に用
いたのと同じエッチング液におよそ５秒間浸漬し除去す
るものである。
この際ウエハー表面の電極金属は硝酸Ｏこよって廃食さ
れることなく、むしろウエハー表面の清浄化に有益であ
り、またこのエッチングによる第１のチタン層の除去工
程のすべてを通じ、金電極の最下層にあり、酸化膜４と
強固Ｏこ密着しているこの部分Ｇこはエッチング液が浸
透しないで、酸化膜４と強固に密着した信頼性の高い金
電極のみを残すことができる。
れることなく、むしろウエハー表面の清浄化に有益であ
り、またこのエッチングによる第１のチタン層の除去工
程のすべてを通じ、金電極の最下層にあり、酸化膜４と
強固Ｏこ密着しているこの部分Ｇこはエッチング液が浸
透しないで、酸化膜４と強固に密着した信頼性の高い金
電極のみを残すことができる。
本発明によればエミツクおよびベースの各窓巾、または
相互間隔を何れも２μ、またシリコン酸化膜４上に引き
出されたボンデイング電極部の面積を０．００１６−と
じ、かつソリコン酸化膜との間に６ Ｘ １ ０” ９
７ｍ？ｔの密着強度を有する金電極を形戒することがで
きたほか、従来の製造方法によるもの６こ対しエミツタ
ーベース間の逆方向リーク電流６こついて約１／１００
、コレクターベース間の逆方向リーク電流について１７
１ ０ ０ ０程度Ｇこそれぞれ減少された半導体装置
の得られることが確認されている。
相互間隔を何れも２μ、またシリコン酸化膜４上に引き
出されたボンデイング電極部の面積を０．００１６−と
じ、かつソリコン酸化膜との間に６ Ｘ １ ０” ９
７ｍ？ｔの密着強度を有する金電極を形戒することがで
きたほか、従来の製造方法によるもの６こ対しエミツタ
ーベース間の逆方向リーク電流６こついて約１／１００
、コレクターベース間の逆方向リーク電流について１７
１ ０ ０ ０程度Ｇこそれぞれ減少された半導体装置
の得られることが確認されている。
以上説明してきた如く本発明は半導体装置の特性に何ら
悪影響を及ぼすことなく、電極パターンと酸化膜との密
着強度の優れた半導体素子電極を得ることができるもの
であり、特Ｏこ実症例に用いたトランジスタに限らずダ
イオード、集積回路等あらゆる半導体素子の電極製法に
実施することが可能である。
悪影響を及ぼすことなく、電極パターンと酸化膜との密
着強度の優れた半導体素子電極を得ることができるもの
であり、特Ｏこ実症例に用いたトランジスタに限らずダ
イオード、集積回路等あらゆる半導体素子の電極製法に
実施することが可能である。
すなわち実施例に掲げた具体的な材料、形状に限られる
ものではなく、本発明の目的を遂行するものであればそ
の種類を問うものではない。
ものではなく、本発明の目的を遂行するものであればそ
の種類を問うものではない。
第１図ないし第５図は本発明をシリコン拡散型トランジ
スタ素子に実施した場合の一工程例図である。 １・・・・・・エミツタ領域、２・・・・・・ベース領
域、３・・・コレクタ領域、４・・・・・・シリコン酸
化膜、５・・・・・・第１のチタン層、６・・・・・・
第２のチタン層、７・・・・・・白金層、８・・・・・
・金メッキ層。
スタ素子に実施した場合の一工程例図である。 １・・・・・・エミツタ領域、２・・・・・・ベース領
域、３・・・コレクタ領域、４・・・・・・シリコン酸
化膜、５・・・・・・第１のチタン層、６・・・・・・
第２のチタン層、７・・・・・・白金層、８・・・・・
・金メッキ層。
Claims (1)
- １ 絶縁膜を有する半導体基板の表面（こ前記絶縁膜上
に固溶体を形成するようにチタン層を設ける工程と、こ
のチタン層上にマスクを設ける工程と、このマスクを用
いて前記チタン層を除去する第１の処理液でこれを選択
的に除去する工程と、第２の処理液を用いてチタン層が
選択的に除去された部分にある前記固溶体を除去する工
程とを含むことを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50023752A JPS5847851B2 (ja) | 1975-02-26 | 1975-02-26 | チタン層を有する半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50023752A JPS5847851B2 (ja) | 1975-02-26 | 1975-02-26 | チタン層を有する半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5198957A JPS5198957A (ja) | 1976-08-31 |
| JPS5847851B2 true JPS5847851B2 (ja) | 1983-10-25 |
Family
ID=12119035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50023752A Expired JPS5847851B2 (ja) | 1975-02-26 | 1975-02-26 | チタン層を有する半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5847851B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6193629A (ja) * | 1984-10-15 | 1986-05-12 | Nec Corp | 半導体装置の製造方法 |
| JPS6340367A (ja) * | 1986-08-05 | 1988-02-20 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1975
- 1975-02-26 JP JP50023752A patent/JPS5847851B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5198957A (ja) | 1976-08-31 |
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