KR101689362B1 - GaAs 홀센서 칩 및 그 제조방법 - Google Patents

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이종화
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Abstract

본 발명은 GaAs 홀센서 칩 및 GaAs 홀센서 칩 제조방법에 관한 것으로, 본 발명의 실시예에 따른 GaAs 홀센서 칩 제조방법은 GaAs 기판 상부에 채널층, 공간층 및 오믹층을 순서대로 형성하는 에피택시얼층 형성 단계; 상기 에피택시얼층을 십자가 패턴으로 만드는 패터닝 단계; 십자가 패턴의 에피택시얼층 네 단부 상부에 각각 전극을 형성하는 전극 형성 단계; 상기 전극이 형성되지 않은 에피택시얼층 내부 영역에서 상기 오믹층만 모두 제거하는 리세스 에칭 단계; 및 상기 리세스 에칭 단계 이후에 상기 전극의 상부면을 제외하고 상기 에피택시얼층이 형성된 상기 GaAs 기판 상부를 덮는 절연막을 형성하는 절연막 형성 단계로 이루어져 GaAs 홀센서 칩의 플리커 노이즈를 감소시킬 수 있는 것을 특징으로 한다.

Description

GaAs 홀센서 칩 및 그 제조방법{GaAs Hall Sensor Chip and Method for Manufacturing the Hall Sensor Chip}
본 발명은 홀센서 칩 및 그 제조방법에 관한 것이다. 보다 구체적으로 본 발명은 휴대용 전자 기기의 작동 영역에서 플리커 노이즈를 감소시킬 수 있는 GaAs 홀센서 칩 및 그 제조방법에 관한 것이다.
손떨림방지(OIS:Optical image stabilization) 기능은 움직이는 휴대폰 또는 디지털 카메라에서 손떨림 정도를 읽고 그 오차만큼을 보상하여 마치 손떨림이 없었던 것처럼 해주는 고기능이다.
OIS 기능 회로에는 홀센서 칩이 들어가서 손떨림 보정 기능을 한다. 하지만 종래의 홀센서 칩은 플리커 노이즈의 크기가 커서 노이즈에 의한 위치 오차가 화소 사이즈의 크기보다 커 카메라 렌즈의 정확한 위치를 읽지 못하는 문제를 발생시켰다. 홀센서 칩의 노이즈는 플리커 노이즈가 지배적이다. 이에 저플리커 노이즈 특성을 갖는 홀센서 칩의 제작이 매우 중요하게 대두 되었다.
이러한 홀센서 칩을 제조하기 위해서는 수차례의 증착과 에칭 공정이 수행된다. 하지만 홀센서 칩을 제조하기 위한 수차례의 증착이나 에칭 공정은 홀센서 반응부의 표면 및 계면 상태에 영향을 주고 홀센서 반응부가 쉽게 손상되게 하여 홀센서 칩의 플리커 노이즈를 증가시키는 원인이 된다.
이에 본 발명의 발명자들은 홀센서의 특성을 만족하면서, 휴대용 전자 기기의 작동 영역에서 플리커 노이즈를 감소시킬 수 있는 홀센서 칩 및 그 제조방법을 개발하기에 이른 것이다.
한국공개특허 제2011-0060682호 "링 타입의 평면 홀 저항 센서"
본 발명의 목적은 휴대용 전자 기기의 작동 영역에서 저감된 플리커 노이즈를 갖는 GaAs 홀센서 칩 및 그 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 반응부 상부 또는 상하부에 공간층을 구비함으로써 플리커 노이즈가 저감된 GaAs 홀센서 칩 및 그 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 리세스 에칭 공정에서 반응부 상부의 공간층을 제거하지 않음으로써 반응부를 보호할 수 있는 GaAs 홀센서 칩 및 그 제조방법을 제공하는 것이다.
본 발명의 상기 및 기타 목적들은, 본 발명에 따른 GaAs 홀센서 칩 및 그 제조방법에 의해 모두 달성될 수 있다.
본 발명의 일 실시예에 따른 홀센서 칩은 GaAs 기판; 상기 GaAs 기판 상부에 채널층, 공간층 및 오믹층이 순서대로 적층된 십자가 패턴의 에피택시얼층; 및 상기 십자가 패턴의 4개의 단부 상부에 각각 형성된 4개의 전극을 포함하고, 상기 에피택시얼층은 상기 전극 하부에는 상기 채널층 상부에 공간층과 오믹층이 순서대로 적층되어 있는 반면 상기 전극이 형성되지 않은 내부 영역은 상기 채널층 상부에 공간층만 적층되어 있는 것을 특징으로 한다.
채널층 하부에도 공간층이 추가로 형성될 수 있다.
상기 공간층은 상기 채널층보다 에너지 밴드갭이 크고 상기 채널층과 격자 상수가 맞는 2원소 또는 3원소 물질로 구성될 수 있으며, InGaP, InGaAs, 또는 AlGaAs로 구성될 수 있으며, AlGaAs의 경우 AlxGa1 -xAs(0.1<x<0.4)의 조성비를 갖는 것이 바람직하다.
상기 내부 영역의 공간층은 상기 전극 하부의 공간층 두께의 5~100%의 두께를 가질 수 있다.
상기 내부 영역의 공간층 두께는 5㎚이상인 것이 바람직하다.
본 발명의 실시예에 따른 GaAs 홀센서 칩 제조방법은 GaAs 기판 상부에 채널층, 공간층 및 오믹층을 순서대로 형성하는 에피택시얼층 형성 단계; 상기 에피택시얼층 상부에 십자가 형태의 마스크를 두고 상기 마스크 하부를 제외한 에피택시얼층을 상기 GaAs 기판에서 제거하여 상기 에피택시얼층을 십자가 패턴으로 만드는 메사 에칭 단계; 십자가 패턴의 에피택시얼층의 4개의 단부 상부에 각각 전극을 형성하는 전극 형성 단계; 상기 전극이 형성되지 않은 에피택시얼층 내부 영역에서 상기 오믹층만 모두 제거하는 리세스 에칭 단계; 및 상기 리세스 에칭 단계 이후에 상기 전극의 상부면을 제외하고 상기 에피택시얼층이 형성된 상기 GaAs 기판 상부를 덮는 절연층을 형성하는 절연층 형성 단계를 포함하는 것을 특징으로 한다.
상기 에피택시얼층 형성 단계에서 상기 채널층 하부에 상기 공간층을 더 형성할 수 있다.
또한 상기 에피택시얼층 형성 단계에서 상기 채널층보다 에너지 밴드갭이 크고 상기 채널층과 격자 상수가 맞는 2원소 또는 3원소 물질로 상기 공간층을 형성할 수 있으며, InGaP, InGaAs, 또는 AlGaAs로 형성할 수 있으며, 바람직하게 AlxGa1 -xAs(0.1<x<0.4)의 조성비를 갖는 AlGaAs로 상기 공간층을 형성할 수 있다.
상기 리세스 에칭 단계에서 상기 에피택시얼층 내부 영역의 오믹층과 함께 오믹층 하부의 0~95%의 공간층을 제거할 수 있으며, 적어도 5㎚ 두께의 공간층이 남도록 상기 일부 공간층을 제거하는 것이 바람직하다.
본 발명은 반응부 상부에 공간층을 구비하고, 리세스 에칭 공정에서 반응부 상부의 공간층을 완전히 제거하지 않음으로써 GaAs 홀센서의 반응부를 외부로부터 보호하여 저주파 노이즈의 원인이 되는 표면 에너지 불균형 및 표면 손상을 방지하고 억제할 수 있는 GaAs 홀센서 칩 및 그 제조방법을 제공하는 효과를 갖는다.
도 1은 본 발명의 일 실시예에 따른 홀센서 칩의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 홀센서 칩의 구조를 보여주는 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 홀센서 칩의 단면도이다.
도 4는 본 발명의 실시예에 따른 홀센서 칩 제조방법을 보여주는 순서도이다.
도 5는 에피택시얼층 형성 단계에서의 홀센서 칩의 구조를 보여주는 단면도와 평면도이다.
도 6a 와 도 6b는 메사 에칭 단계에서의 홀센서 칩의 구조를 보여주는 단면도와 평면도이다.
도 7a와 도 7b는 전극 형성 단계에서의 홀센서 칩의 구조를 보여주는 단면도와 평면도이다.
도 8a와 도 8b는 리세스 에칭 단계에서의 홀센서 칩의 구조를 보여주는 단면도와 평면도이다.
도 9는 절연층 형성 단계에서의 홀센서 칩의 구조를 보여주는 단면도와 평면도이다.
도 10은 입력전류 Ic=0㎃에서의 노이즈레벨을 보여주는 그래프이다.
도 11은 입력전류 Ic=1㎃에서의 노이즈레벨을 보여주는 그래프이다.
도 12는 입력전류 Ic=2㎃에서의 노이즈레벨을 보여주는 그래프이다.
도 13은 입력전류 Ic=3㎃에서의 노이즈레벨을 보여주는 그래프이다.
도 14는 입력전류 Ic=4㎃에서의 노이즈레벨을 보여주는 그래프이다.
이하, 첨부된 도면들을 참조하여 본 발명에 따른 GaAs 홀센서 칩 및 그 제조방법에 대해 상세히 설명하도록 한다.
하기의 설명에서는 본 발명의 실시예에 따른 GaAs 홀센서 칩 및 그 제조방법을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 수 있다.
또한, 이하에서 설명되는 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 본 발명을 가장 적절하게 표현할 수 있도록 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 한다.
도 1에 본 발명의 일 실시예에 따른 GaAs 홀센서 칩의 평면도가 도시되어 있으며, 도 2는 도 1에 도시된 본 발명의 일 실시예에 따른 GaAs 홀센서 칩의 A-A' 단면도이다.
본 발명의 일 실시예에 따른 GaAs 홀센서 칩(100)은 도 1 및 도 2에 도시된 바와 같이 GaAs 기판(10) 상부에 채널층(20), 공간층(30) 및 오믹층(40)이 순서대로 적층된 십자가 패턴의 에피택시얼층과 십자가 패턴의 4개의 단부 상부에 각각 형성된 4개의 전극(50:51, 52, 53, 54)을 포함하여 이루어진다.
GaAs 기판(10) 상부에 형성된 에피택시얼층은 도 1에 도시된 바와 같이 전체적으로 십자가 패턴을 가지며, 도 2에 도시된 바와 같이 채널층(20), 공간층(30) 및 오믹층(40)이 순서대로 적층되어 형성된다. 그러나 오믹층(40)의 경우 상부에 형성되는 금속 물질인 전극(50)과 하부에 형성된 다른 반도체 층 사이에 전류가 흐를 수 있도록 오믹 컨택을 해주기 위해 층으로서 전극(50) 하부에만 적층되어 있다.
전극(50)은 십자가 패턴 에피택시얼층의 4개 단부 상부에 각각 형성되며, 본 발명의 일 실시예에 따른 GaAs 홀센서 칩(100)은 도 2에 도시된 바와 같이 전극 상부면을 제외한 모든 영역이 절연층(60)에 의해 덮여있다.
이러한 본 발명의 일 실시예에 따른 GaAs 홀센서 칩(100)은 채널층(20) 상부에 형성된 공간층(30)이 홀센서 반응부인 채널층(20)을 보호함으로써 본 발명의 일 실시예에 따른 GaAs 홀센서 칩이 저감된 플리커 노이즈를 갖도록 한다.
또한 공간층(30)이 채널층(20)과의 층간 경계면으로부터의 결합(defect), 전자 트랩, 표면 거칠기로부터 여기되는 캐리어 변동(carrier number fluctuation)과 이동도 변동(mobility fluctuation)을 막아 플리커 노이즈를 감소시키게 된다.
따라서 이러한 공간층(30)은 도 3에 도시된 바와 같이 채널층(20) 하부에도 더 형성할 수 있으며, 이 경우 공간층을 채널층 상부에만 형성한 것보다 더 우수한 플리커 노이즈 감소 효과를 갖게 된다.
이하에서는 본 발명의 실시예에 따른 GaAs 홀센서 칩(100)의 제조방법에 대해 설명하기로 한다.
도 4에 도시된 바와 같이 본 발명의 실시예에 따른 GaAs 홀센서 칩(100)은 에피택시얼층 형성 단계(S100), 메사 에칭 단계(S200), 전극 형성 단계(S300), 리세스 에칭 단계(S400) 및 절연층 형성 단계(S500)를 수행하여 제조하게 된다.
본 발명의 실시예에 따른 GaAs 홀센서 칩을 제조하기 위한 각 단계가 도 5 내지 도 9에 도시되어 있으며, 각 도면에서 왼쪽 그림은 각 단계에서의 단면도이고, 오른쪽 그림은 각 단계에서의 평면도를 도시한다. 이들 도면을 참고로 본 발명의 실시예에 따른 GaAs 홀센서 칩(100)을 제조하기 위한 각 단계를 상세히 설명하면 다음과 같다.
우선, 본 발명의 일 실시예에 따른 GaAs 홀센서 칩(100)을 제조하기 위해 우선 도 5에 도시된 바와 같이 GaAs 기판(10) 위에 에피택시얼하게 채널층(20), 공간층(30) 및 오믹층(40)을 순서대로 성장시켜 에픽택시얼층을 형성한다(S100).
보다 상세히 설명하면, 반절연 GaAs 기판(10)을 반도체 성장 장비인 MOCVD 또는 MBE와 같은 반도체 성장 장비에 넣고 Ⅲ-Ⅴ족 화합물 반도체층 성장에 사용되는 전형적인 유기 금속 화학 기상 성장(MOCVD)법 또는 분자선 에피택시(MBE)법을 이용하여 각 층을 성장시킨다.
채널층(20)은 홀센서가 구동하는 층으로서 홀센서 외부에서 걸어주는 전류, 전압, 자기장에 의해 캐리어(전자)가 반응하는 층이다. 따라서 Si도핑하여 전자를 주입하여 만든다. 이때 도핑농도는 0.5×1016 내지 1×1017 ㎝-3가 바람직하며, 100nm~3000nm의 두께가 되도록 형성할 수 있다.
공간층(30)은 플리커 노이즈 감소를 위해 채널층(20)보다 에너지 밴드갭이 크고 채널층과 격자 상수가 맞는 2원소(Binary 원소) 또는 3원소(Ternary 원소) 물질을 이용하여 채널층(20) 상부에 형성한다.
공간층을 형성하기 위한 물질로는 InGaP, InGaAs, AlGaAs 등의 3원소 물질이 바람직하게 사용될 수 있으며, 600℃~1200℃ 사이로 성장 온도를 맞추고 도핑없이 AlxGa1-xAs(0.1<x<0.4)의 조성비를 갖도록 채널층 상부에 공간층을 성장시키는 것이 플리커 노이즈 제거를 위해 특히 바람직하다.
공간층은 반드시 이 범위에 한정되지 않으나 채널층 두께의 0.5~20% 정도의 두께를 갖도록 형성하는 것이 바람직하며, 이 범위를 벗어나더라도 5㎚이상의 두께를 갖도록 형성하는 것이 바람직하다.
도 3에 도시된 바와 같은 본 발명의 다른 실시예에 따른 GaAs 홀센서 칩(100')을 형성할 때에는 채널층을 성장시키기 전에 GaAs 기판(10) 상부에 위에 설명한 것과 동일한 방법으로 공간층(30)을 성장시키고, 형성된 공간층 위에 채널층(20)을 성장시킨 뒤 형성된 채널층 상부에 다시 한번 공간층(30)을 성장시킨다.
오믹층(40)은 상부에 형성될 전극(50)과 반도체 사이에 전류가 흐를 수 있도록 오믹 컨택을 해주며, 외부로부터 채널층을 보호하는 캡층이다. 따라서 도핑을 전혀 하지 않는 공간층(30)과 달리 채널층(20) 보다 전자를 더 많이 주입하여 형성한다.
이와 같이 GaAs 기판(10) 상부에 에피택시얼하게 에피택시얼층이 성장되면, 에피택시얼층을 십자가 패턴으로 패터닝하는 메사 에칭 단계(S200)를 진행한다.
보다 상세히 설명하면, 에피택시얼층 상부에 포토레지스트를 도포하고 일부를 노광시키고 현상액으로 제거하여 도 6a에 도시된 바와 같이 에피택시얼층 상부에 십자가 패턴의 포토레지스트 마스크(PR1)를 형성한다.
그 후 홀센서 칩을 고립(isolation)하기 위해 십자가 패턴의 포토레지스트(PR1)를 마스크로 습식 또는 건식 에칭 방식을 이용하여 도 6b에 도시된 바와 같이 에피택시얼층을 십자가 패턴의 형태만 남도록 식각한다.
이때 에칭 두께는 GaAs 기판(10) 상부면까지 또는 상부면을 일부 식각하여도 무방하며, 식각이 완료되면 스트립(strip)을 통해 포토레지스트 마스크(PR1)를 제거한다.
이와 같이 에피택시얼층을 십자가 패턴으로 패터닝한 후 십자가 패턴의 에피택시얼층 4개의 단부 상부에 각각 전극(50)을 형성한다(S300:전극 형성 단계).
보다 상세히 설명하면, 십자가 패턴의 에피택시얼층이 형성된 GaAs 기판(10) 상부에 포토레지스트를 도포하고 도 7a에 도시된 바와 같이 전극이 형성될 영역(십자가 패턴 에피택시얼층의 4개의 단부)의 포토레지스트만 제거하여 포토레지스트 마스크(PR2)를 형성한다.
그 후 전자빔 증착장비(E-beam Evaporator)를 사용하여 전극 물질을 증착한다. 전극 물질로는 AuGe/Au, Ni/Au, 또는 Cr/Au 등을 사용할 수 있다. 전극 물질 중 AuGe, Ni, Cr은 오믹층(40)과 Au 사이의 접착성을 강화시키려는 목적으로 사용하는 접착성 물질이다. 따라서 전극 물질을 증착함에 있어서 접착성 물질을 먼저 증착한 후 Au를 증착하여 전극을 형성한다.
전극 증착이 완료되면 포토레지스트 마스크(PR2)를 제거하여 도 7b에 도시된 바와 같이 십자가 패턴의 각 단부 상부에만 전극(50)이 남아있도록 한다. 그 후 열처리 장비에서 RTA(Rapid Thermal Anneal)를 400℃ 온도로 1분 정도 진행하는 것이 바람직하다.
이와 같이 십자가 패턴의 에피택시얼층 상부에 4개의 전극(50)이 형성되면, 리세스 에칭 단계(S400)를 진행한다.
리세스 에칭(recess etching) 단계는 십자가 패턴의 에피택시얼층 중 전극이 형성되지 않은 내부 영역을 에칭하는 단계이다.
리세스 에칭 단계에서 십자가 패턴의 에피택시얼층 중 전극이 형성되지 않은 내부 영역을 에칭하기 위해 도 8a 에 도시된 바와 같이 전극(50)들 사이의 에피택시얼층 상부만 제거된 패턴의 포트리소그래피 마스크(PR3)를 만들고 이를 마스크로 도 8b에 도시된 바와 같이 실제로 캐리어(전자)가 이동하는 채널층(20) 상부의 층을 에칭한다.
리세스 에칭 단계는 홀센서 칩 공정 중 가장 핵심적인 공정으로서 리세스 에칭 단계에서 에피택시얼층을 얼마나 식각하느냐에 따라 홀센서 칩의 홀감도(홀전압), 오프셋 전압, 노이즈 특성 등이 달라질 수 있다.
저감된 플리커 노이즈를 갖는 본 발명의 실시예에 따른 GaAs 홀센서 칩 제조하기 위해서는 리세스 에칭 단계에서 도 2 및 도 3에 도시된 바와 같이 오믹층(40)만 제거한다.
만약 리세스 에칭 단계에서 공간층(30)까지 전부 제거하고자 할 경우 에칭 속도의 제어가 어렵기 때문에 채널층(20)을 손상시키지 않기 위해 채널층 상부에 수 옹스트롱 정도의 매우 얇고 에칭에 의해 표면이 울퉁불퉁하게 된 공간층(30)이 남게된다. 채널층 상부의 울퉁불퉁한 공간층은 캐리어(전자)의 에너지 준위를 불균형하게 만들어서 홀소자의 노이즈를 증가시키는 원인이 된다.
또한 리세스 에칭은 에칭 깊이의 균일함을 제어하기 힘든 공정이기 때문에 공간층(30)을 전부 제거한다고 하더라도 채널층의 표면이 매끄럽지 못하고 울퉁불퉁하게 되므로 이 역시 캐리어(전자)의 에너지 준위를 불균형하게 만들어서 홀소자의 노이즈를 증가시키는 원인이 된다.
하지만 본 발명에서는 리세스 에칭 단계에서 오믹층(40)만 제거하고 채널층(20) 상부에 공간층(30)을 그대로 남겨둠으로써 에칭된 울퉁불퉁한 표면이 채널층으로부터 멀리 떨어져 있게 되어 홀센서 작동 시 캐리어에 영향을 주지 않아 노이즈 유발을 억제하여 노이즈가 감소된 홀센서 칩의 제조가 가능하다.
또한 도 8b에 도시된 바와 같이 설령 리세스 에칭시 공간층(30)까지 오버 에칭된다고 하더라도 리세스 에칭 후 채널층(20) 상부에 남아 있는 공간층(30)의 두께(h2)가 5㎚이상이면 홀센서 특성을 만족시키면서도 플리커 노이즈에 의한 오차가 카메라의 화소 크기 이상의 오차를 발생시키지 않을 수준으로 플리커 노이즈를 감소시킬 수 있다.
보다 상세히 설명하면, 공간층(30)의 두께가 100nm 이상으로 많이 두꺼운 경우 리세스 에칭 후 채널층(20) 상부에 남아 있는 공간층(30)의 두께(h2)가 5%이상 되도록 원래 공간층(30)의 두께(h1)의 95%까지 오버에칭할 수 있으며, 공간층의 두께가 수십nm 정도의 두께를 가질 경우 최대 50%까지 오버에칭하는 것이 바람직하며, 어떠한 경우라도 공간층의 두께가 5nm이상이 되도록 하는 것이 바람직하기 때문에 공간층의 두께가 5nm정도로 얇은 경우에는 공간층을 오버에칭하지 않고 오믹층(40)만 제거되도록 하는 것이 바람직하다. 즉, 공간층의 두께에 따라 리세스 에칭 단계에서 채널층(20) 상부에 남아 있는 공간층(30)의 두께(h2)가 원래 공간층(30)의 두께(h1)의 5~100%의 두께를 갖도록 식각할 수 있으며, 이 경우 채널층(20) 상부에 남아 있는 공간층(30)의 두께(h2)가 5nm이상이 되도록 하는 것이 바람직하다.
리세스 에칭 단계 이후에는 절연층 형성 단계(S400)를 진행한다.
절연층 형성 단계에서는 리세스 에칭 단계까지 완료된 GaAs 기판 전체 상부에 절연층(60)을 형성한다.
보다 구체적으로 설명하면, PECVD(Plasma enhanced chemical vapor deposition)를 이용하여 250℃에서 약 150㎚두께의 SiN을 증착하여 무기절연막을 형성한다.
그 후 홀센서 칩 조립공정에서 와이어 본딩을 해야 할 전극(50) 상부면 일부를 오픈시키기 위해 무기절연막이 형성된 GaAs 기판 상부에 전극(50) 상부면 일부만 제거된 패턴의 포토리소그래피 마스크를 만든 후 ICP(Inductively Coupled Plasma) 에칭을 이용하여 전극 위에 증착된 절연막을 건식 에칭하여 도 9에 도시된 바와 같이 전극 상부면만 노출시키고 홀센서 칩 전체를 덮는 절연막을 형성한다.
지금까지 본 발명의 실시예에 따른 홀센서 칩 및 그 제조방법에 대해 설명하였다.
홀센서 칩이 사용되는 휴대기기(휴대폰, 디지털카메라 등)의 구동 전류는 2~3㎃의 저전류이며, OIS 기능에 사용되는 주파수는 0~100㎐이다. 따라서 홀센서 칩은 이러한 저전류, 저주파수 환경에서 사용되기 위해서 홀센서의 플리커 노이즈값이 4μVrms이하의 값을 가져야 한다.
그렇지 않을 경우 플리커 노이즈에 의한 오차가 카메라의 화소 크기 이상의 오차를 발생시키고 이에 의해 원하는 수준의 손떨림 보정 효과가 나타나지 않기 때문이다.
이에 본 발명의 실시예에 따른 홀센서 칩의 플리커 노이즈를 측정해 본 결과 도 1에 도시된 바와 같이 채널층 상부에만 공간층을 형성한 홀센서 칩(실시예 1), 도 3에 도시된 바와 같이 채널층 상부와 하부에 각각 공간층을 형성한 홀센서 칩(실시예 2)의 플리커 노이즈가 아래 표에 도시된 바와 같이 저전류, 저주파수 환경에서 모두 4μVrms이하의 값을 가짐을 확인할 수 있었다.
작동전류 주파수 실시예 1 실시예 2
2mA 0~100㎐ 1.78μVrms 1.54μVrms
0~50㎐ 1.69μVrms 1.45μVrms
3mA 0~100㎐ 2.62μVrms 2.21μVrms
0~50㎐ 2.48μVrms 2.10μVrms
또한 본 발명의 방법으로 형성하지 않은 홀센서 칩(비교 실시예 - 채널층 상부에 공간층을 형성하지 않거나 리세스 에칭 단계에서 공간층을 모두 에칭함)과 본 발명의 실시예 1, 실시예 2 홀센서 칩의 플리커 노이즈를 비교한 결과 본 발명의 실시예에 따른 홀센서 칩들의 플리커 노이즈 감소효과가 우수함을 확인할 수 있었다.
이를 보다 상세히 설명하면 다음과 같다.
다양한 전기적 노이즈 중 저주파수 대역에서 지배적인 노이즈는 1/f 노이즈(플리커 노이즈)이며, 소자의 저항값이 작을수록 노이즈가 작다. 따라서 실험에 앞서 비교 실시예와 실시예 1, 2에 따른 홀센서 칩의 저항값을 측정하였다. 그 결과 비교 실시예에 따른 홀센서 칩의 저항값은 750Ω, 실시예 1에 따른 홀센서 칩의 저항값은 770Ω, 실시예 2에 따른 홀센서 칩의 저항값은 767Ω으로 비슷한 수준의 저항값을 가짐을 확인하였다.
그 후 홀센서 칩에 걸어주는 전류값을 0으로 하여 비교실시예, 실시예 1, 실시예 2에 따른 홀센서의 노이즈를 측정하였으며, 그 결과가 도 10에 도시되어 있다.
도 10에서 X축은 주파수를 나타내는 것으로 본 실험은 0~100㎐의 저주파수 대역에서 실험한 값임을 나타내며, Y축을 플리커 노이즈를 나타내는 것으로서 비교실시예, 실시예 1, 실시예 2에 따른 홀센서 칩의 노이즈가 거의 비슷한 것으로 나타났으며, 이는 실험장비에 의한 오차가 없음을 의미한다.
위와 같이 비교실시예, 실시예 1, 실시예 2에 따른 홀 소자의 저항 수준이 비슷하며, 측정장비에 의한 오차가 없음을 확인한 후 홀센서 칩에 걸어주는 전류를 1㎃, 2㎃, 3㎃, 4㎃로 각각 증가시켜 가면서 홀 센서 칩들의 노이즈를 측정하였다.
그 결과, 도 11 내지 도 14에 도시된 바와 같이 전류를 증가시킬수록 노이즈도 증가하였으나 비교실시예와의 노이즈 차이가 더 크게 벌어짐을 확인할 수 있었다.
즉, 이를 정리하면, 실시예 1, 2는 비교실시예와 비교했을 때 플리커노이즈 가 각각 평균 69.4%, 69.6% 감소하는 효과가 있음을 확인할 수 있었다(종래 홀센서의 플리커 노이즈는 비교실시예의 노이즈 수준과 비슷함).
주파수 0~100㎐ 1㎃ 2㎃ 3㎃ 4㎃
실시예 1 -64.7% -69.1% -71.7% -72.2%
실시예 2 -51.2% -73.5% -76.5% -77.3%
위와 같은 효과를 유지하기 위해 본 발명의 실시예에 따른 홀센서 칩은 채널층 상부에 공간층(30)을 형성하고, 리세스 에칭 단계에서 공간층을 완전히 제거하지 않아야 한다.
이와 같이 형성된 홀센서 칩은 채널층의 경계면으로부터 야기되는 캐리어의 수와 이동도의 변동을 적게 유지시켜 저주파수, 저전류 환경에서 플리커 노이즈를 감소시키게 되어 4mA이하의 저전류, 100Hz이하의 저주파 영역에서 작동하는 전자기기에 사용될 때 노이즈에 의한 위치 오차가 화소 사이즈의 반이상을 넘지 않도록 원하는 수준으로 플리커 노이즈를 감소시킬 수 있다.
지금까지 본 발명의 실시예에 따른 홀센서 칩 및 그 제조방법을 구체적인 실시예를 참고로 한정되게 설명하였다. 그러나 본 발명은 이러한 구체적인 실시예에 한정되지 않으며, 특허청구범위에서 청구된 발명의 사상 및 그 영역을 이탈하지 않으면서 다양한 변화 및 변경이 있을 수 있음을 이해하여야 할 것이다.
10: GaAs 기판 20: 채널층
30: 공간층 40: 오믹층
50: 전극 60: 절연층
100: 홀센서 칩

Claims (15)

  1. GaAs 기판;
    상기 GaAs 기판 상부에 채널층, 공간층 및 오믹층이 순서대로 적층된 십자가 패턴의 에피택시얼층; 및
    상기 십자가 패턴의 4개의 단부 상부에 각각 형성된 4개의 전극;
    을 포함하고,
    상기 에피택시얼층은 상기 전극 하부에는 상기 채널층 상부에 공간층과 오믹층이 순서대로 적층되어 있는 반면 상기 전극이 형성되지 않은 내부 영역은 상기 채널층 상부에 공간층만 적층되어 있고, 상기 공간층은 상기 채널층보다 에너지 밴드갭이 크고 상기 채널층과 격자 상수가 맞는 2원소 또는 3원소 물질로 구성되는 GaAs 홀센서 칩.
  2. 제1항에 있어서,
    상기 채널층 하부에 상기 공간층이 더 형성된 GaAs 홀센서 칩.
  3. 삭제
  4. 제1항 또는 제2항에 있어서,
    상기 공간층은 InGaP, InGaAs, 또는 AlGaAs로 구성된 GaAs 홀센서 칩.
  5. 제4항에 있어서,
    상기 공간층은 AlxGa1-xAs(0.1<x<0.4)의 조성비를 갖는 AlGaAs로 구성된 GaAs 홀센서 칩.
  6. 제1항 또는 제2항에 있어서,
    상기 내부 영역의 공간층은 상기 전극 하부의 공간층 두께의 5~100%의 두께를 갖는 GaAs 홀센서 칩.
  7. 제6항에 있어서,
    상기 내부 영역의 공간층 두께는 5㎚이상인 GaAs 홀센서 칩.
  8. GaAs 기판 상부에 채널층, 공간층 및 오믹층을 순서대로 형성하되, 상기 채널층보다 에너지 밴드갭이 크고 상기 채널층과 격자 상수가 맞는 2원소 또는 3원소 물질로 상기 공간층을 형성하는 에피택시얼층 형성 단계;
    상기 에피택시얼층 상부에 십자가 형태의 마스크를 두고 상기 마스크 하부를 제외한 에피택시얼층을 상기 GaAs 기판에서 제거하여 상기 에피택시얼층을 십자가 패턴으로 만드는 메사 에칭 단계;
    십자가 패턴의 에피택시얼층의 4개의 단부 상부에 각각 전극을 형성하는 전극 형성 단계;
    상기 전극이 형성되지 않은 에피택시얼층 내부 영역에서 상기 오믹층만 모두 제거하는 리세스 에칭 단계; 및
    상기 리세스 에칭 단계 이후에 상기 전극의 상부면을 제외하고 상기 에피택시얼층이 형성된 상기 GaAs 기판 상부를 덮는 절연층을 형성하는 절연층 형성 단계;
    를 포함하는 GaAs 홀센서 칩 제조방법.
  9. 제8항에 있어서,
    상기 에피택시얼층 형성 단계에서 상기 채널층 하부에 상기 공간층을 더 형성하는 GaAs 홀센서 칩 제조방법.
  10. 삭제
  11. 제8항 또는 제9항에 있어서,
    InGaP, InGaAs, 또는 AlGaAs로 상기 공간층을 형성하는 GaAs 홀센서 칩 제조방법.
  12. 제11항에 있어서,
    AlxGa1-xAs(0.1<x<0.4)의 조성비를 갖는 AlGaAs로 상기 공간층을 형성하는 GaAs 홀센서 칩 제조방법.
  13. 제8항 또는 제9항에 있어서,
    상기 리세스 에칭 단계에서 상기 에피택시얼층 내부 영역의 오믹층과 함께 오믹층 하부의 일부 공간층을 제거하는 GaAs 홀센서 칩 제조방법.
  14. 제13항에 있어서,
    상기 리세스 에칭 단계에서 상기 오믹층 하부의 공간층 두께의 0~95%를 오버에칭하는 GaAs 홀센서 칩 제조방법.
  15. 제14항에 있어서,
    상기 리세스 에칭 단계에서 상기 내부 영역에서 상기 채널층 상부의 공간층이 5㎚이상의 두께를 갖도록 하는 GaAs 홀센서 칩 제조방법.
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